JPH05343957A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05343957A JPH05343957A JP14580592A JP14580592A JPH05343957A JP H05343957 A JPH05343957 A JP H05343957A JP 14580592 A JP14580592 A JP 14580592A JP 14580592 A JP14580592 A JP 14580592A JP H05343957 A JPH05343957 A JP H05343957A
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- JP
- Japan
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- clock signal
- flip
- circuit
- clock
- signal
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Abstract
(57)【要約】
【目的】 高速動作が要求される論理ＬＳＩ等の半導体
集積回路装置に関し、高速クロック入力時のパルスのデ
ューティ比のズレによる同期回路の動作限界を上昇させ
ることを目的とする。 【構成】 外部から供給される外部クロック信号ＣＫ0
を２分周して、デューティ比が整形され該外部クロック
信号ＣＫ0 の２倍の周期を有する内部クロック信号ＣＫ
1 を生成する分周回路１と、該内部クロック信号ＣＫ1
の立ち上がりおよび立ち下がりの両方のタイミングで動
作する複数のフリップ・フロップ31〜3Nとを具備するよ
うに構成する。
集積回路装置に関し、高速クロック入力時のパルスのデ
ューティ比のズレによる同期回路の動作限界を上昇させ
ることを目的とする。 【構成】 外部から供給される外部クロック信号ＣＫ0
を２分周して、デューティ比が整形され該外部クロック
信号ＣＫ0 の２倍の周期を有する内部クロック信号ＣＫ
1 を生成する分周回路１と、該内部クロック信号ＣＫ1
の立ち上がりおよび立ち下がりの両方のタイミングで動
作する複数のフリップ・フロップ31〜3Nとを具備するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に、高速動作が要求される論理ＬＳＩ等の半導体
集積回路装置に関する。近年、ユーザシステムの高速化
に伴って、ゲートアレイやスタンダードセル等の論理Ｌ
ＳＩをそのデバイスの持つ実力ギリギリのクロック周波
数で使用したいという要求が強くなっている。特に、デ
バイスの適用範囲の境界領域の周波数（例えば、ＣＭＯ
ＳとＥＣＬの境界領域）では、デバイスの変更がそのま
まユーザシステムのコストアップになるため、クロック
周波数に対する動作限界の改善を論理回路的な方法で行
うことが要望されている。
し、特に、高速動作が要求される論理ＬＳＩ等の半導体
集積回路装置に関する。近年、ユーザシステムの高速化
に伴って、ゲートアレイやスタンダードセル等の論理Ｌ
ＳＩをそのデバイスの持つ実力ギリギリのクロック周波
数で使用したいという要求が強くなっている。特に、デ
バイスの適用範囲の境界領域の周波数（例えば、ＣＭＯ
ＳとＥＣＬの境界領域）では、デバイスの変更がそのま
まユーザシステムのコストアップになるため、クロック
周波数に対する動作限界の改善を論理回路的な方法で行
うことが要望されている。
【０００２】
【従来の技術】図１０は従来型のフリップ・フロップで
構成したトグル回路の一例を示す回路図である。同図に
示されるように、従来のトグル回路（ＬＳＩの同期回
路）は、例えば、複数のNANDゲート 101〜106 で構成さ
れている。図１０から明らかなように、従来のＬＳＩの
同期回路は、システムに必要とされる周期のクロックを
外部から入力し、該クロックに応じた信号の立ち上が
り、もしくは立ち下がりエッジで動作する（図１０で
は、立ち上がりエッジで動作する）。
構成したトグル回路の一例を示す回路図である。同図に
示されるように、従来のトグル回路（ＬＳＩの同期回
路）は、例えば、複数のNANDゲート 101〜106 で構成さ
れている。図１０から明らかなように、従来のＬＳＩの
同期回路は、システムに必要とされる周期のクロックを
外部から入力し、該クロックに応じた信号の立ち上が
り、もしくは立ち下がりエッジで動作する（図１０で
は、立ち上がりエッジで動作する）。
【０００３】すなわち、従来のＬＳＩの同期回路は、通
常、システムに必要とされる周期のクロックを外部から
入力するか或いは内部で発生するかして構成され、全て
のフリップ・フロップに対して本来の周期のままのクロ
ックを供給するようになっている。
常、システムに必要とされる周期のクロックを外部から
入力するか或いは内部で発生するかして構成され、全て
のフリップ・フロップに対して本来の周期のままのクロ
ックを供給するようになっている。
【０００４】
【発明が解決しようとする課題】図１０を参照して説明
したように、従来のＬＳＩの同期回路は、全てのフリッ
プ・フロップに対して本来の周期のままのクロックを供
給するようになっている。ところで、従来、高速のクロ
ックに同期した回路を構成しようとする場合に問題にな
るのは、一般的には、内部のフリップ・フロップにおけ
るセットアップタイムとクロックの最少パルス幅であ
る。特に、クロックパルスはＬＳＩに入力される時点で
パルスのデューティ比（ＯＮ／ＯＦＦ比）が５０％から
ずれている場合が多いうえ、ＬＳＩを構成するデバイス
のプロセスばらつきや内部配線の負荷等によりＬＳＩ内
部で微妙にズレを生じることがある。
したように、従来のＬＳＩの同期回路は、全てのフリッ
プ・フロップに対して本来の周期のままのクロックを供
給するようになっている。ところで、従来、高速のクロ
ックに同期した回路を構成しようとする場合に問題にな
るのは、一般的には、内部のフリップ・フロップにおけ
るセットアップタイムとクロックの最少パルス幅であ
る。特に、クロックパルスはＬＳＩに入力される時点で
パルスのデューティ比（ＯＮ／ＯＦＦ比）が５０％から
ずれている場合が多いうえ、ＬＳＩを構成するデバイス
のプロセスばらつきや内部配線の負荷等によりＬＳＩ内
部で微妙にズレを生じることがある。
【０００５】そのため、多数のフリップ・フロップの各
最小パルス幅を満足させるようなクロックを供給するに
は、デューティ比のずれ等を考慮してクロック周波数を
低く抑えざるを得ず、この実際に使用可能なクロック周
波数によりＬＳＩ（半導体集積回路装置）の動作周波数
の上限が決定される場合も多い。本発明は、上述した従
来の半導体集積回路装置が有する課題に鑑み、高速クロ
ック入力時のパルスのデューティ比のズレによる同期回
路の動作限界を上昇させることを目的とする。
最小パルス幅を満足させるようなクロックを供給するに
は、デューティ比のずれ等を考慮してクロック周波数を
低く抑えざるを得ず、この実際に使用可能なクロック周
波数によりＬＳＩ（半導体集積回路装置）の動作周波数
の上限が決定される場合も多い。本発明は、上述した従
来の半導体集積回路装置が有する課題に鑑み、高速クロ
ック入力時のパルスのデューティ比のズレによる同期回
路の動作限界を上昇させることを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、外部か
ら供給される外部クロック信号ＣＫ0 を２分周して、デ
ューティ比が整形され該外部クロック信号ＣＫ0 の２倍
の周期を有する内部クロック信号ＣＫ1 を生成する分周
回路１と、該内部クロック信号ＣＫ1 の立ち上がりおよ
び立ち下がりの両方のタイミングで動作する複数のフリ
ップ・フロップ31〜3Nとを具備することを特徴とする半
導体集積回路装置が提供される。
ら供給される外部クロック信号ＣＫ0 を２分周して、デ
ューティ比が整形され該外部クロック信号ＣＫ0 の２倍
の周期を有する内部クロック信号ＣＫ1 を生成する分周
回路１と、該内部クロック信号ＣＫ1 の立ち上がりおよ
び立ち下がりの両方のタイミングで動作する複数のフリ
ップ・フロップ31〜3Nとを具備することを特徴とする半
導体集積回路装置が提供される。
【０００７】
【作用】本発明の半導体集積回路装置によれば、外部か
ら供給される外部クロック信号ＣＫ0 は、分周回路１に
より２分周され、２倍の周期を有する内部クロック信号
ＣＫ1 が生成される。ここで、内部クロック信号ＣＫ1
は、分周回路１による２分周で、そのデューティ比が略
５０％となるように整形されることになる。そして、こ
の内部クロック信号ＣＫ1 は、該内部クロック信号ＣＫ
1 の立ち上がりおよび立ち下がりの両方のタイミングで
動作する複数のフリップ・フロップ31〜3Nに供給され
る。
ら供給される外部クロック信号ＣＫ0 は、分周回路１に
より２分周され、２倍の周期を有する内部クロック信号
ＣＫ1 が生成される。ここで、内部クロック信号ＣＫ1
は、分周回路１による２分周で、そのデューティ比が略
５０％となるように整形されることになる。そして、こ
の内部クロック信号ＣＫ1 は、該内部クロック信号ＣＫ
1 の立ち上がりおよび立ち下がりの両方のタイミングで
動作する複数のフリップ・フロップ31〜3Nに供給され
る。
【０００８】すなわち、内部クロック信号ＣＫ1 は、外
部クロック信号ＣＫ0 の２倍の周期を有しているが、こ
の内部クロック信号ＣＫ1 により駆動される複数のフリ
ップ・フロップ31〜3Nが内部クロック信号ＣＫ1 の立ち
上がりおよび立ち下がりの両方のタイミングで動作する
ため、実質的には、外部クロック信号ＣＫ0 の周期で複
数のフリップ・フロップ31〜3Nを駆動するのと同様の動
作速度が得られる。
部クロック信号ＣＫ0 の２倍の周期を有しているが、こ
の内部クロック信号ＣＫ1 により駆動される複数のフリ
ップ・フロップ31〜3Nが内部クロック信号ＣＫ1 の立ち
上がりおよび立ち下がりの両方のタイミングで動作する
ため、実質的には、外部クロック信号ＣＫ0 の周期で複
数のフリップ・フロップ31〜3Nを駆動するのと同様の動
作速度が得られる。
【０００９】このように、本発明の半導体集積回路装置
によれば、本来のクロック周期の倍の周期の内部クロッ
クを用いながら、ＬＳＩ内部の同期回路を本来のクロッ
ク周期で動作させ、高速クロック入力時のパルスのデュ
ーティ比のズレによる同期回路の動作限界を上昇させる
ことができる。
によれば、本来のクロック周期の倍の周期の内部クロッ
クを用いながら、ＬＳＩ内部の同期回路を本来のクロッ
ク周期で動作させ、高速クロック入力時のパルスのデュ
ーティ比のズレによる同期回路の動作限界を上昇させる
ことができる。
【００１０】
【実施例】以下、図面を参照して本発明に係る半導体集
積回路装置の実施例を説明する。図１は本発明に係る半
導体集積回路装置の原理を示すブロック回路図である。
同図に示されるように、分周回路１は、外部から供給さ
れる外部クロック信号ＣＫ0(例えば、１００ＭＨz)を２
分周して、外部クロック信号ＣＫ0 の２倍の周期を有す
る内部クロック信号ＣＫ1(例えば、５０ＭＨz)を生成す
る。内部クロック信号ＣＫ1 は、クロック・ドライバ２
に供給され、該クロック・ドライバ２の出力により複数
のフリップ・フロップ31〜3Nを駆動するようになってい
る。ここで、フリップ・フロップ31〜3Nは、後述するよ
うに、内部クロックの正負両相の立ち上がりエッヂで動
作するようになっている。
積回路装置の実施例を説明する。図１は本発明に係る半
導体集積回路装置の原理を示すブロック回路図である。
同図に示されるように、分周回路１は、外部から供給さ
れる外部クロック信号ＣＫ0(例えば、１００ＭＨz)を２
分周して、外部クロック信号ＣＫ0 の２倍の周期を有す
る内部クロック信号ＣＫ1(例えば、５０ＭＨz)を生成す
る。内部クロック信号ＣＫ1 は、クロック・ドライバ２
に供給され、該クロック・ドライバ２の出力により複数
のフリップ・フロップ31〜3Nを駆動するようになってい
る。ここで、フリップ・フロップ31〜3Nは、後述するよ
うに、内部クロックの正負両相の立ち上がりエッヂで動
作するようになっている。
【００１１】分周回路１は、入力されたクロックを２分
周するためのトグル・フリップ・フロップとして構成さ
れ、前述した図１０に示す従来型のフリップ・フロップ
で構成することができる。この分周回路１は、例えば、
入力バッファと一体的に構成してもよく、また、ＬＳＩ
内部の専用領域に最適化された回路として形成すること
もできる。
周するためのトグル・フリップ・フロップとして構成さ
れ、前述した図１０に示す従来型のフリップ・フロップ
で構成することができる。この分周回路１は、例えば、
入力バッファと一体的に構成してもよく、また、ＬＳＩ
内部の専用領域に最適化された回路として形成すること
もできる。
【００１２】クロック・ドライバ２は、単純なＡＮＤ,
ＮＡＮＤゲートで構成してもよいが、内部クロックＣ
Ｋ,XＣＫを相補的な関係に維持して同期回路を構成する
フリップ・フロップ31〜3Nに供給するために一般にＥＣ
Ｌ回路で構成されるような差動型回路、或いは、該内部
クロックＣＫ,XＣＫの正負信号をセット信号およびリセ
ット信号としたＳＲラッチ型のクロック・ドライバを使
用することもできる。
ＮＡＮＤゲートで構成してもよいが、内部クロックＣ
Ｋ,XＣＫを相補的な関係に維持して同期回路を構成する
フリップ・フロップ31〜3Nに供給するために一般にＥＣ
Ｌ回路で構成されるような差動型回路、或いは、該内部
クロックＣＫ,XＣＫの正負信号をセット信号およびリセ
ット信号としたＳＲラッチ型のクロック・ドライバを使
用することもできる。
【００１３】図２は図１の半導体集積回路装置に使用す
るフリップ・フロップの一例を示す図であり、同図(a)
は回路図を示し、同図(b) は真理値表を示している。図
２(a) に示されるように、図１におけるクロック・ドラ
イバ２およびフリップ・フロップ31〜3Nは、複数のイン
バータ201,205,209,210, ANDゲート202,203,206,207,21
1,212,および NORゲート204,208,213 により構成されて
いる。ここで、インバータ201,AND ゲート202,203,およ
び NORゲート204 は第１のラッチ回路Ａを構成し、ま
た、インバータ205,AND ゲート206,207,および NORゲー
ト208 は第２のラッチ回路Ｂを構成している。そして、
図２(a) に示すフリップ・フロップは、データ信号Ｄお
よびクロック信号ＣＫおよび該クロック信号ＣＫの反転
信号ＸＣＫが入力され、信号Ｑを出力するようになって
いる。尚、図２(a) に示すフリップ・フロップは、図２
(b) の真理値表のように動作する。
るフリップ・フロップの一例を示す図であり、同図(a)
は回路図を示し、同図(b) は真理値表を示している。図
２(a) に示されるように、図１におけるクロック・ドラ
イバ２およびフリップ・フロップ31〜3Nは、複数のイン
バータ201,205,209,210, ANDゲート202,203,206,207,21
1,212,および NORゲート204,208,213 により構成されて
いる。ここで、インバータ201,AND ゲート202,203,およ
び NORゲート204 は第１のラッチ回路Ａを構成し、ま
た、インバータ205,AND ゲート206,207,および NORゲー
ト208 は第２のラッチ回路Ｂを構成している。そして、
図２(a) に示すフリップ・フロップは、データ信号Ｄお
よびクロック信号ＣＫおよび該クロック信号ＣＫの反転
信号ＸＣＫが入力され、信号Ｑを出力するようになって
いる。尚、図２(a) に示すフリップ・フロップは、図２
(b) の真理値表のように動作する。
【００１４】図３は図２に示すフリップ・フロップの動
作を説明するためのタイミングチャートである。同図に
示されるように、内部クロック信号ＣＫ1(XCK1: 信号CK
1 の反転信号) は、外部クロック信号ＣＫ0 を２分周し
て生成されるが、内部クロック信号ＣＫ1(XCK1) の立ち
下がりタイミングは、該内部クロック信号ＣＫ1(XCK1)
の立ち上がりタイミングよりも遅れるようになってい
る。これは、内部クロック信号ＣＫ1 およびＸＣＫ1 が
供給された回路において、信号のひげによる誤動作を生
じさせないようにするためである。
作を説明するためのタイミングチャートである。同図に
示されるように、内部クロック信号ＣＫ1(XCK1: 信号CK
1 の反転信号) は、外部クロック信号ＣＫ0 を２分周し
て生成されるが、内部クロック信号ＣＫ1(XCK1) の立ち
下がりタイミングは、該内部クロック信号ＣＫ1(XCK1)
の立ち上がりタイミングよりも遅れるようになってい
る。これは、内部クロック信号ＣＫ1 およびＸＣＫ1 が
供給された回路において、信号のひげによる誤動作を生
じさせないようにするためである。
【００１５】図３に示されるように、図２(a) のフリッ
プ・フロップにおいて、２つのラッチ回路ＡおよびＢ
は、それぞれ内部クロック信号ＣＫ1 およびＸＣＫ1 の
立ち上がりにデータＤをラッチするようになっており、
そして、該ラッチ回路ＡおよびＢにラッチされたデータ
ＱA およびＱB は、内部クロック信号ＣＫ1 およびＸＣ
Ｋ1 に同期して順次選択して出力（Ｑ）されるようにな
っている。ここで、図３の出力Ｑにおける斜線個所は、
出力Ｑと該出力Ｑよりも１つ前の出力Ｑ0 との論理積が
出力されることになる。
プ・フロップにおいて、２つのラッチ回路ＡおよびＢ
は、それぞれ内部クロック信号ＣＫ1 およびＸＣＫ1 の
立ち上がりにデータＤをラッチするようになっており、
そして、該ラッチ回路ＡおよびＢにラッチされたデータ
ＱA およびＱB は、内部クロック信号ＣＫ1 およびＸＣ
Ｋ1 に同期して順次選択して出力（Ｑ）されるようにな
っている。ここで、図３の出力Ｑにおける斜線個所は、
出力Ｑと該出力Ｑよりも１つ前の出力Ｑ0 との論理積が
出力されることになる。
【００１６】すなわち、図２(a) のフリップ・フロップ
31〜3Nは、内部クロック信号ＣＫ1(XCK1) の立ち上がり
および立ち下がりの両方のタイミングで動作するように
なっており、従って、２分周する前の通常の外部クロッ
ク信号ＣＫ0 の立ち上がりのタイミングで動作するフリ
ップ・フロップと同じ動作速度を有することになる。そ
して、本実施例の半導体集積回路装置おいて、内部クロ
ック信号ＣＫ1(XCK1)は、外部クロック信号ＣＫ0 を２
分周して生成されるため、デューティ比が略５０％とす
ることができ、デューティ比のズレによる同期回路の動
作限界の低下を避けることができる。
31〜3Nは、内部クロック信号ＣＫ1(XCK1) の立ち上がり
および立ち下がりの両方のタイミングで動作するように
なっており、従って、２分周する前の通常の外部クロッ
ク信号ＣＫ0 の立ち上がりのタイミングで動作するフリ
ップ・フロップと同じ動作速度を有することになる。そ
して、本実施例の半導体集積回路装置おいて、内部クロ
ック信号ＣＫ1(XCK1)は、外部クロック信号ＣＫ0 を２
分周して生成されるため、デューティ比が略５０％とす
ることができ、デューティ比のズレによる同期回路の動
作限界の低下を避けることができる。
【００１７】図４は本発明を適用した第１の実施例とし
てのクリア付シフトレジスタの一例を示す回路図であ
り、４ビットシフタの一例を示すものである。上述した
ように、図４に示す４ビットシフタにおいても、入力バ
ッファ10を介して供給された外部クロック信号ＣＫ0
は、分周回路１a によって２分周され、外部クロック信
号ＣＫ0 の２倍の周期を有する内部クロック信号ＣＫ1
およびＸＣＫ1 が生成される。そして、この内部クロッ
ク信号ＣＫ1 およびＸＣＫ1 は、クロック・ドライバ２
を介して、４つのフリップ・フロップ 31a〜34a に供給
される。
てのクリア付シフトレジスタの一例を示す回路図であ
り、４ビットシフタの一例を示すものである。上述した
ように、図４に示す４ビットシフタにおいても、入力バ
ッファ10を介して供給された外部クロック信号ＣＫ0
は、分周回路１a によって２分周され、外部クロック信
号ＣＫ0 の２倍の周期を有する内部クロック信号ＣＫ1
およびＸＣＫ1 が生成される。そして、この内部クロッ
ク信号ＣＫ1 およびＸＣＫ1 は、クロック・ドライバ２
を介して、４つのフリップ・フロップ 31a〜34a に供給
される。
【００１８】本実施例の４ビットシフタにおいて、初段
のフリップ・フロップ 31aのデータ入力Ｄにはシリアル
入力が供給され、また、２段目以降のフリップ・フロッ
プ32a,33a,34a にはその前段のフリップ・フロップ31a,
32a,33a のＱ出力が供給されている。ここで、分周回路
１a およびフリップ・フロップ 31a〜34a にはクリア端
子が設けられ、外部からのクリア信号ＣＬＲが供給され
るようになっており、また、該フリップ・フロップ 31a
〜34a は内部クロック信号ＣＫ1 の立ち上がりおよび立
ち下がりの両方のタイミング（内部クロックの正負両相
の立ち上がりエッヂ）で動作するようになっている。
尚、本実施例では、クロック・ドライバ２は、２つのＮ
ＡＮＤゲートを有するＳＲラッチ型として構成されてい
る。
のフリップ・フロップ 31aのデータ入力Ｄにはシリアル
入力が供給され、また、２段目以降のフリップ・フロッ
プ32a,33a,34a にはその前段のフリップ・フロップ31a,
32a,33a のＱ出力が供給されている。ここで、分周回路
１a およびフリップ・フロップ 31a〜34a にはクリア端
子が設けられ、外部からのクリア信号ＣＬＲが供給され
るようになっており、また、該フリップ・フロップ 31a
〜34a は内部クロック信号ＣＫ1 の立ち上がりおよび立
ち下がりの両方のタイミング（内部クロックの正負両相
の立ち上がりエッヂ）で動作するようになっている。
尚、本実施例では、クロック・ドライバ２は、２つのＮ
ＡＮＤゲートを有するＳＲラッチ型として構成されてい
る。
【００１９】図５は図４に示すクリア付シフトレジスタ
に使用するフリップ・フロップの一例を示す回路図であ
る。図５に示すフリップ・フロップ(31a〜34a)は、図２
(a) に示すフリップ・フロップ (31〜3N) において、２
入力の ANDゲート202,203 および206,207 を３入力の A
NDゲート202a,203a および206a,207a とし、各 ANDゲー
トの入力に対してクリア信号ＣＬＲを供給するように構
成したものである。尚、図４の４ビットシフタにおける
フリップ・フロップ 31a〜34a は、図５に示すもの以外
に様々な構成のものを使用することができるのはいうま
でもない。
に使用するフリップ・フロップの一例を示す回路図であ
る。図５に示すフリップ・フロップ(31a〜34a)は、図２
(a) に示すフリップ・フロップ (31〜3N) において、２
入力の ANDゲート202,203 および206,207 を３入力の A
NDゲート202a,203a および206a,207a とし、各 ANDゲー
トの入力に対してクリア信号ＣＬＲを供給するように構
成したものである。尚、図４の４ビットシフタにおける
フリップ・フロップ 31a〜34a は、図５に示すもの以外
に様々な構成のものを使用することができるのはいうま
でもない。
【００２０】図６は本発明を適用した第２の実施例とし
てのシリアルスキャン回路の一例を示す図である。同図
に示されるように、本実施例のシリアルスキャン回路に
おいて、各フリップ・フロップ 31b〜3Nb にはそれぞれ
入力バッファ30,40 を介して信号AA,BB が供給され、ま
た、初段のフリップ・フロップ 31bには信号Siが入力バ
ッファ20を介して供給されると共に、２段目以降のフリ
ップ・フロップ 32b〜3Nb には前段のフリップ・フロッ
プ 31b〜3(N-1)b のＱS 出力が供給されるようになって
いる。尚、本実施例では、クロック・ドライバ２が２つ
ＯＲゲートで構成されているがこれに限定されるもので
はない。
てのシリアルスキャン回路の一例を示す図である。同図
に示されるように、本実施例のシリアルスキャン回路に
おいて、各フリップ・フロップ 31b〜3Nb にはそれぞれ
入力バッファ30,40 を介して信号AA,BB が供給され、ま
た、初段のフリップ・フロップ 31bには信号Siが入力バ
ッファ20を介して供給されると共に、２段目以降のフリ
ップ・フロップ 32b〜3Nb には前段のフリップ・フロッ
プ 31b〜3(N-1)b のＱS 出力が供給されるようになって
いる。尚、本実施例では、クロック・ドライバ２が２つ
ＯＲゲートで構成されているがこれに限定されるもので
はない。
【００２１】図７は図６に示すシリアルスキャン回路に
使用するフリップ・フロップの一例を示す図であり、同
図(a) は回路図を示し、同図(b) はスキャン時における
真理値表を示している。図８は本発明を適用した第３の
実施例としてのクロックネットを差動で構成した回路の
一例を示す図である。
使用するフリップ・フロップの一例を示す図であり、同
図(a) は回路図を示し、同図(b) はスキャン時における
真理値表を示している。図８は本発明を適用した第３の
実施例としてのクロックネットを差動で構成した回路の
一例を示す図である。
【００２２】これら図６および図８に示す実施例におい
ても、入力バッファ10を介して供給された外部クロック
信号ＣＫ0 は、クリア端子付きの分周回路１a および分
周回路１によって２分周され、外部クロック信号ＣＫ0
の２倍の周期を有する内部クロック信号ＣＫ1 およびＸ
ＣＫ1 が生成される。そして、この内部クロック信号Ｃ
Ｋ1 およびＸＣＫ1 は、クロック・ドライバ２を介し
て、フリップ・フロップ31b〜3Nb および31〜3Nに供給
される。ここで、フリップ・フロップ 31b〜3Nbおよび3
1〜3Nは、内部クロック信号ＣＫ1 の立ち上がりおよび
立ち下がりの両方のタイミング（内部クロックの正負両
相の立ち上がりエッヂ）で動作するようになっている。
ても、入力バッファ10を介して供給された外部クロック
信号ＣＫ0 は、クリア端子付きの分周回路１a および分
周回路１によって２分周され、外部クロック信号ＣＫ0
の２倍の周期を有する内部クロック信号ＣＫ1 およびＸ
ＣＫ1 が生成される。そして、この内部クロック信号Ｃ
Ｋ1 およびＸＣＫ1 は、クロック・ドライバ２を介し
て、フリップ・フロップ31b〜3Nb および31〜3Nに供給
される。ここで、フリップ・フロップ 31b〜3Nbおよび3
1〜3Nは、内部クロック信号ＣＫ1 の立ち上がりおよび
立ち下がりの両方のタイミング（内部クロックの正負両
相の立ち上がりエッヂ）で動作するようになっている。
【００２３】図９は本発明を適用した第４の実施例とし
てのテスト用クロック入力を有する回路の一例を示す図
である。図９に示す回路では、テストモード制御信号Ｔ
Ｓによって、分周回路１b により２分周された内部クロ
ック信号ＣＫ1,ＸＣＫ1 を外部から供給されるテスト用
クロックＴＣＫに切り換えるようになっている。すなわ
ち、回路のテストを行う場合、分周回路１b により分周
された２倍の周期を有する内部クロックよりも高速なテ
スト用クロックＴＣＫ（例えば、外部クロックＣＫ0 と
同じ周期を有するクロック信号）を使用して回路の高速
テストを行うようになっている。これにより、ＬＳＩテ
スターでの高速動作テストが可能となる。尚、分周回路
１b は、外部クロック信号ＣＫ0 を２分周して外部クロ
ック信号ＣＫ0 の２倍の周期を有する内部クロック信号
ＣＫ1 およびＸＣＫ1 を生成し、また、フリップ・フロ
ップ31〜3Nは、内部クロック信号ＣＫ1 の立ち上がりお
よび立ち下がりの両方のタイミング（内部クロックの正
負両相の立ち上がりエッヂ）で動作するのは前述した各
実施例と同様である。
てのテスト用クロック入力を有する回路の一例を示す図
である。図９に示す回路では、テストモード制御信号Ｔ
Ｓによって、分周回路１b により２分周された内部クロ
ック信号ＣＫ1,ＸＣＫ1 を外部から供給されるテスト用
クロックＴＣＫに切り換えるようになっている。すなわ
ち、回路のテストを行う場合、分周回路１b により分周
された２倍の周期を有する内部クロックよりも高速なテ
スト用クロックＴＣＫ（例えば、外部クロックＣＫ0 と
同じ周期を有するクロック信号）を使用して回路の高速
テストを行うようになっている。これにより、ＬＳＩテ
スターでの高速動作テストが可能となる。尚、分周回路
１b は、外部クロック信号ＣＫ0 を２分周して外部クロ
ック信号ＣＫ0 の２倍の周期を有する内部クロック信号
ＣＫ1 およびＸＣＫ1 を生成し、また、フリップ・フロ
ップ31〜3Nは、内部クロック信号ＣＫ1 の立ち上がりお
よび立ち下がりの両方のタイミング（内部クロックの正
負両相の立ち上がりエッヂ）で動作するのは前述した各
実施例と同様である。
【００２４】
【発明の効果】以上、詳述したように、本発明の半導体
集積回路装置によれば、本来のクロック周期の倍の周期
の内部クロックを用いながら、ＬＳＩ内部の同期回路を
本来のクロック周期で動作させ、高速クロック入力時の
パルスのデューティ比のズレによる同期回路の動作限界
を上昇させることができる。
集積回路装置によれば、本来のクロック周期の倍の周期
の内部クロックを用いながら、ＬＳＩ内部の同期回路を
本来のクロック周期で動作させ、高速クロック入力時の
パルスのデューティ比のズレによる同期回路の動作限界
を上昇させることができる。
【図１】本発明に係る半導体集積回路装置の原理を示す
ブロック回路図である。
ブロック回路図である。
【図２】図１の半導体集積回路装置に使用するフリップ
・フロップの一例を示す図である。
・フロップの一例を示す図である。
【図３】図２に示すフリップ・フロップの動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図４】本発明を適用した第１の実施例としてのクリア
付シフトレジスタの一例を示す回路図である。
付シフトレジスタの一例を示す回路図である。
【図５】図４に示すクリア付シフトレジスタに使用する
フリップ・フロップの一例を示す回路図である。
フリップ・フロップの一例を示す回路図である。
【図６】本発明を適用した第２の実施例としてのシリア
ルスキャン回路の一例を示す図である。
ルスキャン回路の一例を示す図である。
【図７】図６に示すシリアルスキャン回路に使用するフ
リップ・フロップの一例を示す図である。
リップ・フロップの一例を示す図である。
【図８】本発明を適用した第３の実施例としてのクロッ
クネットを差動で構成した回路の一例を示す図である。
クネットを差動で構成した回路の一例を示す図である。
【図９】本発明を適用した第４の実施例としてのテスト
用クロック入力を有する回路の一例を示す図である。
用クロック入力を有する回路の一例を示す図である。
【図１０】従来型のフリップ・フロップで構成したトグ
ル回路の一例を示す回路図である。
ル回路の一例を示す回路図である。
１,1a,1b…分周回路 ２…クロック・ドライバ 31〜3N,31a〜3Na, 31b〜3Nb …フリップ・フロップ ＣＫ0 …外部クロック信号 ＣＫ1 …内部クロック信号 ＸＣＫ1 …ＣＫ1 の反転レベルの内部クロック信号
Claims (3)
- 【請求項１】 外部から供給される外部クロック信号
（ＣＫ0)を２分周して、デューティ比が整形され該外部
クロック信号の２倍の周期を有する内部クロック信号
（ＣＫ1)を生成する分周回路（１）と、 該内部クロック信号の立ち上がりおよび立ち下がりの両
方のタイミングで動作する複数のフリップ・フロップ
（31〜3N）とを具備することを特徴とする半導体集積回
路装置。 - 【請求項２】 前記複数のフリップ・フロップ（31〜3
N）は、前記内部クロック信号が供給されたＳＲラッチ
型のクロック・ドライバ（２）により駆動されるように
なっていることを特徴とする請求項１の半導体集積回路
装置。 - 【請求項３】 前記複数のフリップ・フロップ（31〜3
N）および前記クロック・ドライバ（２）は、前記内部
クロック信号の立ち下がりタイミングを該内部クロック
信号の立ち上がりタイミングよりも遅れるようにした信
号を出力するようになっていることを特徴とする請求項
１の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14580592A JPH05343957A (ja) | 1992-06-05 | 1992-06-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14580592A JPH05343957A (ja) | 1992-06-05 | 1992-06-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343957A true JPH05343957A (ja) | 1993-12-24 |
Family
ID=15393561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14580592A Pending JPH05343957A (ja) | 1992-06-05 | 1992-06-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343957A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000100170A (ja) * | 1998-09-24 | 2000-04-07 | Fujitsu Ltd | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
| WO2003012993A1 (fr) * | 2001-07-27 | 2003-02-13 | Takashi Suzuki | Circuit d'interface cmos |
| JP2008085518A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | 半導体集積回路 |
-
1992
- 1992-06-05 JP JP14580592A patent/JPH05343957A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000100170A (ja) * | 1998-09-24 | 2000-04-07 | Fujitsu Ltd | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
| WO2003012993A1 (fr) * | 2001-07-27 | 2003-02-13 | Takashi Suzuki | Circuit d'interface cmos |
| JP2008085518A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000321 |