JP3413423B2 - ストローブ信号生成同期半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、同期型のスタテ
ィックＲＡＭに使用するストローブクロック信号を生成
するための半導体装置に関するもので、特にアドレスレ
ジスタ、データ入出力レジスタ、コントロールレジスタ
などに使用するストローブクロック信号を生成する半導
体装置に関するものである。

【０００２】

【従来の技術】同期型のＳＲＡＭに使用される従来のク
ロック発生器は、内部クロック信号を生成するのに多く
の遅延論理素子を使用して作るのが一般的であり、その
クロック信号をそのままの周波数でチップに入力して、
チップの内部に分配してチップ内の各回路部分を作動さ
せている。そのような場合、クロック信号の経路によっ
て、途中の回路素子の遅延時間がまちまちとなるので、
クロック入力パッドから一旦チップの中央部位にクロッ
クを引いてきて、再びチップの先頭部（ｔｏｐ）、末尾
部(ｂｏｔｔｏｍ)、左側部(ｌｅｆｔ)および右側部(ｒ
ｉｇｈｔ)へと分配することにより、各クロックの経路
の長さが互いにほぼ等しくなるように工夫しなければな
らなかった。

【０００３】しかし、チップの入出力装置の数が増加し
制御信号が複雑になってくると、チップの中心部（ｃｏ
ｒｅ ｐｏｒｔｉｏｎ）の回路配置密度（ｌａｙｏｕｔ
ｄｅｎｓｉｔｙ）が高くなって、チップの中央部から
分配しにくくなるという問題がある。そして、クロック
をＣＰＵクロック信号Ｋに関して個々に調整すると、セ
ットアップ（ｓｅｔｕｐ）およびホールド時間（ｈｏｌ
ｄ ｔｉｍｅ）は調整しやすいものの、クロック信号の
スキュー（ｓｋｅｗ）が異なることにより、高速動作で
はパルス幅が狭くなってマージンが少なくなるという問
題があった。

【０００４】

【発明が解決しようとする課題】この発明は、このよう
な従来の問題点を解決すべくなされたもので、パルス幅
を適切に調節することにより、容易にセットアップとホ
ールド時間の調整ができるようにして、大サイズのドラ
イバにおいて消費電流を減らし、高速の動作を達成した
ストローブクロック信号を生成するための装置を提供す
ることを目的としている。

【０００５】さらに、この発明は、入力パッドからのク
ロック信号を、チップの中央部からでなく、先頭部から
末尾部、左側部、右側部へと分配することにより、中心
部のレイアウト密度の制限を受けないような同期型の半
導体装置を提供することを目的としている。

【０００６】

【課題を解決するための手段】この発明は、上記の課題
を解決するために、入力される原クロック信号が所定方
向に反転するときこれを検出してクロック反転検出パル
スを出力するクロック反転検出手段、上記クロック反転
検出手段からのクロック反転検出パルスの偶数番目のパ
ルスと奇数番目のパルスとをそれぞれ選択して出力する
選択出力手段、および上記選択出力手段を制御する制御
手段を備え、上記原クロック信号の周波数を当該入力ク
ロック信号の反転タイミングに同期させて分周して分周
クロック信号を出力する分周手段と、上記分周手段から
出力される分周クロック信号を半導体回路の各使用部分
へ分配するためのバッファ手段と、上記バッファ手段か
ら分配された分周クロック信号を受けて上記原クロック
信号と等しい周波数を有しパルス幅が調節された再現ク
ロック信号を出力する周波数逓倍手段を具備してなり、
上記分周手段により上記原クロック信号の周波数を分周
してから半導体回路のある回路部分から他の回路部分へ
と上記分周クロック信号を分配して、上記分配されて来
た分周クロック信号を上記周波数逓倍手段により再び周
波数逓倍して、各回路部分のためのストローブ信号とし
て使用するように構成したことを特徴とする同期型半導
体装置を提供するものである。

【０００７】

【作用】この発明においては、チップパッドから入力さ
れるクロック信号の周波数を分周器で分周し、分周され
たクロックをチップの各駆動回路部分へ分配し、分配さ
れた分周クロックを受けて再び元のクロック周波数にパ
ルス幅を調節しながら逓倍して、各回路部分用のストロ
ーブ信号として使用する。それにより、同期型の半導体
装置において、各部に供給するストローブクロック信号
のタイミングを正確に合わせることができ、パルス幅を
適切に調節することにより、容易にセットアップとホー
ルド時間の調整ができるようにして、大サイズのドライ
バにおいて消費電流を減らし、高速の動作を達成するこ
とができる。

【０００８】

【発明の実施の形態】以下、図面を参照しながらこの発
明の実施の形態について説明する。なお、各図面におい
て、構成部分の共通するものについては、同一の符号を
付すことにより共通性を表すとともに、重複する説明を
省略する。

【０００９】図１および図２は、この発明のストローブ
信号生成同期半導体装置におけるそれぞれ分周器部分お
よびバッファ回路部分の各実施構成例を示す回路図であ
り、図３は、この発明のストローブ信号生成同期半導体
装置における周波数逓倍器の部分の実施例を示す回路図
であり、図４は、図１および図２の各ノード（回路点）
に現れる信号のタイミングを示すタイムチャートであ
り、図５は、図３の各ノードに現れる信号のタイミング
を示すタイムチャートである。

【００１０】まず、図１と図４を参照すると、この実施
例の分周器（図１）は、図面の左端部分に描かれた入力
チップパッドから入力されるイネーブル信号ＺＺにより
イネーブルされて、同じく入力チップパッドから入力さ
れるＣＰＵクロックＫの反転タイミング（クロックパル
スの立上り縁部または立下り縁部のいずれか、ここでは
例えば低レベルから高レベルへの立上り縁として説明す
る）を検出してクロック反転検出パルスｋｐｕｌを出力
するクロック反転検出部１０と、このクロック反転検出
部１０からのクロック反転検出パルスｋｐｕｌの偶数番
目のパルスおよび奇数番目のパルスを夫々選択して出力
する選択出力部２０と、分周されたクロックｇｃｌｋを
遅延させて上記選的出力部２０を制御する制御部３０で
構成されている。

【００１１】より詳しく説明すると、クロック反転検出
部１０は、ＣＰＵクロックＫの立上り縁（ｒｉｓｉｎｇ
ｅｄｇｅ）でクロック反転検出パルスｋｐｕｌを生成
するものであり、入力パッドからのイネーブル信号ＺＺ
とＣＰＵクロックＫをＮＯＲを取るＮＯＲゲート１１
と、ＮＯＲゲートの出力を遅延させる遅延回路１２とク
ロック入力Ｋと遅延回路１２の出力のＮＡＮＤを取るＮ
ＡＮＤゲート１３とで構成されている。

【００１２】選択出力部２０は、クロック反転検出部１
０からのクロック反転検出パルスｋｐｕｌの偶数番目の
パルスと奇数番めのパルスをそれぞれ別々に選択して出
力するもので、クロックＫの奇数番目の立上り縁を検出
したクロック反転検出パルスｋｐｕｌの奇数番目のパル
スのみを通過させて出力ｇｃｌｋ＿ｐｇを出力する第１
パス部と、クロックＫの偶数番目の立上り縁を検出した
クロック反転検出パルスｋｐｕｌの偶数番目のパルスの
みを通過させて出力ｇｃｌｋ＿ｎｇを出力する第２パス
部を有して構成されている。第１パス部および第２パス
部は、それぞれパスゲートＧ１１およびＧ１２と、それ
ぞれのパスゲートの出力端に接続されたプルアップ素子
Ｐ１１およびＰ２２と、それぞれのプルアップ素子に接
続されたバッファ素子Ｉ１１およびＩ１２を含んで構成
されている。

【００１３】制御部３０は、分周されたクロック信号ｇ
ｃｌｋ（この信号は、以下のバッファ回路部分の説明で
詳しく説明する）を多段の遅延回路により遅延させた正
相出力ｇｋ_ｄｌｙおよび負相出力ｇｋ_ｄｌｙ＃によ
り、選択出力部のそれぞれパスゲートＧ１１およびＧ１
２と、プルアップ素子Ｐ１１およびＰ２２を制御する。

【００１４】次に、図２と図４を参照すると、バッファ
回路の部分（図２）は、最終的に分周されたクロック信
号ｇｃｌｋを生成するもので、図１に示した分周器から
クロックＫの奇数番目の立上り縁を検出したクロック信
号ｇｃｌｋ＿ｐｇに応答して自身の出力端をプルアップ
するプルアップ素子Ｐ３３と、分周器からクロックＫの
偶数番目の立上り縁を検出したクロック信号ｇｃｌｋ＿
ｎｇに応答して自身の出力端をプルダウンするプルダウ
ン素子Ｎ３３と、自身の出力端をラッチするラッチ素子
Ｉ３３を有して構成されている。これにより、クロック
信号ｇｃｌｋ＿ｐｇとクロック信号ｇｃｌｋ＿ｎｇの各
タイミングで立ち上がったり立ち下がったりする信号ｇ
ｃｌｋが得られ、これは最初のクロック信号を１／２分
周した信号である。

【００１５】次に、図３は、ストローブクロック信号の
周波数逓倍器を示す回路図であり、図面ではチップの先
頭部、末尾部そして左側部および右側部にそれぞれ分配
された信号が最終的に周波数逓倍（ここでは２倍に倍
周）されて出力されるものを示している。ここで、３個
のブロックに分けた各周波数逓倍器は、各同一の構成を
持つものであるから、その内の一つについて説明をす
る。図３の各ノードに現れる信号のタイミングを図５に
示す。

【００１６】図３を参照すると、この実施態様における
周波数逓倍器は、インバータ、遅延回路およびＮＡＮＤ
ゲートを含んで構成されており、インバータと遅延回路
とＮＡＮＤゲートを含んでなり１／２分周されたクロッ
クｇｃｌｋの立下り縁を検出する第１検出部２０１と、
遅延回路とＮＡＮＤゲート含んでなり分周されたクロッ
クｇｃｌｋの立上り縁を検出する第２検出部２０２と、
上記第１検出部と第２検出部に応答して自身の出力端を
プルアップさせる第１および第２のプルアップ素子Ｐ１
０およびＰ０１と、自身の出力信号を遅延素子２０５に
より遅延させた信号に応答してその出力をプルダウンす
るプルダウン素子Ｎ０と、上記出力信号電位をラッチす
るラッチ部２０３と、上記ラッチ部の出力をバッファす
るバッファ素子２０４で構成されている。

【００１７】以上のような構成を持つストローブクロッ
ク信号生成装置の動作を、図４と図５のタイムチャート
を参照して説明する。まず、分周回路部分（図１）にク
ロックＫが印加されて遅延回路１２を経てＮＡＮＤが取
られることにより、クロックＫの立上り縁でローの状態
になる信号ｋｐｕｌが形成される。そして、パスゲート
Ｇ１１、Ｇ１２を通過すると、上記パスゲートＧ１１の
出力側と連結されているＰＭＯＳトランジスタＰ１１の
ドレイン端子、すなわち、ノードＮＮ１１ではクロック
Ｋの奇数番目の立上り縁が検出されたものだけが現れる
ことになり、パスゲートＧ２２の出力側と連結されてい
るＰＭＯＳトランジスタＰ２２のドレイン端子、すなわ
ち、ノードＮＮ２２ではクロックＫの偶数番目の立上り
縁が検出されたものだけが現れるになり、それぞれ信号
波形ｇｃｌｋ＿ｐｇおよびｇｃｌｋ＿ｎｇを出力する。
もちろん、ここで駆動するインバータＩ１１およびＩ２
２の寸法は、波形の直線性を維持できる程度に十分大き
くなければならない。

【００１８】結局、分周回路部分は、クロック反転検出
部を使用してＣＰＵクロックＫの立上り縁と正確に同期
して、周期がクロックＫの２倍（周波数は１／２）であ
る出力クロック信号ｇｃｌｋをフィードバックさせて、
それぞれ入力クロックＫの偶数番目の立上り縁と奇数番
目の立上り縁で動作するようにして、クロックバッファ
とその前端までを駆動するデバイスのターンオン時間と
スイッチングの回数を減らして、サイズの大きいデバイ
スでも消費する電流を減らすことができて、高速の動作
をさせることができるようになる。

【００１９】次に、バッファー回路部分（図２）では、
信号ｇｃｌｋ＿ｐｇがクロックＫの奇数番目の立上り縁
でローに転換されるときＰＭＯＳトランジスタＰ３３が
ターンオンしてプルアップされるので、ｇｃｌｋはハイ
になる。また、信号ｇｃｌｋ＿ｎｇがクロックＫの偶数
番目の立上り縁でハイになるとき、ＮＭＯＳトランジス
タＮ３３がターンオンしてプルダウンされるので、ｇｃ
ｌｋはローになる。したがって、上記信号ｇｃｌｋ＿ｐ
ｇとｇｃｌｋ＿ｎｇがそれぞれハイとローであるとき、
上記ＰＭＯＳトランジスタＰ３３とＮＭＯＳトランジス
タＮ３３はフローティング（ｆｌｏａｔｉｎｇ）される
が、上記ｇｃｌｋのローディングキャパシタンス（ｌｏ
ａｄｉｎｇ ｃａｐ）が１０ｐＦ以上であって、ラッチ
部Ｉ３３によりラッチされているので、信号レベルはそ
のまま維持される。すなわち、上記クロック反転検出部
１０の出力信号ｋｐｕｌがｇｃｌｋの立上り縁と立下り
縁でローになるので、上記ｇｃｌｋをそのローレベルの
パルス幅ぐらい遅延させて上記パスゲートＧ１１、Ｇ１
２を交代にターンオンさせて、信号ｇｃｌｋ_ｐｇとｇ
ｃｌｋ＿ｎｇの波形がを得られる。以上のようにして、
信号ｇｃｌｋ＿ｐｇおよびｇｃｌｋ＿ｎｇが、バッファ
回路部分に伝送されて、前者のところで立ち上がり、後
者のところで立ち下がる信号を作り、分周されたクロッ
クｇｃｌｋが得られる訳である。

【００２０】続いて、周波数逓倍部（図３）では、ノー
ドＮＮ０１とＮＮ１０は、それぞれ１／２分周された信
号ｇｃｌｋの立下り縁と立上り縁のときローになり、二
つのＰＭＯＳトランジスタＰ１０、Ｐ０１をターンオン
させる。このとき、ＰＭＯＳトランジスタＰ１０、Ｐ０
１の共通ドレイン端子のノードＮＮ４４とｃｋ＿ｐｕｌ
はハイになるが、ノードＮＮ４４のハイ状態が遅延され
ながらフィードバックされてＮＭＯＳとらＮ０をターン
オンさせることになる。それにより、プルダウン状態が
発生して、ｃｋ＿ｐｕｌはハイからローに移る。よっ
て、ｃｋ＿ｐｕｌの正レベルのパルス幅は、遅延素子２
０５により決定されることになり、上記遅延素子Ｉ２２
での遅延時間に比例してｃｋ＿ｐｕｌのパルス幅が長く
なる。結局、周波数逓倍器の部分は、分配された信号ｇ
ｃｌｋを受けて、周波数はクロックＫと等しく、パルス
幅は上記分クロックＫの立上り縁に基づいて比較的細い
クロックを作る。

【００２１】図６は、以上の説明のようなストローブク
ロック信号生成装置を適用した同期型のＳＲＡＭチップ
のブロック図であり、図７および８に、クロックＫを基
準として、チップの先頭部、末尾部、左側部、右側部に
おけるｇｃｌｋの波形図が図示されている。

【００２２】図６を参照して、この発明は、チップパッ
ドに入力されるクロックＫを、前述した図１と図２のよ
うな分周器とバッファを使用して周波数を分周（この場
合、１／２）した後、チップの先頭部位でチップの左側
部、右側部と末尾部に分周されたクロックを分配して、
この分配されてきた分周された信号ｄｃｌｋをアドレス
レジスタ、データ入出力レジスタ、コントロールレジス
タなどの入力ストローブ信号として使用するために、図
３のような周波数逓倍器を使用して再び周波数を逓倍
（この場合、２倍）するものである。このように周波数
逓倍器を使用することにより、クロック発生器から発生
された入力クロックＫの周波数を１／２に落とした出力
クロックのｇｃｌｋをチップの先頭部位、左側部、右側
部、末尾部まで分配して、これらがまとまって閉ループ
を形成することにより、ｇｃｌｋの均一性を向上するこ
とができる。また、各レジスタのストローブ信号を作る
ためにｇｃｌｋを再び周波数分割するとき、レジスタ入
力ストローブを作ることになるが、パルス幅を適切に調
整することができるから、入力クロックについてのスト
ローブ信号のセットアップおよびホールド時間の調整が
容易になる。

【００２３】図７および図８を参照すると、ｇｃｌｋ_
ｔ（チップ先頭部のｇｃｌｋ）、ｇｃｌｋ_ｂ（チップ
末尾部のｇｃｌｋ）、ｇｃｌｋ_ｒ（チップ右側部のｇ
ｃｌｋ）の間にクロックの時間的ずれが０.１ｎｓしか
生じていないことが分かる。

【００２４】図９に、この発明による他の実施態様の回
路例が図示されている。周波数分周器および周波数逓倍
器には、それぞれ通常の回路を使うことができる。

【００２５】

【発明の効果】この発明は、以上のように、従来のクロ
ック分配では、周波数の変更なしに、遅延またはパルス
幅が変更調整されるのみであったところを、入力クロッ
クの周波数を一旦１／２に落として分配し、それを各レ
ジスタの前端で再び２倍に上げてストローブ信号を作る
ことにより、クロックのスキューを変えることができる
ので、高速動作においてパルス幅をより狭くできること
によりマージンを減らすことができる。

【００２６】また、この発明によれば、入力パッドから
のクロック信号を、チップの中央部からでなく、先頭部
から末尾部、左側部、右側部へと分配することができる
ので、チップの中心部のレイアウト密度の制限を受けな
いで同期型の半導体装置を設計することができる。

【図面の簡単な説明】

【図１】 この発明におけるストローブ信号発生回路の
分周器の部分を示す回路図である。

【図２】 この発明におけるストローブ信号発生回路の
バッファ回路の部分を示す回路図である。

【図３】 この発明におけるストローブ信号発生回路の
周波数逓倍器の部分を示す回路図である。

【図４】 図１および図２の各ノードにおける信号波形
を示すタイムチャートである。

【図５】 図３の各ノードにおける信号波形を示すタイ
ムチャートである。

【図６】 この発明を組み込んだ同期型のスタティック
ＲＡＭのチップ構成を示すブロック図である。

【図７】 チップの各部におけるクロック波形を示すタ
イムチャートである。

【図８】 チップの各部におけるクロック波形を示すタ
イムチャートである。

【図９】 この発明の他の適用例を示す回路図である。

【符号の説明】

１０…反転検出部、２０…選択出力部、３０…制御部、
５０…分周器、６０…周波数逓倍器。

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 入力される原クロック信号が所定方向に
   反転するときこれを検出してクロック反転検出パルスを
   出力するクロック反転検出手段と、上記クロック反転検
   出手段からのクロック反転検出パルスの偶数番目のパル
   スと奇数番目のパルスとをそれぞれ選択して出力する選
   択出力手段と、上記選択出力手段を制御する制御手段を
   備え、上記原クロック信号の周波数を当該入力クロック
   信号の反転タイミングに同期させて分周して分周クロッ
   ク信号を出力する分周手段と、 上記分周手段から出力される分周クロック信号を半導体
   回路の各使用部分へ分配するためのバッファ手段と、 上記バッファ手段から分配された分周クロック信号を受
   けて上記原クロック信号と等しい周波数を有しパルス幅
   が調節された再現クロック信号を出力する周波数逓倍手
   段を具備してなり、 上記分周手段により上記原クロック信号の周波数を分周
   してから半導体回路のある回路部分から他の回路部分へ
   と上記分周クロック信号を分配して、上記分配されて来
   た分周クロック信号を上記周波数逓倍手段により再び周
   波数逓倍して、各回路部分のためのストローブ信号とし
   て使用することを特徴とする同期半導体装置。
2. 【請求項２】 請求項１に記載の同期半導体装置であっ
   て、 上記分周手段は、別途入力されるイネーブル信号により
   イネーブルされることを特徴とする装置。
3. 【請求項３】 請求項１に記載の同期半導体装置であっ
   て、 上記クロック反転検出手段は、上記原クロック信号の立
   上り縁に対応してローレベルを呈するパルスを生成する
   ことを特徴とする装置。
4. 【請求項４】 請求項３に記載の同期半導体装置であっ
   て、 上記クロック反転検出手段は、上記イネーブル信号と上
   記原クロック信号の否定論理和を取る手段と、 上記否定論理和手段の出力を遅延させる遅延手段と、 上記否定論理和手段の出力と上記遅延手段の出力の否定
   論理積を取る手段とを具備してなることを特徴とする装
   置。
5. 【請求項５】 請求項３に記載の同期半導体装置であっ
   て、 上記選択出力手段は、上記原クロック信号の奇数番目の
   立上り縁を検出して上記クロック反転検出パルスの奇数
   番目のパルスのみを通過させて出力する第１パス部と、 上記原クロック信号の偶数番目の立上り縁を検出して上
   記クロック反転検出パルスの偶数番目のパルスのみを通
   過させて出力する第２パス部を有して構成されていこと
   を特徴とする装置。
6. 【請求項６】 請求項５に記載の同期半導体装置であっ
   て、 上記第１パス部と第２パス部は、パスゲートと、上記パ
   スゲートの出力端に接続されたプルアップ素子と、バッ
   ファー素子とを具備していることを特徴とする装置。
7. 【請求項７】 請求項６に記載の同期半導体装置であっ
   て、 上記制御手段は、上記分周クロック信号を遅延させた正
   出力および負出力によりそれぞれ上記第１および第２の
   パス部における上記パスゲートと上記プルアップ素子を
   制御することを特徴とする装置。
8. 【請求項８】 請求項１に記載の同期半導体装置であっ
   て、 上記バッファー手段は、上記分周手段から上記原クロッ
   ク信号の奇数番目の立上り縁を検出したクロック信号に
   応答して、自身の出力端をプルアップするプルアップ素
   子と、 上記分周手段から上記原クロック信号の偶数番目の立上
   り縁を検出したクロック信号に応答して上記出力端をプ
   ルダウンするプルダウン素子と、 上記出力端をラッチするラッチ素子とを具備しているこ
   とを特徴とする装置。
9. 【請求項９】 請求項１に記載の同期半導体装置であっ
   て、 上記逓倍手段は、インバータ、第１遅延素子および第１
   ＮＡＮＤゲートで構成され、上記分周クロックの立下り
   縁を検出する第１検出部と、 第２遅延素子および第２ＮＡＮＤゲートで構成され、上
   記分周クロックの立上り縁を検出する第２検出部と、 上記第１検出部と第２検出部に応答して自身の出力端を
   プルアップする第１および第２のプルアップ素子と、 第３遅延素子により上記出力端信号が遅延された信号に
   応答して上記出力端をプルダウンするプルダウン素子
   と、上記出力端をラッチするラッチ部と、 上記ラッチ部の出力をバッファするバッファ素子を具備
   していることを特徴とする装置。