JP3413423B2 - ストローブ信号生成同期半導体装置 - Google Patents
ストローブ信号生成同期半導体装置Info
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- G11C—STATIC STORES
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- Dram (AREA)
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Description
ィックRAMに使用するストローブクロック信号を生成
するための半導体装置に関するもので、特にアドレスレ
ジスタ、データ入出力レジスタ、コントロールレジスタ
などに使用するストローブクロック信号を生成する半導
体装置に関するものである。
ロック発生器は、内部クロック信号を生成するのに多く
の遅延論理素子を使用して作るのが一般的であり、その
クロック信号をそのままの周波数でチップに入力して、
チップの内部に分配してチップ内の各回路部分を作動さ
せている。そのような場合、クロック信号の経路によっ
て、途中の回路素子の遅延時間がまちまちとなるので、
クロック入力パッドから一旦チップの中央部位にクロッ
クを引いてきて、再びチップの先頭部(top)、末尾
部(bottom)、左側部(left)および右側部(r
ight)へと分配することにより、各クロックの経路
の長さが互いにほぼ等しくなるように工夫しなければな
らなかった。
制御信号が複雑になってくると、チップの中心部(co
re portion)の回路配置密度(layout
density)が高くなって、チップの中央部から
分配しにくくなるという問題がある。そして、クロック
をCPUクロック信号Kに関して個々に調整すると、セ
ットアップ(setup)およびホールド時間(hol
d time)は調整しやすいものの、クロック信号の
スキュー(skew)が異なることにより、高速動作で
はパルス幅が狭くなってマージンが少なくなるという問
題があった。
な従来の問題点を解決すべくなされたもので、パルス幅
を適切に調節することにより、容易にセットアップとホ
ールド時間の調整ができるようにして、大サイズのドラ
イバにおいて消費電流を減らし、高速の動作を達成した
ストローブクロック信号を生成するための装置を提供す
ることを目的としている。
ロック信号を、チップの中央部からでなく、先頭部から
末尾部、左側部、右側部へと分配することにより、中心
部のレイアウト密度の制限を受けないような同期型の半
導体装置を提供することを目的としている。
を解決するために、入力される原クロック信号が所定方
向に反転するときこれを検出してクロック反転検出パル
スを出力するクロック反転検出手段、上記クロック反転
検出手段からのクロック反転検出パルスの偶数番目のパ
ルスと奇数番目のパルスとをそれぞれ選択して出力する
選択出力手段、および上記選択出力手段を制御する制御
手段を備え、上記原クロック信号の周波数を当該入力ク
ロック信号の反転タイミングに同期させて分周して分周
クロック信号を出力する分周手段と、上記分周手段から
出力される分周クロック信号を半導体回路の各使用部分
へ分配するためのバッファ手段と、上記バッファ手段か
ら分配された分周クロック信号を受けて上記原クロック
信号と等しい周波数を有しパルス幅が調節された再現ク
ロック信号を出力する周波数逓倍手段を具備してなり、
上記分周手段により上記原クロック信号の周波数を分周
してから半導体回路のある回路部分から他の回路部分へ
と上記分周クロック信号を分配して、上記分配されて来
た分周クロック信号を上記周波数逓倍手段により再び周
波数逓倍して、各回路部分のためのストローブ信号とし
て使用するように構成したことを特徴とする同期型半導
体装置を提供するものである。
れるクロック信号の周波数を分周器で分周し、分周され
たクロックをチップの各駆動回路部分へ分配し、分配さ
れた分周クロックを受けて再び元のクロック周波数にパ
ルス幅を調節しながら逓倍して、各回路部分用のストロ
ーブ信号として使用する。それにより、同期型の半導体
装置において、各部に供給するストローブクロック信号
のタイミングを正確に合わせることができ、パルス幅を
適切に調節することにより、容易にセットアップとホー
ルド時間の調整ができるようにして、大サイズのドライ
バにおいて消費電流を減らし、高速の動作を達成するこ
とができる。
明の実施の形態について説明する。なお、各図面におい
て、構成部分の共通するものについては、同一の符号を
付すことにより共通性を表すとともに、重複する説明を
省略する。
信号生成同期半導体装置におけるそれぞれ分周器部分お
よびバッファ回路部分の各実施構成例を示す回路図であ
り、図3は、この発明のストローブ信号生成同期半導体
装置における周波数逓倍器の部分の実施例を示す回路図
であり、図4は、図1および図2の各ノード(回路点)
に現れる信号のタイミングを示すタイムチャートであ
り、図5は、図3の各ノードに現れる信号のタイミング
を示すタイムチャートである。
例の分周器(図1)は、図面の左端部分に描かれた入力
チップパッドから入力されるイネーブル信号ZZにより
イネーブルされて、同じく入力チップパッドから入力さ
れるCPUクロックKの反転タイミング(クロックパル
スの立上り縁部または立下り縁部のいずれか、ここでは
例えば低レベルから高レベルへの立上り縁として説明す
る)を検出してクロック反転検出パルスkpulを出力
するクロック反転検出部10と、このクロック反転検出
部10からのクロック反転検出パルスkpulの偶数番
目のパルスおよび奇数番目のパルスを夫々選択して出力
する選択出力部20と、分周されたクロックgclkを
遅延させて上記選的出力部20を制御する制御部30で
構成されている。
部10は、CPUクロックKの立上り縁(rising
edge)でクロック反転検出パルスkpulを生成
するものであり、入力パッドからのイネーブル信号ZZ
とCPUクロックKをNORを取るNORゲート11
と、NORゲートの出力を遅延させる遅延回路12とク
ロック入力Kと遅延回路12の出力のNANDを取るN
ANDゲート13とで構成されている。
0からのクロック反転検出パルスkpulの偶数番目の
パルスと奇数番めのパルスをそれぞれ別々に選択して出
力するもので、クロックKの奇数番目の立上り縁を検出
したクロック反転検出パルスkpulの奇数番目のパル
スのみを通過させて出力gclk_pgを出力する第1
パス部と、クロックKの偶数番目の立上り縁を検出した
クロック反転検出パルスkpulの偶数番目のパルスの
みを通過させて出力gclk_ngを出力する第2パス
部を有して構成されている。第1パス部および第2パス
部は、それぞれパスゲートG11およびG12と、それ
ぞれのパスゲートの出力端に接続されたプルアップ素子
P11およびP22と、それぞれのプルアップ素子に接
続されたバッファ素子I11およびI12を含んで構成
されている。
clk(この信号は、以下のバッファ回路部分の説明で
詳しく説明する)を多段の遅延回路により遅延させた正
相出力gk_dlyおよび負相出力gk_dly#によ
り、選択出力部のそれぞれパスゲートG11およびG1
2と、プルアップ素子P11およびP22を制御する。
回路の部分(図2)は、最終的に分周されたクロック信
号gclkを生成するもので、図1に示した分周器から
クロックKの奇数番目の立上り縁を検出したクロック信
号gclk_pgに応答して自身の出力端をプルアップ
するプルアップ素子P33と、分周器からクロックKの
偶数番目の立上り縁を検出したクロック信号gclk_
ngに応答して自身の出力端をプルダウンするプルダウ
ン素子N33と、自身の出力端をラッチするラッチ素子
I33を有して構成されている。これにより、クロック
信号gclk_pgとクロック信号gclk_ngの各
タイミングで立ち上がったり立ち下がったりする信号g
clkが得られ、これは最初のクロック信号を1/2分
周した信号である。
周波数逓倍器を示す回路図であり、図面ではチップの先
頭部、末尾部そして左側部および右側部にそれぞれ分配
された信号が最終的に周波数逓倍(ここでは2倍に倍
周)されて出力されるものを示している。ここで、3個
のブロックに分けた各周波数逓倍器は、各同一の構成を
持つものであるから、その内の一つについて説明をす
る。図3の各ノードに現れる信号のタイミングを図5に
示す。
周波数逓倍器は、インバータ、遅延回路およびNAND
ゲートを含んで構成されており、インバータと遅延回路
とNANDゲートを含んでなり1/2分周されたクロッ
クgclkの立下り縁を検出する第1検出部201と、
遅延回路とNANDゲート含んでなり分周されたクロッ
クgclkの立上り縁を検出する第2検出部202と、
上記第1検出部と第2検出部に応答して自身の出力端を
プルアップさせる第1および第2のプルアップ素子P1
0およびP01と、自身の出力信号を遅延素子205に
より遅延させた信号に応答してその出力をプルダウンす
るプルダウン素子N0と、上記出力信号電位をラッチす
るラッチ部203と、上記ラッチ部の出力をバッファす
るバッファ素子204で構成されている。
ク信号生成装置の動作を、図4と図5のタイムチャート
を参照して説明する。まず、分周回路部分(図1)にク
ロックKが印加されて遅延回路12を経てNANDが取
られることにより、クロックKの立上り縁でローの状態
になる信号kpulが形成される。そして、パスゲート
G11、G12を通過すると、上記パスゲートG11の
出力側と連結されているPMOSトランジスタP11の
ドレイン端子、すなわち、ノードNN11ではクロック
Kの奇数番目の立上り縁が検出されたものだけが現れる
ことになり、パスゲートG22の出力側と連結されてい
るPMOSトランジスタP22のドレイン端子、すなわ
ち、ノードNN22ではクロックKの偶数番目の立上り
縁が検出されたものだけが現れるになり、それぞれ信号
波形gclk_pgおよびgclk_ngを出力する。
もちろん、ここで駆動するインバータI11およびI2
2の寸法は、波形の直線性を維持できる程度に十分大き
くなければならない。
部を使用してCPUクロックKの立上り縁と正確に同期
して、周期がクロックKの2倍(周波数は1/2)であ
る出力クロック信号gclkをフィードバックさせて、
それぞれ入力クロックKの偶数番目の立上り縁と奇数番
目の立上り縁で動作するようにして、クロックバッファ
とその前端までを駆動するデバイスのターンオン時間と
スイッチングの回数を減らして、サイズの大きいデバイ
スでも消費する電流を減らすことができて、高速の動作
をさせることができるようになる。
信号gclk_pgがクロックKの奇数番目の立上り縁
でローに転換されるときPMOSトランジスタP33が
ターンオンしてプルアップされるので、gclkはハイ
になる。また、信号gclk_ngがクロックKの偶数
番目の立上り縁でハイになるとき、NMOSトランジス
タN33がターンオンしてプルダウンされるので、gc
lkはローになる。したがって、上記信号gclk_p
gとgclk_ngがそれぞれハイとローであるとき、
上記PMOSトランジスタP33とNMOSトランジス
タN33はフローティング(floating)される
が、上記gclkのローディングキャパシタンス(lo
ading cap)が10pF以上であって、ラッチ
部I33によりラッチされているので、信号レベルはそ
のまま維持される。すなわち、上記クロック反転検出部
10の出力信号kpulがgclkの立上り縁と立下り
縁でローになるので、上記gclkをそのローレベルの
パルス幅ぐらい遅延させて上記パスゲートG11、G1
2を交代にターンオンさせて、信号gclk_pgとg
clk_ngの波形がを得られる。以上のようにして、
信号gclk_pgおよびgclk_ngが、バッファ
回路部分に伝送されて、前者のところで立ち上がり、後
者のところで立ち下がる信号を作り、分周されたクロッ
クgclkが得られる訳である。
ドNN01とNN10は、それぞれ1/2分周された信
号gclkの立下り縁と立上り縁のときローになり、二
つのPMOSトランジスタP10、P01をターンオン
させる。このとき、PMOSトランジスタP10、P0
1の共通ドレイン端子のノードNN44とck_pul
はハイになるが、ノードNN44のハイ状態が遅延され
ながらフィードバックされてNMOSとらN0をターン
オンさせることになる。それにより、プルダウン状態が
発生して、ck_pulはハイからローに移る。よっ
て、ck_pulの正レベルのパルス幅は、遅延素子2
05により決定されることになり、上記遅延素子I22
での遅延時間に比例してck_pulのパルス幅が長く
なる。結局、周波数逓倍器の部分は、分配された信号g
clkを受けて、周波数はクロックKと等しく、パルス
幅は上記分クロックKの立上り縁に基づいて比較的細い
クロックを作る。
ロック信号生成装置を適用した同期型のSRAMチップ
のブロック図であり、図7および8に、クロックKを基
準として、チップの先頭部、末尾部、左側部、右側部に
おけるgclkの波形図が図示されている。
ドに入力されるクロックKを、前述した図1と図2のよ
うな分周器とバッファを使用して周波数を分周(この場
合、1/2)した後、チップの先頭部位でチップの左側
部、右側部と末尾部に分周されたクロックを分配して、
この分配されてきた分周された信号dclkをアドレス
レジスタ、データ入出力レジスタ、コントロールレジス
タなどの入力ストローブ信号として使用するために、図
3のような周波数逓倍器を使用して再び周波数を逓倍
(この場合、2倍)するものである。このように周波数
逓倍器を使用することにより、クロック発生器から発生
された入力クロックKの周波数を1/2に落とした出力
クロックのgclkをチップの先頭部位、左側部、右側
部、末尾部まで分配して、これらがまとまって閉ループ
を形成することにより、gclkの均一性を向上するこ
とができる。また、各レジスタのストローブ信号を作る
ためにgclkを再び周波数分割するとき、レジスタ入
力ストローブを作ることになるが、パルス幅を適切に調
整することができるから、入力クロックについてのスト
ローブ信号のセットアップおよびホールド時間の調整が
容易になる。
t(チップ先頭部のgclk)、gclk_b(チップ
末尾部のgclk)、gclk_r(チップ右側部のg
clk)の間にクロックの時間的ずれが0.1nsしか
生じていないことが分かる。
路例が図示されている。周波数分周器および周波数逓倍
器には、それぞれ通常の回路を使うことができる。
ック分配では、周波数の変更なしに、遅延またはパルス
幅が変更調整されるのみであったところを、入力クロッ
クの周波数を一旦1/2に落として分配し、それを各レ
ジスタの前端で再び2倍に上げてストローブ信号を作る
ことにより、クロックのスキューを変えることができる
ので、高速動作においてパルス幅をより狭くできること
によりマージンを減らすことができる。
のクロック信号を、チップの中央部からでなく、先頭部
から末尾部、左側部、右側部へと分配することができる
ので、チップの中心部のレイアウト密度の制限を受けな
いで同期型の半導体装置を設計することができる。
分周器の部分を示す回路図である。
バッファ回路の部分を示す回路図である。
周波数逓倍器の部分を示す回路図である。
を示すタイムチャートである。
ムチャートである。
RAMのチップ構成を示すブロック図である。
イムチャートである。
イムチャートである。
50…分周器、60…周波数逓倍器。
Claims (9)
- 【請求項1】 入力される原クロック信号が所定方向に
反転するときこれを検出してクロック反転検出パルスを
出力するクロック反転検出手段と、上記クロック反転検
出手段からのクロック反転検出パルスの偶数番目のパル
スと奇数番目のパルスとをそれぞれ選択して出力する選
択出力手段と、上記選択出力手段を制御する制御手段を
備え、上記原クロック信号の周波数を当該入力クロック
信号の反転タイミングに同期させて分周して分周クロッ
ク信号を出力する分周手段と、 上記分周手段から出力される分周クロック信号を半導体
回路の各使用部分へ分配するためのバッファ手段と、 上記バッファ手段から分配された分周クロック信号を受
けて上記原クロック信号と等しい周波数を有しパルス幅
が調節された再現クロック信号を出力する周波数逓倍手
段を具備してなり、 上記分周手段により上記原クロック信号の周波数を分周
してから半導体回路のある回路部分から他の回路部分へ
と上記分周クロック信号を分配して、上記分配されて来
た分周クロック信号を上記周波数逓倍手段により再び周
波数逓倍して、各回路部分のためのストローブ信号とし
て使用することを特徴とする同期半導体装置。 - 【請求項2】 請求項1に記載の同期半導体装置であっ
て、 上記分周手段は、別途入力されるイネーブル信号により
イネーブルされることを特徴とする装置。 - 【請求項3】 請求項1に記載の同期半導体装置であっ
て、 上記クロック反転検出手段は、上記原クロック信号の立
上り縁に対応してローレベルを呈するパルスを生成する
ことを特徴とする装置。 - 【請求項4】 請求項3に記載の同期半導体装置であっ
て、 上記クロック反転検出手段は、上記イネーブル信号と上
記原クロック信号の否定論理和を取る手段と、 上記否定論理和手段の出力を遅延させる遅延手段と、 上記否定論理和手段の出力と上記遅延手段の出力の否定
論理積を取る手段とを具備してなることを特徴とする装
置。 - 【請求項5】 請求項3に記載の同期半導体装置であっ
て、 上記選択出力手段は、上記原クロック信号の奇数番目の
立上り縁を検出して上記クロック反転検出パルスの奇数
番目のパルスのみを通過させて出力する第1パス部と、 上記原クロック信号の偶数番目の立上り縁を検出して上
記クロック反転検出パルスの偶数番目のパルスのみを通
過させて出力する第2パス部を有して構成されていこと
を特徴とする装置。 - 【請求項6】 請求項5に記載の同期半導体装置であっ
て、 上記第1パス部と第2パス部は、パスゲートと、上記パ
スゲートの出力端に接続されたプルアップ素子と、バッ
ファー素子とを具備していることを特徴とする装置。 - 【請求項7】 請求項6に記載の同期半導体装置であっ
て、 上記制御手段は、上記分周クロック信号を遅延させた正
出力および負出力によりそれぞれ上記第1および第2の
パス部における上記パスゲートと上記プルアップ素子を
制御することを特徴とする装置。 - 【請求項8】 請求項1に記載の同期半導体装置であっ
て、 上記バッファー手段は、上記分周手段から上記原クロッ
ク信号の奇数番目の立上り縁を検出したクロック信号に
応答して、自身の出力端をプルアップするプルアップ素
子と、 上記分周手段から上記原クロック信号の偶数番目の立上
り縁を検出したクロック信号に応答して上記出力端をプ
ルダウンするプルダウン素子と、 上記出力端をラッチするラッチ素子とを具備しているこ
とを特徴とする装置。 - 【請求項9】 請求項1に記載の同期半導体装置であっ
て、 上記逓倍手段は、インバータ、第1遅延素子および第1
NANDゲートで構成され、上記分周クロックの立下り
縁を検出する第1検出部と、 第2遅延素子および第2NANDゲートで構成され、上
記分周クロックの立上り縁を検出する第2検出部と、 上記第1検出部と第2検出部に応答して自身の出力端を
プルアップする第1および第2のプルアップ素子と、 第3遅延素子により上記出力端信号が遅延された信号に
応答して上記出力端をプルダウンするプルダウン素子
と、上記出力端をラッチするラッチ部と、 上記ラッチ部の出力をバッファするバッファ素子を具備
していることを特徴とする装置。
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