JP5238727B2 - マルチポート・メモリ・デバイスの漸進的な電力制御 - Google Patents

Description

コンピュータ又はコンピュータの部品が互いに通信するための通信リンクは、シリアル方式又はパラレル方式のどちらでもよい。パラレル・リンクは、いくつかのデータ・ストリーム（おそらく、バイト・ストリームの特定のビットを表す）を多数のチャネル（ワイヤ、プリント回路トラック、光ファイバ等）に沿って送信し、一方、シリアル・リンクは、単一のデータ・ストリームを２本のワイヤのみで送信する（正の信号及び相補信号）。一見すると、シリアル・リンクは、クロック・チックごとに少ないデータしか送信することができないので、パラレル方式のものよりも劣っているように見える。しかしながら、多くの場合、シリアル・リンクは、パラレル・リンクよりもかなり速くクロック制御することができ、より高速のデータ速度を実現することができる。いくつもの要因が、シリアル・リンクをより高速でクロック制御することを可能にする。第１に、異なるチャネル間のクロック・スキューは、問題ではない（クロック制御されないシリアル・リンクに関して）。第２に、シリアル接続は、より少ない相互接続ケーブル（例えば、ワイヤ／ファイバ）しか必要とせず、従って、少ないスペースしかとらず、チャネルをその周囲からより良く分離するのを可能にする。最後に、近接している導体があまりないので、クロストークは、あまり問題にならない。多くの場合、シリアル・リンクは、実装するのにそれほど費用がかからないのでより良い選択肢である。多くの集積回路（ＩＣ）は、パラレル方式のものではなく、シリアル・インターフェースを有し、それらはピンがより少なく、よって、より経済的である。

これらの利点にもかかわらず、シリアル・リンクは、パラレル・リンクよりも多くの電力を使う傾向がある。特に、データを送受信するとき、シリアル・リンクは、状態を非常に急速に変化させる（トグリングと呼ばれる）。状態変化ごとに少量の電力が消費され、その結果、時間の経つにつれて結局大きな電力消費になる。シリアル・リンクはまた、一般に、終端抵抗器及びバイアス抵抗器によって各端部で終端される。終端抵抗器がない場合、高速のドライバのエッジの反射が、多数のデータ・エッジを発生させ、そのことがデータの破損をもたらすことがある。終端抵抗器はまた、低インピーダンスのために電気雑音感度を低減させる。バイアス抵抗器は、ラインが駆動されていないとき、ラインに個別にバイアスをかける。バイアス抵抗器がない場合、データが送信されないときに、信号はゼロに下がる（電気雑音感度が最大である場合）。従って、終端抵抗器及びバイアス抵抗器の両方が必要であるが、付加的な抵抗は、リンクを活動状態に保持するために、リンクに一定量の電力を消費させる。

消費者は、電子デバイスにますます速い速度を求めるが、デバイスの速度が高速になるにつれて、デバイスはより多くの電力を消費する。これは、特に、オンボード・バッテリを通して使用可能な電力が制限されている移動体装置にとって問題である。最大の利益を提供するためには、これらのデバイスは、依然として高度な機能を消費者に提供しながら、長いバッテリ寿命を有する必要がある。電力低減の以前の試みは、デバイスが使用されていないとき、デバイスをパワーダウンするか又はデバイスを低電力状態に置き、その後、デバイスの使用者が機能を実行したいときに、デバイスを全出力に迅速に戻すように試みるものであった。しかしながら、この技術は、デバイスが頻繁に使用される際には有効でなく、依然として著しい電力を消費し得る。

米国特許出願第１０／０４５２９７号明細書

シリアル・メモリ・デバイスの電力消費を漸進的に低減させるための方法及びシステム（「電力制御システム」）が提供される。マルチポート・シリアル・メモリ・デバイスは、引用によりここに組み込まれる、「ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ ＡＲＣＨＩＴＥＣＴＵＲＥ ＦＯＲ ＭＥＭＯＲＹ―ＢＡＳＥＤ ＤＥＶＩＣＥＳ」という名称の特許文献１（代理人整理番号第５４９７２．８８１２．ＵＳ００）において説明される。電力制御システムは、マルチポート・シリアル・メモリのポートを、ポートごとにイネーブル又はディスエーブルにすることができるように構成する。ポート上でデータが送受信されていないとき、一連のステップを行い、ポートの一部の電力を漸進的に低下させ、ポートを低電力状態に入らせる。特定のポートをディスエーブルにし、ポートを低電力状態に置くことにより、シリアル・ポート・メモリ全体の電力消費が、かなり低減される。各ポートは、デバイスにアクセスする異なるホストに接続することができる。ポートを個別にシャットダウンすることができるので、ホストは、他のポートが低電力状態にある間、依然としてシリアル・メモリにアクセスし、いくつかのポートを用いて特定の機能を実行することができる。このように、電力制御システムは、依然として特定のアクセスしているホストのためにデバイスの機能を利用できるようにしながら、デバイスの電力消費を漸進的に低減させる。

いくつかの実施形態において、電力制御システムは、シャットオフ基準（例えば、ポートのアクティビティ）に基づいて、ポートが使用中でないことを検出する。例えば、ポートが送受信をしていない場合、電力制御システムは、ポートをシャットダウンすることになる。電力制御システムは、データがポートによって最後に受信された時間に基づいてタイムアウトの満了を待ち、ポートがアクティブでないことを判断することができる。電力制御システムはまた、新しいデータがある期間送信されないことを示すコマンドをホストから受信することができ、電力制御システムは、そのコマンドに応答してポートをシャットダウンすることができる。

いくつかの実施形態において、電力制御システムは、シャットダウンされたポートについてのポート・クロック信号及び電力を除去する。ポート・クロックは、迅速に切り換わり、ポートが使用中でないときに、必要でない電力を消費する。ポート・クロック及びポートへの電力を除去することにより、電力制御システムは、電力消費をさらに低減させる。ポートが再び必要とされるときには、電力及びクロック信号を再び適用して、ポートを動作状態に戻すことができる。例えば、電源が切られているとき、電力制御システムは、ホストがポートを再び必要としていることを示すライン上の信号状態の変化を検出することができる。信号状態の変化を検出すると、電力制御システムは、ポートへの電源を切るために行ったステップを逆にすることによって、再びポートの電源を入れる。

いくつかの実施形態において、全てのポートがシャットダウンされた場合、電力制御システムは、クロック生成器及びＰＬＬを含むコア電力を低下させ、電力消費をさらに低減させる。コア電力は、ポートの各々、並びに共通のサポート回路に給電する。コア電力を除去することによって、電力制御システムは、さらなる節電を実現する。クロック生成器及びＰＬＬは、多くの場合、回路が必要とする著しい電力量を消費する可能性があるので、クロック生成器及びＰＬＬのシャットダウンは、かなりの節電をもたらし得る。

いくつかの実施形態において、電力制御システムは、ポートの終端部を除去することによって、ポートをシャットダウンする。ポートは、共通モードに置かれるので、正の信号及び相補信号の電圧は同じである。終端部を除去することによって、消費される電力が低減される。さらに、ポートがシャットダウンされるとき、ホストもメモリ・デバイスも送信を行わないので、ホスト及びメモリ・デバイスの両方が節電する。

シリアル・ポート・メモリ・デバイス内の電力制御システムのコンポーネントを示す回路図である。 シリアル・ポート・メモリ・デバイスの単一ポートの状態を示す状態機械である。 シリアル・ポート・メモリ・デバイスの単一ポートに取り付けられたホストの状態を示す状態機械である。 シリアル・ポート・メモリ・デバイスの各バンクが利用できるパワーダウン・モードを示す状態図である。 ポートに取り付けられたシリアル・リンクの終端部を示す回路図である。

図１は、一実施形態における電力制御システム及びシリアル・メモリ・デバイスのコンポーネントを示す回路図である。シリアル・メモリ・デバイスは、位相ロック・ループ（ＰＬＬ）１０５と、多数のメモリ・バンク１１０及び１１５と、４つのポート１２０、１２５、１３０及び１３５と、各ポートについてのクロック・ライン１４０と、各ポートについての電力ライン１５５とを含む。多数のメモリ・バンク１１０及び１１５は、４つのシリアル・ポート１２０、１２５、１３０及び１３５に結合され、これにより、メモリ・バンクが、ポートに接続される１つ又はそれ以上のホスト・デバイスによりアクセス可能にされる。図１において、メモリ・デバイスは、４つのバンクのグループが２つで８つのバンク及び４つのポートのみを有するものとして示されているが、メモリ・デバイスは、いずれの数のバンク及びポートを有することもできる。バンク及びポートの数は、典型的には、アクセスするホストの数、及びメモリ・デバイスが用いられる特定の用途によって決定される。電力制御システムは、各ポートについてのアクティビティ検出ライン１４５、クロック・スイッチ１７０、及び電源スイッチ１７５、並びに電力制御論理１６０及びコア電力制御モジュール１６５を含む。各ポートについてのアクティビティ検出ライン１４５は、クロック・スイッチ１７０、電源スイッチ１７５、及び電力制御論理１６０に結合される。いくつかの実施形態においては、電力制御論理は、ポートの各々からのアクティビティ検出ライン上で論理ＡＮＤ演算を実行する。電力制御論理１６０からの出力部は、電力制御モジュール１６５に結合される。図１は、特定のスイッチ構成及び電力制御論理を示すが、他の構成及び構造が、類似した機能を実行して同じ結果を達成できることが理解されるであろう。例えば、電力制御論理は、ハードウェア内ではなくソフトウェア内に実装することができ、電源スイッチ及びクロック・スイッチをトリガするために用いられる制御信号を中央コントローラから受信することができる。別の例として、電力制御論理は、メモリ・デバイス内に含まれるポートの数に応じてより、より複雑なものになることもある。

シリアル・メモリ・デバイスの電力消費を最小限にするために、電力制御システムによって、様々な省電力技術が実施される。アクティビティ検出ライン１４５は、メモリ・デバイスの各ポートに結合され、ポートがアクティブであるとき及びポートが非アクティブであるときを示す信号を搬送する。種々の省電力モードをトリガするために、アクティビティ検出ライン上の信号が用いられる。例えば、アクティビティ検出ライン上の信号が、ポートが非アクティブであることを示すとき、電力ライン１５５上の電力は、電源スイッチ１７５のスイッチを切ることにより、ポートから切断される。ポートから電力を除去することにより、メモリ・デバイスの電力消費が低減される。別の例として、ポートが非アクティブであるとき、クロック・ライン１４０上のクロック信号は、クロック・スイッチ１７０のスイッチを切ることによって、そのポートについてディスエーブルにされる。ポートについてのクロックをシャットダウンすることにより、トグリング及び関連した電力消費が低減される。さらに別の例として、電力制御論理１６０が、アクティビティ検出ライン上の信号から、デバイスのポートの全てが非アクティブであることを検出した場合、電力制御論理は、コア電力制御モジュール１６５に信号を送る。全てのポートが非アクティブであるという信号を受信すると、コア電力制御モジュールは、ＰＬＬ１０５へのコア・クロック（図示せず）及び電力をシャットダウンすることによって、電力消費をさらに低減させる。各ポートへのクロック信号及び電力を除去すること、又は、ＰＬＬへのコア・クロック及び電力をシャットダウンすることは、ポートが非アクティブであることが検出された直後又はタイムアウト期間の満了後に行うことができる。タイムアウト期間の長さは、メモリ・デバイスが用いられている用途等に基づいて、各ポートについて、全てのポートについて変わり得る。

図２は、シリアル・ポート・メモリ・デバイスの単一のポートの状態を示す状態機械である。ポートが最初に起動されるとき、ポートは、システム・リセット状態２０５にある。ポートは、次に、リンク・リセット状態２１０に移る。ポート上でデータ信号が受信されない限り、ポートはこの状態のままである。リンク・リセット状態２１０においては、ポートは駆動されず、終端のために、正のライン及び相補ラインの電圧は同じである。電力を最小限にするために、上述のように、ポートへのクロック及び電力を除去することもできる。ポート上で信号が受信されると、ポートは、フレーム検索状態２１５に移る。信号が受信されたときにポートへの電力及び/又はクロックがオフである場合は、電力及び/又はクロックはオンに戻される。フレーム検索状態２１５において、ポートは駆動され、正のライン及び相補ラインは、相補信号を搬送する。ポートは、ホストからのＳＹＮＣメッセージを待ち、ＳＹＮＣ２メッセージをホストに送信する。ポートが信号の受信を停止した場合、ポートは、リンク・リセット状態２１０に戻る。ＳＹＮＣメッセージがホストから検出された場合、ポートは、動作モード状態２２０に移る。動作モード状態２２０においては、ホストからデータが送られ、受信される。ポートがデータの受信を停止した場合、ポートの電源を切り、リンク・リセット状態２１０に戻ることができる。送信中に何らかのエラーが検出された場合、ポートは、ホストと再同期するために、フレーム検索状態２１５に戻る。

図３は、シリアル・ポート・メモリ・デバイスの単一のポートに取り付けられたホストの状態を示す状態機械である。ホストが最初に起動されたとき、ホストは、システム・リセット状態３０５である。ホストは、次に、リンク・リセット状態３１０に移る。何も送られない限り、ホストはこの状態のままである。リンク・リセット状態３１０において、リンクは終端されず、正のライン及び相補ラインの電圧は同じである（即ち、ラインはスケルチ・モードにある）。ホストが付加的なデータを送りたいと望むとき、ホストは、フレーム検索状態３１５に移る。フレーム検索状態３１５において、リンクは終端され、正のライン及び相補ラインは、相補信号を搬送する。ホストは、ポートからのＳＹＮＣ２メッセージを待ち、ポートにＳＹＮＣメッセージを送信する。ホストが、（例えば、タイムアウトの満了又はエラー・パリティによって）リンクをディスエーブルにするように決定した場合、ホストは、リンク・リセット状態３１０に戻る。ＳＹＮＣメッセージがポートから検出された場合、ホストは動作モード状態３２０に移り、さもなければ、ＳＹＮＣ２メッセージが受信された場合、ホストは、ポートからのＳＹＮＣメッセージを待つ。動作モード状態３２０においては、データは、ポートに送られ、受信される。どの時点でも、ポートがディスエーブルにされたことをホストが検出した場合、リンクの電源を切ることができ、ホストは、リンク・リセット状態３１０に戻る。送信中に何らかのエラーが検出された場合、ホストもまた、ポートと再同期するために、リンク・リセット状態３１０に戻る。

いくつかの実施形態において、シリアル・ポート・メモリは、付加的な省電力モードをバンク・レベルで実施することができる。例えば、内部にデータがない状態のバンクをリフレッシュする必要はない。バンクをリフレッシュするには電力を消費するので、バンクのリフレッシュを回避することにより、節電される。いくつかの実施形態において、シリアル・ポート・メモリは、以下のように説明される４つのパワーダウン・モードを有する。
●自己リフレッシュ（Ｓｅｌｆ−ｒｅｆｒｅｓｈ）−自己リフレッシュ・モードに入るためには、全てのポートは、電力制御システムによって、どのバンクもアクティブではない状態でアイドル状態に設定される。ＰＬＬ１０５は停止され、外部基準クロック（図示せず）を停止することができる。全ての他のクロックは、節電のためにゲートオフされる。同様に節電のために、全ての周辺回路がディスエーブルにされる。全てのバンクは、このモードに入る前にプリチャージされる。コアは、それぞれのリフレッシュ・タイミングを提供するので、このモードを無限に持続することができる。基準クロックは、このモードを終了する前に安定しているべきである。リンクは、このモードを終了した後にリトレインされる。
●プリチャージ・パワーダウン（Ｐｒｅｃｈａｒｇｅ Ｐｏｗｅｒ Ｄｏｗｎ）−プリチャージ・パワーダウン・モードに入るためには、全てのポートは、電力制御システムによって、どのバンクもアクティブではない状態でアイドル状態に設定される。ＰＬＬ１０５は停止され、基準クロック（図示せず）を停止することができる。全ての他のクロックは、節電のためにゲートオフされる。同様に節電のために、全ての周辺回路がディスエーブルにされる。全てのバンクは、このモードに入る前にプリチャージされる。他の動作が実行されないので、このモードは、次のリフレッシュ・サイクルの前に終了するべきである。基準クロックは、このモードを終了する前に安定しているべきである。リンクは、このモードを終了した後にリトレインされる。
●アクティブ・パワーダウン（Ａｃｔｉｖｅ Ｐｏｗｅｒ Ｄｏｗｎ）−アクティブ・パワーダウン・モードに入るためには、全てのポートは、電力制御システムによって、いくつかのバンクがアクティブである状態でアイドル状態に設定される。ＰＬＬ１０５は動作し続け、基準クロックは安定したままである。全ての周辺回路は、節電のためにディスエーブルにされる。他の動作が実行されないので、このモードは、次のリフレッシュ・サイクルの前に終了するべきである。リンクは、このモードを終了した後にリトレインされる。
●アイドル（Ｉｄｌｅ）−リンクがアイドル状態に入ると、そのリンクは電力の使用をやめる。リンクは、このリンクが元に戻されたときにリトレインされる。

図４は、いくつかの実施形態における各バンクが利用できるパワーダウン・モードを示す状態図である。バンクは、最初にパワーオン状態４０５にある。バンクは、次に、全てのＭＲＳを設定する状態（全ＭＲＳ設定状態）４１０に移る。全ＭＲＳ設定状態４１０において、各コンポーネントにリセット表示が送られる。バンクは、次に、全てをプリチャージする状態（全プリチャージ状態）４１５に移る。全プリチャージ状態４１５において、バンクを構成するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が、プリチャージされる。バンクは、次に、アイドル状態４２０に移る。いずれかのリンクがアクティブである場合、バンクは、上述された自己リフレッシュ状態４２５に移る。全てのリンクが非アクティブである場合、バンクは、同じく上述されたプリチャージ・パワーダウン状態４３０に移る。アイドル状態にある間にリフレッシュ・メッセージ（ＲＥＦ）を受信する場合、バンクは、アイドル状態から自動リフレッシュ状態４３５及びプリチャージ状態４７０に移る。アイドル状態にある間に起動メッセージ（ＡＣＴ）を受信する場合、バンクは、アイドル状態４２０からアクティブ状態４４０に移る。アクティブ状態４４０から、全てのリンクがダウンした場合、バンクは、上述のアクティブ・パワーダウン状態４４５に移る。アクティブ状態４４０から、読み取り及び書き込みが処理される。読み取りが受信されると、バンクは、読み取り状態４５５、及び/又は読み取り自動プリチャージ状態４６５に移る。書き込みが受信されると、バンクは、書き込み状態４５０、及び/又は書き込み自動プリチャージ状態４６０に移る。読み取り又は書き込みが完了すると、バンクは、プリチャージ状態４７０に移り、その後、アイドル状態４２０に戻る。バンクは、電力が除去されるまでこのサイクルを続ける。

図５は、シリアル・リンクの終端部を示す回路図である。リンクのホスト側は、終端検出器５０５、差動ドライバ５１０、ビーコン・ドライバ５１５、及び終端回路５２０を含む。終端検出器５０５は、終端部が、事実上リンクのメモリ側上にあるときを検出する。差動ドライバ５１０は、シリアル・リンクの正のライン及び相補ライン上で差分信号を駆動させる。ビーコン・ドライバ５１５は、データが送信されようとしているリンクのメモリ側に信号を送るので、リンクのメモリ側は、終端回路５６０に係合することができる。シリアル・リンクのメモリ側は、差動サンプラ５５０、ビーコン検出器５５５、及び終端回路５６０を含む。差動サンプラ５５０は、シリアル・リンク上の差動電圧信号を検出する。ビーコン検出器５５５は、ビーコン・ドライバ５１５によって送られたビーコン信号を検出する。終端回路５６０は、リンクがアクティブであるときにリンクを終端させる。終端抵抗器は、リンクが非アクティブであるときはオフにすることができ、リンクがアクティブであるときにはオンにすることができる。

電力制御システムは、メモリ・デバイス、又はシリアル・メモリを用いる他の環境のような様々な環境において用いることができる。電力制御システムは、携帯電話、デジタルカメラ、及びバッテリの寿命及び電力消費が重要な問題である他のデバイスのような、低電力用途に特に適用可能である。

前述のことから、電力制御システムの特定の実施形態が、例証目的のために本明細書で説明されたが、本発明の精神及び範囲から逸脱することなく、種々の変更を行い得ることが認識されるであろう。従って、本発明は、添付の特許請求の範囲による場合を除いて限定されない。

１０５：位相ロック・ループ（ＰＬＬ）
１１０、１１５：メモリ・バンク
１２０、１２５、１３０、１３５：ポート
１４０：クロック・ライン
１４５：アクティビティ検出ライン
１５５：電力ライン
１６０：電力制御論理
１６５：コア電力制御モジュール
１７０：クロック・スイッチ
１７５：電源スイッチ

Claims (27)

1. 複数のシリアル・ポートを有するマルチポート・メモリ・デバイスにおける電力消費を低減する方法であって、
   メモリ・デバイス内の複数のシリアル・ポート上でのデータの送受信を監視し、
   前記監視される複数のシリアル・ポートの各々に関して、シリアル・ポートにおいてシャットオフ基準が満たされるときを検出し、
   前記シリアル・ポートにおいて前記シャットオフ基準が満たされたとき、前記メモリ・デバイスの前記複数の他のシリアル・ポートの動作に影響を及ぼすことなく、前記シリアル・ポートをパワーダウンする、
   ステップを含むことを特徴とする方法。
2. 前記シリアル・ポートをパワーダウンするステップは、前記ポートから終端部を除去するステップを含むことを特徴とする、請求項１に記載の方法。
3. 前記シリアル・ポートをパワーダウンするステップは、前記ポートからクロック信号を除去するステップを含むことを特徴とする、請求項１に記載の方法。
4. 前記シリアル・ポートをパワーダウンするステップは、前記ポートから電力を除去するステップを含むことを特徴とする、請求項１に記載の方法。
5. 前記シリアル・ポートの電源を切ったという指示をコア電力コントローラに提供するステップをさらに含むことを特徴とする、請求項１に記載の方法。
6. 電源が切られたシリアル・ポートへの送信を検出したとき、前記送信を受信するために、前記シリアル・ポートの電源を入れるステップをさらに含むことを特徴とする、請求項１に記載の方法。
7. シリアル・ポートに印加された差動電圧を検出し、前記差動電圧を検出したとき、前記シリアル・ポートの電源を入れるステップをさらに含むことを特徴とする、請求項１に記載の方法。
8. データの送受信が所定期間、前記メモリ・デバイスの前記複数のシリアル・ポートの全てに関して停止されたときを検出するステップをさらに含むことを特徴とする、請求項１に記載の方法。
9. データの送受信が、前記所定期間、前記メモリ・デバイスの前記複数のシリアル・ポートの全てに関して停止されたとき、前記メモリ・デバイスへのコア電力のスイッチを切るステップをさらに含むことを特徴とする、請求項８に記載の方法。
10. データの送受信が、前記所定期間、前記メモリ・デバイスの前記複数のシリアル・ポートの全てに関して停止されたとき、前記メモリ・デバイスへのクロック生成器のスイッチを切るステップをさらに含むことを特徴とする、請求項８に記載の方法。
11. 前記複数のシリアル・ポートは、それぞれ異なるホストに接続されることを特徴とする、請求項１に記載の方法。
12. 前記メモリ・デバイスの前記複数のシリアル・ポートの各々を動作させるためのクロックは、位相ロック・ループによって提供されることを特徴とする、請求項１に記載の方法。
13. 前記複数のポートの各々は、前記メモリ・デバイスの複数のメモリ・バンクのうちの１つに結合できることを特徴とする、請求項１に記載の方法。
14. 前記シャットオフ基準は、タイムアウトの満了であることを特徴とする、請求項１に記載の方法。
15. 前記タイムアウトは、最後のデータ・パケットが受信されてからの時間に基づくことを特徴とする、請求項１４に記載の方法。
16. 複数のシリアル・ポートを有するマルチポート・メモリ・デバイスにおける電力消費を低減する方法であって、複数のシリアル・ポートの各々に関して、シリアル・ポートにおいてシャットオフ基準が満たされるときを検出し、前記シリアル・ポートにおいて前記シャットオフ基準が満たされたとき、前記メモリ・デバイスの前記複数の他のシリアル・ポートの動作に影響を及ぼすことなく、前記シリアル・ポートをパワーダウンする、ステップを含み、前記シャットオフ基準は新しいデータがある期間送信されないことを示すコマンドであることを特徴とする方法。
17. 前記シャットオフ基準が前記シリアル・ポートにおいて満たされるときを検出するステップは、前記ポートがアイドル状態であるときを検出するステップを含むことを特徴とする、請求項１に記載の方法。
18. パワーオン基準が、前記電源が切られたシリアル・ポートにおいて満たされるときを検出し、
    前記パワーオン基準が前記電源が切られたシリアル・ポートにおいて満たされたとき、前記メモリ・デバイスの前記複数の他のシリアル・ポートの動作に影響を及ぼすことなく、前記シリアル・ポートの電源を入れる、
    ステップをさらに含むことを特徴とする、請求項１に記載の方法。
19. 複数のシリアル・ポートを有するメモリ・デバイスの電力消費を漸進的に低減させるための電力制御システムであって、
    前記メモリ・デバイスの複数のシリアル・ポートの各々のアクティビティを検出するように構成されたポート・アクティビティ検出コンポーネントと、
    前記ポート・アクティビティ検出コンポーネントに結合され、全ての前記シリアル・ポートの前記検出されたアクティビティが無ければ、前記メモリ・デバイスのシリアル・ポートを選択的にパワーダウンするように構成されたポート・パワーダウン・コンポーネントと、
    前記ポート・アクティビティ検出コンポーネントに結合され、前記複数のシリアル・ポート上の検出されたアクティビティに応答して、前記シリアル・ポート・メモリ・デバイスのコア回路をパワーダウンするように構成されたコア・パワーダウン・コンポーネントと、
    を含むことを特徴とするシステム。
20. 前記シリアル・ポートをパワーダウンするステップは、前記ポートから終端部を除去するステップを含むことを特徴とする、請求項１９に記載のシステム。
21. 前記シリアル・ポートをパワーダウンするステップは、前記ポートから前記クロック信号を除去するステップを含むことを特徴とする、請求項１９に記載のシステム。
22. 前記シリアル・ポートをパワーダウンするステップは、前記ポートから電力を除去するステップを含むことを特徴とする、請求項１９に記載のシステム。
23. 前記ポート・パワーダウン・コンポーネントは、前記ポートと関連したアクティビティが検出されないとき、該ポートをパワーダウンすることを特徴とする、請求項１９に記載のシステム。
24. 前記ポート・パワーダウン・コンポーネントは、タイムアウト期間より長くアクティビティが検出されなかったとき、前記ポートをパワーダウンすることを特徴とする、請求項１９に記載のシステム。
25. 前記コア回路は、前記メモリ・デバイスにコア電力を提供する回路であることを特徴とする、請求項１９に記載のシステム。
26. 前記コア回路は、前記メモリ・デバイスへのクロック生成器であることを特徴とする、請求項１９に記載のシステム。
27. 前記ポート・アクティビティ検出コンポーネントに結合され、前記シリアル・ポートの前記検出されたアクティビティに基づいて、前記メモリ・デバイスの電源が切られたシリアル・ポートの電源を選択的に入れるように構成されたポートパワーオン・コンポーネントを含むことを特徴とする、請求項１９に記載のシステム。

Images