KR20090121405A - 멀티 포트 메모리 장치의 점진적 전력 제어 - Google Patents

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Abstract

직렬 메모리 장치에서 전력 소모를 점차 줄이기 위한 방법 및 시스템이 제공되고, 전력 제어 시스템이라고 불린다. 전력 제어 시스템은 멀티 포트 직렬 메모리의 포트들이 매 포트 단위로 인에이블 또는 디스에이블될 수 있도록 상기 포트들을 모니터링한다. 데이터가 포트를 통해 전송 또는 수신되지 않을 때, 포트 부분들을 점차 파워 다운시키고 포트를 저전력 상태로 들어가도록 하는 일련의 단계가 행해진다. 소정 포트들을 디스에이블시키고 포트들을 저전력 상태로 만듦으로써, 전체 직렬 포트 메모리의 전력 소모는 상당히 줄어든다.
전력 제어, 전력 소모, 파워 다운, 셧오프, 직렬 포트 메모리 장치, 저전력 상태

Description

멀티 포트 메모리 장치의 점진적 전력 제어{PROGRESSIVE POWER CONTROL OF A MULTI-PORT MEMORY DEVICE}
본 발명은 직렬 메모리 장치에서 전력 소모를 점차 줄이기 위한 방법 및 시스템에 관한 것이다.
컴퓨터들 또는 컴퓨터들의 부품들이 서로 대화하는 통신 링크는 직렬 또는 병렬일 수 있다. 병렬 링크(parallel link)는 다수의 채널(와이어, 인쇄 회로 트랙(printed circuit tracks), 광섬유 등)을 따라서 (아마도 바이트 단위의 스트림 중 특정 비트들을 나타내는) 여러 데이터 스트림을 전송하는 반면, 직렬 링크(serial link)는 단지 두 와이어만을 통하여 단일의 데이터 스트림(양극 및 상보적 신호(positive and complementary signal))을 전송한다. 일견, 직렬 링크는 틀림없이 병렬 링크보다 못한 것으로 보일텐데, 왜냐하면 직렬 링크는 클럭 틱(clock tick)마다 더 적은 데이터를 전송할 수 있기 때문이다. 그러나, 종종 직렬 링크는 병렬 링크보다 상당히 빠르게 클럭될 수 있고 더 높은 데이터 전송률을 성취할 수 있다. 직렬 링크는 많은 요인에 의해 더 큰 전송률로 클럭된다. 첫번째로, 다른 채널들 간의 클럭 스큐(clock skew)는 (직렬 링크는 클럭되지 않기 때문에) 문제가 되지 않는다. 두번째로, 직렬 연결은 더 적은 수의 상호연결 케이블(예컨대, 와이 어/광섬유)을 필요로 하며 그래서 공간을 덜 차지하여 채널을 그 주변으로부터 더 양호하게 절연해줄 수 있다. 마지막으로, 근방에 소수의 도체들이 있으므로 크로스토크는 그다지 문제가 되지 않는다. 많은 경우에 있어서, 직렬 링크는 구현하기에 비싸지 않기 때문에 더 좋은 선택이 된다. 많은 집적 회로(IC)들은 병렬 인터페이스와 반대되는 직렬 인터페이스를 가지고 있어서, 더 적은 개수의 핀을 가지며 그러므로 더욱 경제적이다.
이러한 장점에도 불구하고, 직렬 링크는 병렬 링크보다 더 많은 전력을 사용하는 경향이 있다. 특히, 데이터를 전송하거나 수신할 때, 직렬 링크는 상태를 매우 급격히 변화시킨다 (토글링이라 함). 각 상태 변화로 인해서 소량의 전력이 소모되며, 그럼으로써 시간 경과에 따라 합쳐지면 큰 전력이 소모된다. 직렬 링크들은 또한 종단 저항기와 바이어스 저항기에 의해 각각의 말단에서 종단되는 것이 전형적이다. 종단 저항기가 없다면, 고속의 드라이버 에지(driver edge)들의 반사로 인해 다수의 데이터 에지들이 데이터 손상(data corruption)을 일으킬 수 있다. 종단 저항기는 또한 낮은 임피던스로 인한 전기적 잡음 감도를 줄여준다. 바이어스 저항기는 라인들이 구동되지 않고 있을 때 개별적으로 바이어스를 걸어준다. 바이어스 저항기가 없다면, 어떤 데이터도 전송되지 않을 때 신호는 제로 (이 경우 전기적 잡음 감도는 최대가 된다)가 된다. 그러므로 종단 및 바이어스 저항기 모두가 필요하지만, 부가적인 저항으로 인하여 링크를 동작 유지시키기 위해 링크가 일정량의 전력을 소모하게 된다.
소비자들은 전자 장치로부터 점점 더 빠른 속도를 요구하지만, 장치의 속도 가 빨라질수록 장치는 더 많은 전력을 소모한다. 이것은 특히 내장 배터리를 통해 이용가능한 전력이 제한된 이동 장치의 문제이다. 최대의 이익을 도모하기 위해서, 이들 장치는 소비자들에게 여전히 고도의 기능성을 제공함과 동시에 오랜 배터리 수명을 가져야 한다. 전력을 줄이려는 종래의 시도는 장치를 파워 다운시키거나 장치가 사용되지 않을 때 장치를 저전력 상태로 한 다음, 장치의 사용자가 어떤 기능을 수행하고자 할 때 장치를 최대 전력으로 신속히 복귀시키려고 했다. 그러나, 이러한 기술은 장치가 자주 사용될 때 효과적이지 못하며 여전히 상당한 전력이 소모되는 결과를 낳는다.
직렬 메모리 장치의 전력 소모를 점차 줄이기 위한 방법 및 시스템("전력 제어 시스템")이 제공된다. 멀티 포트 직렬 메모리 장치는 "COMMUNICATIONS ARCHITECTURE FOR MEMORY-BASED DEVICES,"라는 명칭의 미국 특허출원 제10/045,297호(대리인 사건 번호 54972.8812.US00)에 개시되어 있으며, 이 출원은 본 명세서에서 참조에 의해 통합된다. 전력 제어 시스템은 멀티 포트 직렬 메모리의 포트들이 포트 단위로 인에이블 또는 디스에이블될 수 있도록 멀티 포트 직렬 메모리의 포트를 구성한다. 데이터가 포트를 통해 전송 또는 수신되지 않을 때, 포트 부분들의 전력을 점차 중지시키고 포트를 저전력 상태로 들어가도록 하는 일련의 조치가 취해진다. 소정 포트들을 디스에이블시키고 포트들을 저전력 상태로 만듦으로써, 전체 직렬 포트 메모리의 전력 소모는 상당히 줄어든다. 각 포트는 장치를 액세스하는 상이한 호스트에 연결될 수 있다. 포트들이 개별적으로 셧다운(shut down)될 수 있기 때문에, 호스트들은 여전히 직렬 메모리를 액세스하여 다른 포트들이 저전력 상태에 있는 동안 몇몇 포트들을 이용하여 소정 기능을 수행할 수 있다. 이러한 방식으로, 전력 제어 시스템은 장치의 전력 소모를 점차 줄여나가지만, 한편으로는 액세스하고 있는 소정의 호스트들에게 장치의 기능성을 여전히 이용가능하게 한다.
몇몇 실시예에서, 전력 제어 시스템은 포트가 사용중이 아님을 셧오프(shut off) 기준(예컨대, 포트의 액티비티)에 기초하여 검출한다. 예를 들어, 포트가 전송 또는 수신하고 있지 않으면, 전력 제어 시스템은 포트를 셧다운시킬 것이다. 전력 제어 시스템은 포트가 액티브하지 않음을 판단하기 위하여 데이터가 포트를 통해 수신되었던 마지막 시간에 근거하여 타임아웃의 만료를 기다릴 수 있다. 전력 제어 시스템은 또한 호스트로부터 새로운 데이터가 소정 기간 동안 전송되지 않을 것임을 나타내는 명령을 수신할 수 있으며, 전력 제어 시스템은 그 명령에 응답하여 포트를 셧다운 시킬 수 있다.
몇몇 실시예에서, 전력 제어 시스템은 셧다운된 포트의 포트 클럭 신호 및 전력을 제거한다. 포트 클럭은 포트가 사용중이 아닐 때 필요하지 않은 전력을 빨리 스위치하고 소모한다. 포트로의 포트 클럭 및 전력을 제거함으로써, 전력 제어 시스템은 전력 소모를 더 줄인다. 포트가 다시 필요할 때, 전력 및 클럭 신호는 다시 인가되며 포트는 동작 상태로 되돌아올 수 있다. 예를 들어, 파워 다운(power down) 시, 전력 제어 시스템은 포트가 호스트에 의해 다시 필요하다는 것을 나타내는 라인 상의 신호 상태의 변화를 검출할 수 있다. 신호 상태의 변화를 검출하면, 전력 제어 시스템은 포트로의 파워를 다운할 때 취한 과정을 반대로 함으로써 다시 포트에 전력을 공급한다.
몇몇 실시예에서, 만일 모든 포트가 셧다운되면, 전력 제어 시스템은 클럭 생성기 및 PLL을 포함하는 코어 전력을 낮추어서 전력 소모를 더 줄인다. 코어 전력은 각 포트뿐만 아니라 공통의 공급 회로에도 전력을 공급한다. 코어 전력을 제거함으로써, 전력 제어 시스템은 부가적으로 전력을 절감한다. 클럭 생성기 및 PLL은 대개의 경우 회로에 필요한 상당량의 전력을 소모할 수 있기 때문에, 클럭 생성기 및 PLL을 셧다운하게 되면 결과적으로 상당한 전력을 절감한다.
몇몇 실시예에서, 전력 제어 시스템은 포트에 있는 종단부를 제거함으로써 포트를 셧다운한다. 포트는 양극 신호 및 상보적 신호의 전압이 같도록 공통 모드로 된다. 종단부를 제거함으로써 소모되는 전력이 줄어든다. 더욱이, 포트가 셧다운될 때 호스트도 메모리 장치도 전송하지 않으며, 그래서 호스트와 메모리 장치는 모두 전력을 절감한다.
도 1은 직렬 포트 메모리 장치에서 전력 제어 시스템의 컴포넌트를 예시하는 회로도이다.
도 2는 직렬 포트 메모리 장치의 단일 포트의 상태들을 예시하는 상태 머신이다.
도 3은 직렬 포트 메모리 장치의 단일 포트에 부착된 호스트의 상태들을 예시하는 상태 머신이다.
도 4는 직렬 포트 메모리 장치의 각 뱅크에 이용가능한 파워 다운 모드(power-down mode)를 예시하는 상태 다이어그램이다.
도 5는 포트에 부착된 직렬 링크의 종단부를 예시하는 회로도이다.
도 1은 일 실시예에서의 전력 제어 시스템과 직렬 메모리 장치의 컴포넌트를 예시하는 회로도이다. 직렬 메모리 장치는 위상 고정 루프(PLL)(105), 다수의 메모리 뱅크(110및 115), 네개의 포트(120, 125, 130, 및 135), 각 포트 마다의 클럭 라인(140) 및 각 포트 마다의 전력 라인(155)을 포함한다. 다수의 메모리 뱅크(110 및 115)는 네개의 직렬 포트(120, 125, 130, 및 135)에 연결되며, 그럼으로써 메모리 뱅크들은 포트에 접속된 하나 이상의 호스트 장치에 의해 액세스가능하게 된다. 도 1에서 메모리 장치는 네개 단위 포트의 두 그룹으로 여덟개 뱅크만을 가진 것으로 도시되어 있지만, 메모리 장치는 몇개의 뱅크와 포트라도 가질 수 있다. 뱅크 및 포트의 개수는 액세스하는 호스트들의 개수와 메모리 장치가 사용되고 있는 특정 어플리케이션에 의해 정해지는 것이 전형적이다. 전력 제어 시스템은 액티비티 검출 라인(activity detection line)(145), 클럭 스위치(170), 및 각 포트마다의 전력 스위치(175)뿐만 아니라 전력 제어 로직(160), 및 코어 전력 제어 모듈(165)을 포함한다. 각 포트마다의 액티비티 검출 라인(145)은 클럭 스위치(170), 전력 스위치(175), 및 전력 제어 로직(160)에 연결된다. 몇몇 실시예에서, 전력 제어 로직은 각각의 포트로부터의 액티비티 검출 라인에 대해 논리 AND 연산을 수행한다. 전력 제어 로직(160)의 출력은 전력 제어 모듈(165)에 연결된 다. 도 1은 소정의 스위치 구성과 전력 제어 로직을 도시하고 있지만, 다른 구성과 구조가 동일한 결과를 성취하기 위해 유사한 기능을 수행할 수 있음을 인식할 것이다. 예를 들어, 전력 제어 로직은 하드웨어라기 보다는 소프트웨어로 구현될 수 있으며, 전력 스위치 및 클럭 스위치를 트리거하는데 사용된 제어 신호는 중앙 제어기로부터 수신될 수 있다. 다른 예를 들면, 전력 제어 로직은 메모리 장치에 포함된 포트들의 개수에 따라서 더 복잡해질 수 있다.
직렬 메모리 장치의 전력 소모를 최소화하기 위해 여러가지 전력 절감 기술이 전력 제어 시스템에 의해 구현된다. 액티비티 검출 라인(145)은 메모리 장치의 각각의 포트에 연결되며, 포트가 액티브일 때와 포트가 액티브하지 않을(inactive) 때를 나타내는 신호를 전달한다. 액티비티 검출 라인 상의 신호는 여러 전력 절감 모드를 트리거하는데 사용된다. 예를 들어, 액티비티 검출 라인 상의 신호가 포트가 액티브하지 않음을 나타낼 때, 전력 라인(155) 상의 전력은 전력 스위치(175)를 스위치 오프시킴으로써 포트로부터 접속해제된다. 포트로부터 전력을 제거시킴으로써 메모리 장치의 전력 소모가 줄어든다. 다른 예를 들면, 포트가 액티브하지 않을 때, 클럭 라인(140) 상의 클럭 신호는 클럭 스위치(170)를 스위치 오프함으로써 그 포트에 대해 디스에이블된다. 그 포트에 대한 클럭을 셧다운하면 토클링을 줄이면서 연관된 전력 소모를 줄인다. 또 다른 예를 들면, 만일 전력 제어 로직(160)이 액티비티 검출 라인 상의 신호로부터 장치의 모든 포트가 액티브하지 않음을 검출하면, 전력 제어 로직은 코어 전력 제어 모듈(165)에게 신호로 알려준다. 모든 포트가 액티브하지 않다는 신호를 수신할 때, 코어 전력 제어 모듈은 PLL(105)로의 코어 클럭(도시 안됨) 및 전력을 셧다운함으로써 전력 소모를 더 줄일 수 있다. 각 포트로의 클럭 신호 및 전력을 제거하거나, 또는 PLL로의 코어 클럭 및 전력을 셧다운하는 것은 포트가 액티브하지 않은 것으로 검출된 후, 또는 타임아웃 기간의 만료 후에 즉시 이루어질 수 있다. 타임아웃 기간은 메모리 장치가 사용되는 어플리케이션 등에 기초하여 모든 포트들에 대해 각 포트마다 그 길이가 변할 수 있다.
도 2는 직렬 포트 메모리 장치의 단일 포트의 상태를 예시하는 상태 머신이다. 포트가 처음에 액티브 상태로 될 때, 그 포트는 시스템 리셋 상태(system reset state)(205)에 있다. 그 다음에, 그 포트는 링크 리셋 상태(link reset state)(210)로 이동한다. 어떤 데이터 신호도 그 포트를 통해 수신되지 않는 한 그 포트는 이 상태로 남아 있는다. 링크 리셋 상태(210)에서, 그 포트는 구동되지 않으며, 양극 및 상보적 라인의 전압은 종단부로 인해 동일하다. 전력을 최소화하기 위하여, 포트로의 클럭 및 전력은 또한 전술한 바와 같이 제거될 수 있다. 신호가 포트 상에 수신될 때, 포트는 프레임 서치 상태(frame search state)(215)로 이동한다. 만일 신호가 수신될 때 포트로의 전력 및/또는 클럭이 오프(off)라면, 전력 및/또는 클럭은 다시 턴온(turn on)된다. 프레임 서치 상태(215)에서, 포트가 구동되며 양극 및 상보적 라인은 상보적 신호를 전달한다. 포트는 호스트로부터 SYNC 메시지를 기다리며 SYNC2 메시지를 호스트로 전송한다. 만일 포트가 신호를 수신하기를 멈추면, 포트는 링크 리셋 상태(210)로 되돌아간다. 만일 호스트로부터 SYNC 메시지가 검출되면, 포트는 동작 모드 상태(operational mode state)(220)로 이동한다. 동작 모드 상태(220)에서 데이터는 호스트로부터 송신 및 수신된다. 만일 포트가 데이터를 수신하기를 멈추면, 포트는 파워 다운될 수 있으며 링크 리셋 상태(210)로 되돌아간다. 만일 전송 중에 에러가 검출되면, 포트는 프레임 서치 상태(215)로 되돌아가서 호스트와 다시 동기를 맞춘다.
도 3은 직렬 포트 메모리 장치의 단일 포트에 부착된 호스트의 상태들을 예시하는 상태 머신이다. 호스트가 처음 액티브 상태로 될 때, 호스트는 시스템 리셋 상태(305)에 있다. 그 다음에, 호스트가 링크 리셋 상태(310)로 이동한다. 어떠한 데이터도 송신되지 않는 한, 호스트는 이 상태에 남아 있는다. 링크 리셋 상태(310)에서, 링크는 종료되지 않으며 양극 및 상보적 라인의 전압은 같다(즉, 라인들은 스퀄치 모드(squelch mode)에 있다). 호스트가 추가 데이터를 송신하고자 할 때, 호스트는 프레임 서치 상태(315)로 이동한다. 프레임 서치 상태(315)에서, 링크는 종료되며 양극 및 상보적 라인은 상보적 신호를 전달한다. 호스트는 포트로부터 SYNC2 메시지를 기다리며 SYNC 메시지를 포트로 전송한다. 만일 (예컨대, 타임아웃의 만료 또는 에러 패리티에 의해) 호스트가 링크를 디스에이블하기로 결정하면, 호스트는 링크 리셋 상태(310)로 되돌아간다. 만일 포트로부터 SYNC 메시지가 검출되면, 호스트는 동작 모드 상태(320)로 이동하며, 그렇지 않고 만일 SYNC2 메시지가 수신되면, 호스트는 포트로부터 SYNC 메시지를 기다린다. 동작 모드 상태(320)에서, 데이터는 포트에 송신되어 수신된다. 만일 어느 때든 포트가 디스에이블되어 있음을 호스트가 검출하면, 링크는 파워 다운될 수 있으며 호스트는 링크 리셋 상태(310)로 되돌아간다. 만일 전송 중에 에러가 검출되면, 호스트 또한 링크 리셋 상태(310)로 되돌아가서 포트와 다시 동기를 맞춘다.
몇몇 실시예에서, 직렬 포트 메모리는 뱅크 레벨에서 부가적인 전력 절감 모드를 구현할 수 있다. 예를 들어, 뱅크들에 데이터가 없는 경우 뱅크들을 리프레시하는 것은 필요하지 않다. 뱅크를 리프레시하는 것은 전력을 소모하고, 그래서 뱅크의 리프레시를 피하게 되면 전력이 절감된다. 몇몇 실시예에서, 직렬 포트 메모리는 다음과 같이 기술된 네가지 파워 다운 모드를 가지고 있다.
ㆍ 셀프 리프레시(Self-refresh) - 셀프 리프레시 모드에 들어가기 위해, 모든 포트는 전력 제어 시스템에 의해 어떤 뱅크도 액티브하지 않은 유휴 상태(idle state)로 설정된다. PLL(105)은 정지(stop)되고, 외부 기준 클럭(도시 안됨)은 정지될 수 있다. 다른 모든 클럭은 전력 절감을 위해 게이트 오프된다(gated off). 모든 주변 회로도 마찬가지로 전력 절감을 위해 디스에이블된다. 모든 뱅크는 이 모드에 들어가기 전에 프리차지(precharge)된다. 코어는 그 자신의 리프레시 타이밍을 제공하며, 그래서 이 모드는 무기한 지속될 수 있다. 기준 클럭은 이 모드를 빠져나오기 전에 안정되어야 한다. 링크들은 이 모드를 빠져나온 후에 리트레인(retrain)된다.
ㆍ 프리차지 파워 다운(Precharge Power Down) - 프리차지 파워 다운 모드에 들어가기 위하여, 모든 포트는 전력 제어 시스템에 의해 어떤 뱅크도 액티브하지 않은 유휴 상태로 설정된다. PLL(105)은 정지되며, 기준 클럭(도시 안됨)은 정지될 수 있다. 다른 모든 클럭은 전력 절감을 위해 게이트 오프된다. 모든 주변 회로도 마찬가지로 전력 절감을 위해 디스에이블된다. 모든 뱅크는 이 모드에 들어 가기 전에 프리차지된다. 다른 어떤 동작도 수행되지 않으며, 그래서 다음의 리프레시 사이클 전에 이 모드에서 빠져나와야 한다. 기준 클럭은 이 모드를 빠져나오기 전에 안정되어야 한다. 링크들은 이 모드를 빠져나온 후에 리트레인된다.
ㆍ 액티브 파워 다운(Active Power Down) - 액티브 파워 다운 모드에 들어가기 위하여, 모든 포트는 전력 제어 시스템에 의해 몇몇 뱅크가 액티브한 유휴 상태로 설정된다. PLL(105)은 계속 작동하며, 기준 클럭은 안정 상태를 유지한다. 모든 주변 회로는 전력 절감을 위해 디스에이블된다. 다른 어떤 동작도 수행되지 않으며, 그래서 다음의 리프레시 사이클 전에 이 모드에서 빠져나와야 한다. 링크들은 이 모드를 빠져나온 후에 리트레인된다.
ㆍ 유휴(Idle) - 링크가 유휴 상태에 들어갈 때, 그 링크는 전력 사용을 중지한다. 링크는 링크가 백업될 때 리트레인된다.
도 4는 몇몇 실시예에서 각 뱅크에 이용가능한 파워 다운 모드를 예시하는 상태도이다. 뱅크는 초기에 파워 온 상태(power on state)(405)에 있다. 그 다음에, 뱅크는 모든 MRS 설정 상태(set all MRS state)(410)로 이동한다. 모든 MRS 설정 상태(410)에서, 각 컴포넌트는 리셋 표시(reset indication)를 송신한다. 그리고 나서, 뱅크는 전체 프리차지 상태(precharge all state)(415)로 이동한다. 전체 프리차지 상태(415)에서, 뱅크를 구성하는 동적 랜덤 액세스 메모리(DRAM)가 프리차지된다. 그리고 나서, 뱅크는 유휴 상태(420)로 이동한다. 만일 어떤 링크가 액티브이면, 뱅크는 전술한 바와 같이 셀프 리프레시 상태(425)로 이동한다. 만일 모든 링크가 액티브하지 않으면, 뱅크는 전술한 바와 같이 프리차지 파워 다 운 상태(precharge power down state)(430)로 이동한다. 만일 유휴 상태 중에 리프레시 메시지(REF)가 수신되면, 뱅크는 유휴 상태에서 자동 리프레시 상태(auto refresh state)(435) 및 프리차지 상태(470)로 이동한다. 만일 유휴 상태 중에 액티베이션 메시지(activation message)(ACT)가 수신되면, 뱅크는 유휴 상태(420)에서 액티브 상태(440)로 이동한다. 액티브 상태(440)로부터, 만일 모든 링크가 다운되면, 전술한 바와 같이 뱅크는 액티브 파워 다운 상태(active power down state)(445)로 이동한다. 액티브 상태(440)로부터, 판독 및 기록이 처리된다. 판독이 수신되면, 뱅크는 판독 상태(455) 및/또는 판독 자동 프리차지 상태(read auto precharge state)(465)로 이동한다. 기록이 수신되면, 뱅크는 기록 상태(450) 및/또는 기록 자동 프리차지 상태(write auto precharge state)(460)로 이동한다. 판독 또는 기록이 완료되면, 뱅크는 프리차지 상태(470)로 이동한 다음, 다시 유휴 상태(420)로 돌아간다. 뱅크는 전력이 제거될 때까지 이 사이클을 지속한다.
도 5는 직렬 링크의 종단부를 예시하는 회로도이다. 링크의 호스트 측은 종단 검출기(505), 차동 드라이버(510), 비컨 드라이버(515), 및 종단 회로(520)를 포함한다. 종단 검출기(505)는 종단부가 링크의 메모리 측에 영향을 받을 때를 검출한다. 차동 드라이버(510)는 직렬 링크의 양극 및 상보적 라인을 통한 차동 신호를 구동한다. 비컨 드라이버(515)는 링크의 메모리 측이 종단 회로(560)와 연동할 수 있도록 데이터가 이제 막 전송되기 시작했음을 링크의 메모리 측에 신호로 알려준다. 직렬 링크의 메모리 측은 차동 샘플러(550), 비컨 검출기(555) 및 종단 회로(560)를 포함한다. 차동 샘플러(550)는 직렬 링크 상의 차동 전압 신호를 검출한다. 비컨 검출기(555)는 비컨 드라이버(515)에 의해 송신된 비컨 신호를 검출한다. 종단 회로(560)는 링크가 액티브일 때 링크를 종단한다. 종단 저항기는 링크가 액티브하지 않을 때 오프되고 링크가 액티브일 때 온될 수 있다.
전력 제어 시스템은 메모리 장치와 같은 각종 환경 또는 직렬 메모리를 사용하는 다른 환경에서 사용될 수 있다. 전력 제어 시스템은 특히 배터리 수명과 전력 소모가 주요 관심사인 셀폰, 디지털 카메라, 및 다른 장치와 같은 저전력 어플리케이션에 적용가능하다.
전술한 바와 같이, 본 명세서에서 전력 제어 시스템의 특정 실시예가 예시적인 목적을 위해 기술되었지만, 본 발명의 정신과 범주를 일탈함이 없이 각종 변형이 이루어질 수 있음이 인식될 것이다. 따라서, 본 발명은 첨부의 청구범위에 의해서만 제한된다.

Claims (30)

  1. 복수의 직렬 포트를 갖는 멀티 포트 메모리 장치에서 전력 소모를 줄이기 위한 방법으로서,
    메모리 장치의 복수의 직렬 포트를 통한 데이터의 전송과 수신을 모니터링하는 단계;
    상기 모니터링된 복수의 직렬 포트 각각에 대해, 직렬 포트에서 셧오프(shut-off) 기준이 만족될 때를 검출하는 단계; 및
    상기 직렬 포트에서 상기 셧오프 기준이 만족될 때, 상기 메모리 장치의 복수의 다른 직렬 포트의 동작에 영향을 미치지 않고 상기 직렬 포트를 파워 다운하는 단계
    를 포함하는 전력 소모 절감 방법.
  2. 제1항에 있어서, 상기 직렬 포트를 파워 다운하는 단계는 상기 포트로부터 종단부를 제거하는 단계를 포함하는 전력 소모 절감 방법.
  3. 제1항에 있어서, 상기 직렬 포트를 파워 다운하는 단계는 상기 포트로부터 클럭 신호를 제거하는 단계를 포함하는 전력 소모 절감 방법.
  4. 제1항에 있어서, 상기 직렬 포트를 파워 다운하는 단계는 상기 포트로부터 전력을 제거하는 단계를 포함하는 전력 소모 절감 방법.
  5. 제1항에 있어서, 상기 직렬 포트가 파워 다운되었다는 표시를 코어 전력 제어기에 제공하는 단계를 더 포함하는 전력 소모 절감 방법.
  6. 제1항에 있어서, 파워 다운된 직렬 포트로의 전송을 검출할 때, 상기 전송을 수신하도록 상기 직렬 포트를 파워 업하는 단계를 더 포함하는 전력 소모 절감 방법.
  7. 제1항에 있어서,
    직렬 포트로 인가된 차동 전압을 검출하는 단계; 및
    상기 차동 전압을 검출할 때, 상기 직렬 포트를 파워 업하는 단계를 더 포함하는 전력 소모 절감 방법.
  8. 제1항에 있어서, 상기 메모리 장치의 복수의 직렬 포트 모두에 대해 임계 기간 동안 데이터 전송 및 수신이 중단되었을 때를 검출하는 단계를 더 포함하는 전력 소모 절감 방법.
  9. 제8항에 있어서, 상기 메모리 장치의 상기 복수의 직렬 포트 모두에 대해 상기 임계 기간 동안 데이터 전송 및 수신이 중단되었을 때, 상기 메모리 장치로의 코어 전력을 스위치 오프하는 단계를 더 포함하는 전력 소모 절감 방법.
  10. 제8항에 있어서, 상기 메모리 장치의 상기 복수의 직렬 포트 모두에 대해 상기 임계 기간 동안 데이터 전송 및 수신이 중단되었을 때, 상기 메모리 장치로의 클럭 생성기를 스위치 오프하는 단계를 더 포함하는 전력 소모 절감 방법.
  11. 제1항에 있어서, 상기 복수의 직렬 포트는 서로 다른 속도로 동작하는 전력 소모 절감 방법.
  12. 제1항에 있어서, 상기 복수의 직렬 포트는 각각 서로 다른 호스트에 연결되어 있는 전력 소모 절감 방법.
  13. 제1항에 있어서, 상기 메모리 장치의 상기 복수의 직렬 포트를 각각 동작시키는 클럭은 위상 고정 루프에 의해 제공되는 전력 소모 절감 방법.
  14. 제1항에 있어서, 상기 복수의 포트는 각각 상기 메모리 장치의 복수의 메모리 뱅크들 중 하나에 연결되는 전력 소모 절감 방법.
  15. 제1항에 있어서, 상기 셧오프 기준은 타임아웃의 만료인 전력 소모 절감 방법.
  16. 제15항에 있어서, 상기 타임아웃은 마지막 데이터 패킷이 수신된 때부터의 시간을 기준으로 하는 전력 소모 절감 방법.
  17. 제1항에 있어서, 상기 셧오프 기준은 호스트로부터 수신된 명령인 전력 소모 절감 방법.
  18. 제1항에 있어서, 직렬 포트에서 셧오프 기준이 만족될 때를 검출하는 단계는 상기 포트가 유휴일 때를 검출하는 단계를 포함하는 전력 소모 절감 방법.
  19. 제1항에 있어서,
    파워 다운된 직렬 포트에서 파워 온 기준이 만족될 때를 검출하는 단계; 및
    상기 파워 다운된 직렬 포트에서 상기 파워 온 기준이 만족될 때, 상기 메모리 장치의 다른 복수의 직렬 포트의 동작에 영향을 미치지 않고 상기 직렬 포트를 파워 업하는 단계를 더 포함하는 전력 소모 절감 방법.
  20. 복수의 직렬 포트를 갖는 메모리 장치의 전력 소모를 점차 줄이기 위한 전력 제어 시스템으로서,
    상기 메모리 장치의 복수의 직렬 포트 각각의 액티비티를 검출하도록 구성된 포트 액티비티 검출 컴포넌트;
    상기 포트 액티비티 검출 컴포넌트에 연결되고, 상기 메모리 장치의 직렬 포트를, 상기 직렬 포트의 검출된 액티비티에 기초하여 선택적으로 파워 다운하도록 구성된 포트 파워 다운 컴포넌트; 및
    상기 포트 액티비티 검출 컴포넌트에 연결되고, 상기 복수의 직렬 포트의 검출된 액티비티에 응답하여 직렬 포트 메모리 장치의 코어 회로를 파워 다운하도록 구성된 코어 파워 다운 컴포넌트
    를 포함하는 전력 제어 시스템.
  21. 제20항에 있어서, 상기 직렬 포트를 파워 다운하는 것은 상기 포트로부터 종단부를 제거하는 것을 포함하는 전력 제어 시스템.
  22. 제20항에 있어서, 상기 직렬 포트를 파워 다운하는 것은 상기 포트로부터 클럭 신호를 제거하는 것을 포함하는 전력 제어 시스템.
  23. 제20항에 있어서, 상기 직렬 포트를 파워 다운하는 것은 상기 포트로부터 전력을 제거하는 것을 포함하는 전력 제어 시스템.
  24. 제20항에 있어서, 상기 포트 파워 다운 컴포넌트는 상기 포트와 연관된 어떠한 액티비티도 검출되지 않을 때 상기 포트를 파워 다운하는 전력 제어 시스템.
  25. 제20항에 있어서, 상기 포트 파워 다운 컴포넌트는 타임아웃 기간 이상 동안 어떠한 액티비티도 검출되지 않을 때 포트를 파워 다운하는 전력 제어 시스템.
  26. 제20항에 있어서, 상기 코어 회로는 상기 메모리 장치에 코어 전력을 제공하는 회로인 전력 제어 시스템.
  27. 제20항에 있어서, 상기 코어 회로는 상기 메모리 장치에 대한 클럭 생성기인 전력 제어 시스템.
  28. 제20항에 있어서, 상기 포트 액티비티 검출 컴포넌트에 연결되고, 상기 메모리 장치의 파워 다운된 직렬 포트를, 그 직렬 포트의 검출된 액티비티에 기초하여 선택적으로 파워 업하도록 구성된 포트 파워 업 컴포넌트를 포함하는 전력 제어 시스템.
  29. 제20항에 있어서, 상기 시스템은 ASIC인 전력 제어 시스템.
  30. 제20항에 있어서, 상기 시스템은 상기 메모리 장치와 함께 패키지되어 있는 전력 제어 시스템.
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