JP3894573B2 - 非同期部分リセットを有するコアセクション - Google Patents

Description

発明の背景
１．発明の分野
この発明は、パーソナルコンピュータ（ＰＣ）システムに関し、より特定的には、完全リセットまたは部分リセットのいずれかで、非同期にリセットできるＰＣ内のコアセクションに関する。
２．背景技術の説明
ＷＯ８９／０９９５７は、周期的（サイクリック）リセット信号で動作するよう構成され入力における他のリセット信号に応答して、プロセッサに関連するＲＡＭの内容をリフレッシュするプロセッサを含むマイクロコンピュータを開示する。周期的リセット信号と他のリセット信号とを区別するため、他のリセット信号を指示する信号がプロセッサの他入力に与えられ、プロセッサは両入力をモニタする。
ＪＰ Ａ ０３ １６６６１５は、部分リセットにおいて特定の部分を除いてメモリをクリアするためにリセット要因が使用される、先行技術による初期化要因分析回路を開示する。
個人情報装置（ここではＰＩＤと呼ぶ）は当産業においては周知である。典型的には、ＰＩＤはユーザにより定義されるプログラムによりデータを記憶および操作できるコンピュータを用いた任意の装置を含む。ＰＩＤの一般的タイプは、ノートブック型コンピュータ、サブノートブック型コンピュータ、デジタル補助装置（試験ユニット、計器など）、電子カレンダー、電子手帳、「スマート」フォンなどである。その用途に依存して、ＰＩＤは、通信のための、計算のためのおよび一般的にはユーザの日々の活動を整理するための携帯用ツールとして用いられる。
ＰＩＤは典型的には、ＡＣ電源および／またはバッテリパック（１次電源）の両者ならびにバックアップ電源（２次電源）を用いる。バッテリパックが、ＡＣプラグ差込口から離れてのＰＩＤの動作を可能にする。したがって、この装置によって、ユーザが、顧客の仕事場で、ユーザの家で、またはユーザが旅行中などに、ＰＩＤ内に記憶された情報を参照し操作することが可能になる。
最低で、ＰＩＤは中央処理ユニット（ＣＰＵ）、入出力構造、メモリ、制御バス、データバスおよびアドレスバスを含む１組の基本サブシステムを用いて実現される。これらの上述のＰＩＤの基本サブシステムは各々、別個のシリコン基板上に実現することもでき、または、「集積回路」として単一のモノリシック基板上に実現することもできる。集積回路上に含まれるサブシステムの１つがＣＰＵであるとき、この集積回路は「集積プロセッサ」と呼ばれる。ＰＩＤの複雑性に依存して、上に挙げた基本サブシステムに付加的サブシステムを加えることができる。さらに、基本サブシステムおよび付加的サブシステムを、集積プロセッサとして同一のシリコン基板上に構成できる。
前述のように、ＰＩＤに含まれる基本サブシステムの１つがメモリである。メモリは、典型的にはダイナミック・ランダム・アクセス・メモリ、すなわちＤＲＡＭで構成される。ＤＲＡＭでは、各メモリセルをリフレッシュする必要がある。リフレッシュとは、メモリセルの内容を外へ転送し、続いて再び元のメモリセルに転送し返す処理である。リフレッシュが必要とされるのは、セルに関連するキャパシタが永久的に電圧を保持することができないためである。この電圧がセル内に記憶される値を表わすのであり、そのため、時間の経過とともにこの値が失われ得る。自然なシステム動作によって、所与のセルが所与の時間内にアクセスされるとは限らないので、リフレッシュ論理が、ＤＲＡＭ自体の中に含まれる典型的にはＤＲＡＭに結合されるメモリコントローラ内に含まれるか、または、メモリコントローラおよび／またはＤＲＡＭの何らかの組合せに結合される。ＣＡＳビフォアＲＡＳリフレッシュおよびセルフリフレッシュが２つの典型的なリフレッシュ方式である。
ＣＡＳビフォアＲＡＳリフレッシュにおいては、ＤＲＡＭとそのコントローラとの間の２つのインタフェース信号が、通常のアクセスの順番とは逆の順番で活性にされる。通常のＤＲＡＭへの書込または読出アクセスの間は、ＲＡＳが活性にされ、続いてその後にＣＡＳが活性にされる。ＲＡＳビフォアＣＡＳ信号によって、ＤＲＡＭは要求されたメモリ位置の内容をそれと関連する出力に転送する。しかし、もしＣＡＳが活性にされその後にＲＡＳが活性にされる（すなわちＣＡＳビフォアＲＡＳである）と、ＤＲＡＭはこの要求をリフレッシュ要求であると解釈する。続いて、ＤＲＡＭ内のレジスタの増分によりリフレッシュが行なわれる。周期的にこのリフレッシュ信号技術を使用することによって、コンピュータシステムはＤＲＡＭ全体をリフレッシュさせ続けることができ、各メモリセルはメモリコントローラによってそこに記憶された最新の値を維持し続けるであろう。
セルフリフレッシュにおいては、ＣＡＳが活性にされ続いてＲＡＳが活性にされる、ＣＡＳビフォアＲＡＳリフレッシュ方式に似たリフレッシュを開始するためＤＲＡＭに信号が与えられる。しかし、セルフリフレッシュ方式を使用すると、ＣＡＳおよびＲＡＳが不活性にされるまで、ＤＲＡＭは継続的にリフレッシュサイクルを実行することができるであろう。逆に、ＣＡＳビフォアＲＡＳリフレッシュを使用するＤＲＡＭにおいては、各ＣＡＳ／ＲＡＳ活性化サイクルに対し１つのリフレッシュサイクルしか実行されない。
前述の基本的サブシステムは、ＩＢＭコンパチブルＡＴ型パーソナルコンピュータ（ＰＣ）アーキテクチャに含まれる。ＡＴアーキテクチャは、さまざまなＰＩＤに対するよく知られた一般的な構成であり、現在販売されている大多数のＰＣにおいてそれが使用されていることからも証明されるように、コンピュータ業界において幅広い支持を受けている。前述の基本サブシステムに加えて、ＡＴ型ＰＣは、特定のＰＩＤ応用のために必要な拡張基本サブシステムを用いる。他のサブシステムに加えて、ＰＩＤとして使用されるＡＴ型システムは以下の拡張基本サブシステムを含む。すなわち、実時間クロック（ＲＴＣ）ユニットおよびコンフィギュレーション・スタティック・ランダム・アクセス・メモリ（コンフィギュレーションＲＡＭ）である。
ＲＴＣユニットは、ＰＩＤ内の時間および日付情報を維持するよう動作する。典型的には、ＲＴＣユニットは、ＲＴＣレジスタ値を増加させるための発振器入力を受取るようにされる。発振器入力は通常、規定された周波数において発振するよう構成される外部発振器クリスタルによって駆動される。そして、ブート時においてオペレーティングシステムによりＲＴＣレジスタが読取られ、この読取られた値が、集積プロセッサにおいて動作するオペレーティングシステムに関連する時間および日付の値を更新するため使用される。そしてオペレーティングシステムは通常動作の間時間および日付を維持する。
コンフィギュレーションＲＡＭは、集積プロセッサ内に結合されるかまたは集積プロセッサに結合されＰＩＤを形成するサブシステム（コンポーネント）の多くに関する情報を維持する。コンフィギュレーションＲＡＭ内に維持される例示的情報は、固定されたディスクドライブの数および大きさ、ＣＰＵに結合されたメインメモリの大きさ、拡張スロット内に設置されたさまざまな周辺コンポーネントに関する情報などを含む。ＰＩＤを初めてパワーオンするとき、ＰＩＤのユーザまたは製造者はそのコンポーネントの構成を規定し、これによって、電力の印加によりコンフィギュレーションＲＡＭに情報が記憶される。コンポーネントが更新、追加、またはＰＩＤから除去されるときはその度に、ＰＩＤコンポーネントの新たな状態を反映するようコンフィギュレーションＲＡＭが変更される。したがって、ＰＩＤはコンフィギュレーションＲＡＭ内に記憶される情報を調べることによって、常にその時点で設置されているコンポーネントに関する情報を判断できる。コンフィギュレーションＲＡＭは当業界ではよく知られており、一般に「ＣＭＯＳ ＲＡＭ」と呼ばれる。
前述のＲＴＣユニットが正確な時間および日付情報を維持し、コンフィギュレーションＲＡＭがその時点でのコンフィギュレーション情報を維持するためには、これらの拡張基本サブシステムはそれ以外のサブシステムがパワーオフしているときでも電力供給されたままでなければならない。初期のＰＩＤは、ＲＴＣユニットおよびコンフィギュレーションＲＡＭに電力供給するため、別個のバッテリ（２次電源）、典型的にはリチウム電池を用い、残りのサブシステムは１次電源によって選択可能に電力供給される。前述の構成においては、ＰＩＤの電力状態に関係なく、常に２次電源から電力が供給される。
さまざまな半導体製造業者が、ＲＴＣユニット、コンフィギュレーションＲＡＭおよびバッテリ電池を単一の集積回路内に集積した集積回路を製造してきた。ＰＩＤにおいては、ＲＴＣユニットおよびコンフィギュレーションＲＡＭを他のサブシステムとともに単一の集積回路上に含むことが有利であろう。このような集積によって、微細化が向上し、ＰＩＤの構築のために必要とされる別個の（分散した）サブシステムの数が減じられる。分散したサブシステムの数を減じ、単一のモノリシック基板上に可能なかぎり多くのサブシステムを位置づけることによってＰＩＤのコストが下がる。しかし、このタイプの集積回路においては、ＲＴＣユニットおよびコンフィギュレーションＲＡＭなどの拡張基本サブシステムの内容を乱すことなく、基本サブシステムおよび付加的サブシステムを既知の状態にリセットできる装置が必要であろう。さらに、このようなサブシステムを含む集積回路は電源選択能力（すなわちＲＴＣユニットおよびコンフィギュレーションＲＡＭ以外の残りの集積されたサブシステムがパワーオフしているときにＲＴＣユニットおよびコンフィギュレーションＲＡＭに電力を印加できる装置）が必要である。もしこのような装置が提供されなければ、ＰＩＤの電源を落とすたびに、またはリセットするたびに、コンフィギュレーションＲＡＭおよび実時間クロックセクションの内容が失われるであろう。
電源選択能力の必要性に加え、ＰＩＤは低電力を利用しつつ高性能を提供せねばならない。低電力要件が存在するのは、ＰＩＤがバッテリパックで動作するよう構成されるためである。したがって、より低電力で動作するサブシステムは、より高電力のサブシステムよりも長期間にわたって機能するであろう。低電力設計を達成するため、ＰＩＤ製造業者によっていくつかのパワーマネージメント技術が実現されている。
このようなパワーマネージメント技術の１つは、ＰＩＤのサブシステムを含む集積回路に与えられる電圧を下げるというものである。しかし、使用可能な最低電圧は、ノイズマージンおよび集積回路の製造のために使用される半導体テクノロジーを含むいくつかの要因によって制限される。ノイズマージンとは、回路内での通信のために使用される電気信号のランダムな変動の存在に対する回路の障害許容力を指す。
典型的には集積回路内で使用される別のパワーマネージメント技術は、ある時間期間の間アイドルである回路に対するクロック信号を一時的に不能化するというものである。クロック信号が停止すると、回路への入力は一定に保たれ、したがって回路の切換が起こらないであろう。ＣＭＯＳなどの多くの半導体テクノロジーにおいては、切換が行なわれなければ使用される電力は極めて低い。
また別のパワーマネージメント技術は、周辺装置がある時間期間にわたってアイドルであるときこれらの周辺装置から電源入力を取除くというものである。
「周辺コンポーネント」または「周辺装置」という語は、周辺バスに連結された周辺コントローラに結合される電子コンポーネントを指す。周辺コントローラは付加的サブシステムと規定される。周辺装置および関連する周辺コントローラはＰＩＤの機能において不可欠なものではないが、これらが含まれているときはＰＩＤの機能を拡張する。例としての周辺装置は、固定ディスクドライブ、ＰＣＭＣＩＡ装置などである。集積回路として集積されるサブシステムの性質のため、周辺コンポーネントのパワーオフのためには、パワーオンのままである他のコンポーネントに接続したままで周辺コンポーネントがパワーオフしようとするときに周辺コンポーネントにインタフェースする集積回路と周辺コンポーネントとの間にバッファを挿入することが必要である。
集積回路は典型的には、コアセクションおよび１つまたは２つ以上の入出力ドライバセクションに分割される。コアセクションは、集積回路の、基本的な、拡張された、および付加的なサブシステムの機能を提供するために必要な回路を含む。各入出力ドライバセクションはコアと対応する周辺装置との間のインタフェースを提供する。したがって、入出力ドライバセクションは、コアと、集積回路を含むパッケージの外部のピンとの間に結合される。
入出力ドライバセクション内に含まれる１つまたは２つ以上の入出力ドライバ回路は典型的には、入出力ドライバセクションに関連するピンを論理１を表わす電圧に駆動するためのトランジスタを含む。別のトランジスタが、ピンを論理０を表わす電圧に駆動するため含まれる。いくつかのドライバ回路においては、論理１駆動トランジスタおよび論理０駆動トランジスタへの入力はある時点で同時にオフするよう構成される。このような構成は「トライステート」ドライバとして知られる。「トライステート」という語は、関連する入出力ピンが、論理１、論理０、および未知（またはフローティング）の３つの値をとるであろうことを意味する。フローティングまたは未知の値は任意の電圧に対応してよい。
もし、前述のように入出力ドライバを有する集積回路の入出力ピンに取付けられた周辺コンポーネントがパワーオフされるならば、集積回路が電源が落とされた装置に（入出力ピンを通じての出力信号によって）電流を駆動することを防止する必要がある。このような電流は集積回路または受取側の周辺コンポーネントに害を与えかねない。この害を防止するため外部バッファが使用される。集積回路の入出力ピンがバッファの一方側に結合され、周辺コンポーネントのピンがバッファの反対側に結合される。バッファに制御入力が与えられる。制御入力が接続状態にあるとき、２つの装置のそれぞれの入出力ピンはともに結合される。しかし、制御入力が切断状態にあるときは、２つの装置のそれぞれの入出力ピンはともに結合されない。したがって、周辺コンポーネントの電源が落とされたときは、コンポーネントに関連するバッファの制御入力は切断状態に駆動され、集積回路は周辺コンポーネントから電気的に分離される。
残念ながら、周辺コンポーネントのパワーオフを可能にするため必要とされるバッファはコストがかかる。またバッファの制御にはＰＩＤに付加的な信号を加えることが必要となり、またコストを上げるであろう。ＰＩＤにおいて、外部バッファを必要とすることなく周辺コンポーネントの電源を落とすための解決法が必要である。
発明の概要
上に概括した問題は、大部分、この発明による集積回路により解決される。この集積回路は、コアセクションおよび複数の入出力セクションに分割される。コアセクションは入出力セクションとは独立して電源供給される。この集積回路は、１対の非同期リセット入力を備えるよう構成される。第１のリセット入力は、多くの集積回路に設けられているリセット入力と同様の、集積回路全体を初期状態に強制するマスタリセットである。第２のリセット入力は、集積回路の部分を、他の部分が動作を継続している間、初期状態に選択可能に強制する、部分リセットである。この集積回路の特定の一実施例は、ＤＲＡＭメモリコントローラおよびＲＴＣユニットを含む複数のサブシステムを備えるよう構成される。ＲＴＣユニットは、コンフィギュレーションＲＡＭおよび実時間クロック機構を含む（両者ともＡＴコンピュータアーキテクチャによる）。複数のサブシステムの１つはコンフィギュレーションレジスタを有する。
部分リセットが活性にされるとき、ＲＴＣユニットはリセットされず、場合によりＤＲＡＭメモリコントローラをリセットするようにでき、残りの複数のサブシステムはリセットされる。したがって、他のサブシステムはリセットされる間も正確な時間／日付およびコンフィギュレーション情報が維持されるという効果がある。さらに、部分リセット入力が活性にされるとき、コンフィギュレーションレジスタ内のビットを通じて、ＤＲＡＭメモリコントローラがリセットされないように構成できる。代わって、ＤＲＡＭメモリコントローラは、集積回路に結合されたＤＲＡＭメモリセルアレイに対しリフレッシュを提供する。したがって、集積回路が部分リセットされる間、ＤＲＡＭメモリセルアレイ内に記憶されたデータは維持できるという効果がある。コンフィギュレーションレジスタ内の第２のビットは、ＤＲＡＭコントローラにより提供されるリフレッシュモードとして、ＣＡＳビフォアＲＡＳリフレッシュまたはセルフリフレッシュのいずれかを選択する。
この発明の集積回路はさらに個人情報装置内に構成される。個人情報装置は、ＤＲＡＭメモリセルアレイ、リセットユニット、電源、およびさまざまな周辺装置も含む。多くの実施例においては、リセットユニットは電源内に構成される。そして、集積回路の部分をリセットするステップと、集積回路の入出力セクションと周辺装置とから電力を取り除くステップとを含む、個人情報装置内の電力を節約する方法が用いられる。この方法は実時間クロック機構、コンフィギュレーションＲＡＭおよび場合によりＤＲＡＭメモリセルアレイ内に記憶されたデータを維持するという効果を奏しつつ電力を節約する。
広く言えば、この発明は、コアセクション、マスタリセット入力および部分リセット入力を含む集積回路を企図する。コアセクションは実時間クロックレジスタ、コンフィギュレーションＲＡＭおよびシステムＤＲＡＭコントローラを含む。マスタリセット入力の活性化によって、実時間クロックレジスタ、コンフィギュレーションＲＡＭおよびシステムＤＲＡＭコントローラが初期化される。部分リセットの活性化によっては、実時間クロックレジスタ、コンフィギュレーションＲＡＭそして場合によってシステムＤＲＡＭコントローラは初期化されない。
この発明はさらに、リセットユニット、集積回路のコアセクション内のサブシステム、コアセクションに結合されたＤＲＡＭメモリセルアレイ、およびサブシステム内のコンフィギュレーションレジスタを含む個人情報装置を企図する。リセットユニットは使用中に部分リセット信号およびマスタリセット信号を生成する。サブシステムは部分リセット信号およびマスタリセット信号を受取るよう結合される。サブシステム内のコンフィギュレーションレジスタは部分リセットが活性である間にＤＲＡＭメモリセルアレイがリフレッシュ信号を受取るかどうかを示すビットを有する。
この発明はまたさらに、リセットステップおよび電力除去ステップを含む、個人情報システム内のパワーマネージメント方法を企図する。リセットステップにおいて、集積回路のコア内に構成された第１のサブシステムがリセットされ、一方、集積回路のコア内に構成された第２のサブシステムはリセットされない。電力除去ステップにおいては、第１のサブシステムに結合された入出力ドライバセクションから電力が除去される。
【図面の簡単な説明】
この発明の他の目的および利点が、以下の詳細な説明を読み、添付した図面を参照することによってより明らかとなるであろう。
図１は、この発明の一実施例による集積回路のブロック図であり、集積回路は、電源、リセットユニットおよび２つの周辺コンポーネントを有する個人情報装置（ＰＩＤ）に結合される。
図２は、この発明の別の実施例による集積回路のブロック図であり、集積回路は電源、リセットユニットおよび２つの周辺コンポーネントを有するＰＩＤに結合される。
図３は、この発明のまた別の実施例による集積回路のブロック図であり、集積回路は、システムＤＲＡＭ、リセットユニット、電源および周辺コンポーネントを有するＰＩＤに結合される。
図４は、この発明の入出力回路の回路図である。
図５は、集積回路の電源の立ち上げを開始するため使用される電力信号およびリセット信号のシーケンスを表わすタイミング図である。
図６は、（節電モードの間にＤＲＡＭリフレッシュが不能化された構成の）図３に示す集積回路に節電動作モードに入らせるための電力信号およびリセット信号の遷移のシーケンスを示すタイミング図である。
図７は、（節電モードの間にＤＲＡＭリフレッシュが可能化された構成の）図３に示す集積回路に節電動作モードに入らせるための電力信号およびリセット信号の遷移のシーケンスを示すタイミング図である。
図８は、図３に示す集積回路に節電動作モードから出されるための電力信号およびリセット信号の遷移のシーケンスを示すタイミング図である。
図９は、節電動作モードが開始されたときの図３に示す集積回路の内部動作を示す判断フローグラフである。
図１０は、節電動作モードから出るときの図３に示す集積回路の内部動作を示す判断フローグラフである。
この発明にはさまざまな変更および代替的形態が可能であるが、その特定の実施例を例として図面に示し、以下に詳細に説明する。しかし、この図面および詳細な説明はこの発明を開示される特定の形態に限定することを意図するのではなく、逆に、添付した請求の範囲により規定されるこの発明の精神および範囲内にあるすべての変更、均等物および代替例をカバーすることを意図する。
発明の詳細な説明
図１を参照し、ＰＩＤ２２０内の集積回路２００の実施例を図示する。集積回路２００は、２つの入出力ドライバセクション２０１および２０２ならびにコアセクション２０３を備えるよう構成される。コア２０３は、集積回路のサブシステム機能を実現する回路を含み、かつドライバセクション２０１および２０２に結合される。各入出力ドライバセクション２０１または２０２は少なくとも１つのドライバ回路（図４に図示するドライバ回路）を含む。ドライバ回路は、コア２０３とそれぞれの周辺コンポーネントとの間の通信を可能にする。入出力ドライバセクション２０１および２０２ならびにコア２０３は各々さらに別個の異なる電源入力を備えるよう構成される。周辺コンポーネント２０４は入出力ドライバセクション２０１に結合され、周辺コンポーネント２０５は入出力ドライバセクション２０２に結合される。例示的周辺コンポーネント２０４および２０５は、ＤＲＡＭメモリ、ＰＣＭＣＩＡカード、固定されたディスクドライブなどを含む。
使用中は、電源２０６によって、集積回路２００ならびに周辺コンポーネント２０４および２０５に電力が供給される。この実施例においては、電源２０６は３つの電力導線を備えるよう構成される。第１の電力導線２０７は周辺コンポーネント２０５およびドライバセクション２０２の電源入力に結合される。第２の電力導線２０８はコア２０３の電源入力に結合される。第３の電力導線２０９はドライバセクション２０１および周辺コンポーネント２０４の電源入力に結合される。電源２０６の他の実施例を異なった数の電力導線を備えるよう構成してもよいことは明らかである。
再び図１を参照し、２つのリセット出力導線２１１および２１２を備えるよう構成されたリセットユニット２１０が図示される。リセット導線２１１および２１２は入出力セクション２０１を通じてコア２０３に結合される。導線２１１上の信号は、コア２０３を既知の初期状態に強制するため使用され、この状態から、コア２０３は予め定められた態様でそのサブシステム機能を行なうよう作用するであろう。たとえば、集積回路２００を組入れたＰＩＤに初めて電力が印加されるとき、コア２０３のリセットが必要である。リセットユニット２１０が電源２０６の部分であってもよいことは明らかである。
一実施例においては、集積回路２００および周辺コンポーネント２０５の消費電力の節約のため、電源２０６は導線２０７上の電力を停止できる。電源２０６のさまざまな実現例が広く知られており、一般的に、（ＡＣ電力結合部およびバッテリパックの両方を有する）１次電源、２次電源および（図１に参照番号２２１で図示する）スイッチを含む。スイッチ２２１は、１つの位置にあるときは、１次電源から導線２０７、２０８および２０９に電力を印加する。第２の位置にあるときは、スイッチ２２１は２次電源から導線２０８および２０９に電力を印加するが、導線２０７においては電力を停止させる。導線２０７から電力を取り除くことによって、周辺コンポーネント２０５およびドライバセクション２０２がパワーオフする。ドライバセクション２０２は、導線２０８に電力が印加されるが導線２０７からは電力が取り除かれる時間の間、コア２０３から周辺コンポーネント２０５への電流のフローを「オフにする」機能を果たす１つまたは２つ以上のドライバ回路を含む。したがって、コア２０３を周辺コンポーネント２０５から電気的に分離するためには入出力セクション２０２で十分である。
ドライバセクション２０２に結合されるコア２０３の部分は、ドライバセクション２０２がパワーオフされるときリセットしなければならない。コア２０３は周辺コンポーネント２０５と通信するよう設計されるが、節電のためにドライバセクション２０２および周辺コンポーネント２０５がパワーオフされているときはそうできない。周辺コンポーネント２０５が再びパワーオンされるまで、ドライバセクション２０２に結合されたコア２０３の部分がリセットされた（すなわち不活性の）ままであると、さらに電力が節約されるであろう。コア２０３の部分をリセットするため、リセット導線２１２が設けられる。ここで、周辺コンポーネント２０５をパワーオフするプロセスは少なくとも、リセット導線２１２上の信号を活性にするステップと、導線２０７から電力を取り除くステップとを必要とするであろう。そして、周辺コンポーネント２０５をパワーオンするプロセスは、少なくとも、導線２０７に電力を印加するステップと、電源２０６が安定するまで（集積回路製造業者により特定される）ある時間の間待機するステップと、リセット導線２１２上の信号を不活性にするステップとを必要とするであろう。リセット信号を不活性にするまでに必要な時間の適切な長さは、５マイクロ秒である。以下に説明するタイミング図を参照して、パワーオフステップおよびパワーオンステップをより詳細に説明する。
周辺コンポーネント２０４が電力供給を受けたままであるときに周辺コンポーネント２０５の電源を落とすためには、ドライバセクション２０１およびコア２０３が電力供給を受けたままであるときにドライバセクション２０２をパワーオフしなければならない。ドライバセクションに別個の異なる電源入力を設けることによりこの機能が可能になる。応用例に依存して、集積回路２００が、各々に別個の電源が設けられる１つまたは３つ以上の入出力ドライバセクションを用いてもよいことは明らかである。
図２を参照し、図１の代替的実施例内の集積回路２００ならびに周辺コンポーネント２０４および２０５が図示される。図１に示すシステムにおけるのと同様、周辺コンポーネント２０４および２０５はそれぞれドライバセクション２０１および２０２に結合される。リセットユニット２１０も２つのリセット導線２１１および２１２を備えるよう構成され、これらはドライバセクション２０１を通じてコア２０３に結合される。使用中、ドライバセクション２０１および２０２、コア２０３ならびに周辺コンポーネント２０４および２０５に電力を印加するため、電源３００が設けられる。図示される電源３００は、５つの電力導線３０１、３０２、３０３、３０４および３０５を備える。導線３０１は周辺コンポーネント２０５の電源入力に結合され、導線３０２はドライバセクション２０２の電源入力に結合され、導線３０３はコア２０３の電源入力に結合され、導線３０４はドライバセクション２０１の電源入力に結合され、導線３０５は周辺コンポーネント２０４の電源入力に結合される。
図１と図２との違いは、図１の周辺コンポーネント２０５およびドライバセクション２０２が同一の導線２０７により電力供給を受けていたのに対し、（図２の周辺コンポーネント２０５およびドライバセクション２０２に結合される）導線３０１と３０２とは別個である点である。同様に、図１の周辺コンポーネント２０４およびドライバセクション２０１が同一の導線２０９により電力供給を受けていたのに対し、図２においては（周辺コンポーネント２０４およびドライバセクション２０１に結合される）導線３０４および３０５は別個のものである。図２のシステムにおいては、節電のために使用されるパワーオンおよびパワーオフシーケンスは、同時に導線３０１および３０２に対して用いられる。パワーオンおよびパワーオフシーケンスを作動させるため、スイッチ３０６が使用される。もし所望であれば、節電モード以外の応用のために、異なった電圧レベルを導線３０１および３０２に電源３００が印加してもよい。電源２０６と同様、電源３００は一般的に、１次電源および２次電源を含む。（導線３０１、３０２、３０３、３０４および３０５に電力を供給する）１次電源と（導線３０３、３０４および３０５に電力を供給する）２次電源との間の切換のため、スイッチ３０６が使用される。
次に図３を参照して、コア２０３内に構成されるサブシステムを有する集積回路２００が図示される。集積回路２００はメモリ制御ユニット４０１、ＲＴＣユニット４０２、サブユニット４０３およびクロック制御ユニット４１８を備えるよう構成される。サブユニット４０３は、集積回路２００が提供するよう設計される、１つまたは２つ以上の基本的な、基本を拡張した、または付加的なサブシステムを備える。一実施例においては、サブユニット４０３は中央処理ユニット（ＣＰＵ）でもよく、これによって集積回路２００は集積プロセッサとなる。図示されるメモリ制御ユニット４０１は入出力ドライバセクション４０４に結合され、図示されるＲＴＣユニット４０２は入出力ドライバセクション４０５に結合され、図示されるサブユニット４０３は入出力ドライバセクション４０６とメモリ制御ユニット４０１との間に結合される。
クロック制御ユニット４１８は、外部クリスタル４２０により駆動される発振器回路およびメモリユニット４０１とサブユニット４０３とに対するクロックを発生するフェーズロックドループ（ＰＬＬ）を含んでもよい。クロック制御ユニット４１８はさらに、サブユニット４０３へのクロック出力を不能化するよう構成され、もし所望であれば、節電モードの間メモリ制御ユニット４０１へのクロックを不能化するよう構成される。リセット導線４０８上のリセット信号が不活性でありかつリセット導線４０９上のリセット信号が活性に移行するとき、節電モードに入る。リセット導線４０８は、コア２０３内の各サブシステムに結合される。したがって、リセット導線４０８は、集積回路２００全体をリセットさせる「マスタリセット」信号を搬送する。ここで、リセット導線４０８をマスタリセット導線４０８と呼ぶ。リセット導線４０９は、サブユニット４０３、メモリ制御ユニット４０１およびクロック制御ユニット４１８に結合される。したがって、リセット導線４０９はＲＴＣユニット４０２をリセットできない。リセット導線４０９は、集積回路２００の特定のサブシステムをリセットさせる「部分リセット」信号を搬送する。ここで、リセット導線４０９を部分リセット導線４０９と呼ぶ。パワーマネージメントモードの間フェーズロックドループはパワーオンのままであるが、フェーズロックドループの出力は不能化される。加えて、クロック制御ユニット４１８の発振器回路部分は電力供給を受けたままである。発振器の出力は活性のままであり、ＲＴＣユニット４０２および場合によりメモリ制御ユニット４０１のクロックを継続する。クロック制御ユニット４１８は、発振器入力（図示せず）を受け取るため入出力ドライバセクション４０５および部分リセット導線４０９に結合される。
一実施例においては、メモリ制御ユニット４０１は、ＤＲＡＭメモリまたはスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）とインタフェースするよう構成される。特定的には、メモリ制御ユニット４０１は、ＣＡＳビフォアＲＡＳリフレッシュまたはセルフリフレッシュを用いるＤＲＡＭメモリとインタフェースするよう構成される。ＲＴＣユニット４０２は、ＡＴアーキテクチャの実時間クロックおよびコンフィギュレーションＲＡＭ機能を実現する。
図３に示すシステムはさらに、マスタリセット導線４０８と部分リセット導線４０９とを備えるリセットユニット４０７を含む。多くの典型的な実施例においては、リセットユニット４０７が電源４１３内に構成されることは明らかである。さらに、リセット導線４０８および４０９上に与えられるリセット信号は集積回路２００に関して同期である必要はないことは明らかである。すなわち、リセット導線４０８および４０９は、集積回路２００内で発生されるクロックに関連して発生されるのではない。リセット４０８および４０９は、集積回路２００の動作に関して非同期である。リセット導線４０８および４０９はコア２０３の部分に結合される。部分リセット導線４０９の行なう機能について以下に詳細に説明する。部分リセット導線４０９はＲＴＣユニット４０２に結合されず、したがって、部分リセットの間、正確な時間／日付およびコンフィギュレーション情報が維持できる。サブユニット４０３内のコンフィギュレーションレジスタ４１７内のコンフィギュレーションビットにより選択されるように、部分リセット導線４０９をメモリ制御ユニット４０１に影響しないよう選択できる。マスタリセット導線４０８が集積回路を既知の初期状態に強制した後、ソフトウェアによってコンフィギュレーションビットが設定され、節電モード間のＤＲＡＭリフレッシュを可能化または不能化する。コンフィギュレーションビットが設定されると、部分リセット導線４０９によるメモリ制御ユニット４０１のリセットは禁止される。したがって、メモリ制御ユニット４０１は、１つまたは２つ以上のＤＲＡＭモジュール４１１に対するリフレッシュサイクルを提供し続けるであろう。この態様において、集積回路２００がその節電モードにあるとき、ＤＲＡＭモジュール４１１はそこに記憶されたデータを保持する。コンフィギュレーションビットが設定されないと、部分リセット導線４０９によるメモリ制御ユニット４０１のリセットは禁止されない。したがって、コンフィギュレーションビットが設定されないとき節電モードの間ＤＲＡＭリフレッシュは行なわれない。
コンフィギュレーションレジスタ４１７内の第２のコンフィギュレーションビットは、１つの値によって、セルフリフレッシュＤＲＡＭがＤＲＡＭモジュール４１１として設置されたことを示す。第２のコンフィギュレーションビットはこれと逆の値によって、ＣＡＳビフォアＲＡＳリフレッシュＤＲＡＭがＤＲＡＭモジュール４１１として設置されたことを示す。メモリ制御ユニット４０１が多くの異なったパワーマネージメントモードにおいて同じタイプのリフレッシュを実行することが注意される。
図３に示すシステムはさらに、入出力ドライバセクション４０６に結合される周辺コンポーネント４１２を含む。電力導線４１４、４１５および４１６を有する電源４１３が含まれる。導線４１４は周辺コンポーネント４１２およびドライバセクション４０６に結合され、導線４１５はメモリ制御ユニット４０１、実時間クロックユニット４０２、サブユニット４０３、コアセクション２０３の残りの部分、およびドライバセクション４０５に結合され、導線４１６はＤＲＡＭモジュール４１１およびドライバセクション４０４に結合される。コンフィギュレーションＲＡＭおよびＲＴＣ情報を維持するため継続的に電力を印加するために導線４１５が使用される。（図１に示す）スイッチ２２１および（図２に示す）スイッチ３０６の動作と同様に、スイッチ４１９が、導線４１４に電力を印加しかつ電力を取り除くために使用される。電源４１３はまた一般的に１次電源および２次電源を備えるよう構成され、それらの切換を行なうようスイッチ４１９が構成される。特定的には、スイッチ４１９は、（導線４１４、４１５および４１６に電力を印加する）１次電源と（導線４１５および４１６に電力を印加する）２次電源との間の切換を行なうよう構成される。スイッチ４１９はさらに、ＤＲＡＭリフレッシュが不能化されるならば、導線４１６の電源を落とすよう構成される。
（図示しない）他のシステムを、ＤＲＡＭモジュール４１１に結合される導線および入出力ドライバセクション４０４に結合される他の別個の導線を備えるよう構成できるであろう。このようなシステムにおいては、セルフリフレッシュＤＲＡＭモジュールがＤＲＡＭモジュール４１１用に使用され、かつ、ＤＲＡＭモジュール４１１へのインタフェース信号がセルフリフレッシュモードのために必要とされる論理０レベルに保持されるならば、入出力ドライバセクション４０４に結合された導線の電源を落とすよう、スイッチ４１９を構成することができるであろう。
節電モード（すなわち、導線４１４および場合により導線４１６がパワーオフされるとき）においては、サブユニット４０３はリセット状態に維持され、メモリ制御ユニット４０１は場合によりリセット状態に維持される。メモリ制御ユニット４０１およびサブユニット４０３に別個の電源入力が与えられ、したがって、ＲＴＣユニット４０２に電力供給されるときこれらをパワーオフすることができるのであれば、ＲＴＣユニット４０２をメモリ制御ユニット４０１およびサブユニット４０３から電気的に分離する必要があるだろう。電気的分離を行なわないと、集積回路２００のパワーオフされた区域に、ＲＴＣユニット４０２から大きな漏れ電流が生じるかもしれない。電気的分離のためには付加的なシリコンの面積が必要であり、したがって入出力セクションにしか設けられない。リセット状態に維持されるときおよびクロック制御ユニット４１８によりクロックされないときにサブユニット４０３およびメモリ制御ユニット４０１が引き出す電力の量はわずかである。したがって、集積回路２００のコア内のユニットの電気的分離のコストをかけずに、節電が達成される。
次に図４を参照し、集積回路２００の入出力ドライバセクション内で使用される入出力ドライバ回路の回路図を示す。入出力ドライバ回路は、コア２０３のセクションと集積回路２００の外側に構成される対応する入出力パッドとの間に結合される。各ドライバ回路は単一のパッドに結合される。したがって、各入出力ドライバセクションにおいて、その入出力ドライバセクションに関連するパッド（すなわちピン）の各々に対し１つのドライバ回路が含まれる。このドライバ回路の実施例においてはＣＭＯＳトランジスタを図示しているが、他の実施例は他のタイプのトランジスタを用いてもよいことは明らかである。ＣＭＯＳトランジスタは３つの結合点、すなわちドレイン、ソースおよびゲートを有する。ソースに関してゲートにバイアスがかけられるとき、ソースからドレインに電流が流れる。Ｐチャネルトランジスタの活性化のためには、ソースに対してゲートに負バイアスをかけなければならない（すなわち、ゲートに印加される電圧はソースに印加される電圧よりも低くなければならない）。Ｎチャネルトランジスタの活性化のためには、ソースに対してゲートに正バイアスをかけなければならない（すなわち、ゲートに印加される電圧はソースに印加される電圧よりも高くなければならない）。
図４を参照し、入出力回路はハイ駆動トランジスタ５００を含む。ハイ駆動トランジスタ５００のソースは入力電源導線５０１に結合され、ドレインは入出力パッド５０２に結合され、ゲートは第１のレベルトランスレータ／プリドライバ５０３に結合される。レベルトランスレータ／プリドライバ５０３はさらにコア２０３に結合される。コア２０３は、論理レベルに対応する電圧をトランスレータ／プリドライバ５０３に対して駆動する。そしてトランスレータ／プリドライバ５０３は、コア２０３からの電圧をハイ駆動トランジスタ５００のゲートに対して論理レベルに対応する別の電圧に変える。ハイ駆動トランジスタ５００のゲートにおいて与えられる電圧が活性レベルにあれば、導線５０１からの電流は、入出力パッド５０２の電圧レベルを導線５０１の電圧レベルに上げる。
入出力パッド５０２はインタフェース装置への結合のため、さらに、集積回路の外部で利用可能な入出力ピン（図示せず）に結合される。入出力パッド５０２の電圧が導線５０４に印加される電圧を超えることを防止するため、クランプ回路５１４が使用される。
図４の入出力回路はさらに、ソースが入出力パッド５０２に結合され、ドレインが接地５０６に結合され、ゲートが第２のレベルトランスレータ／プリドライバ５０７に結合されるロー駆動トランジスタ５０５を含む。レベルトランスレータ／プリドライバ５０７はさらにコア２０３に結合され、論理レベルに対応する電圧をトランスレータ／プリドライバ５０７に駆動する。トランスレータ／プリドライバ５０７は、コア２０３により与えられる電圧をロー駆動トランジスタ５０５のゲートに対し論理レベルに対応する電圧に変換する。ロー駆動トランジスタ５０５のゲートに与えられる電圧が活性化レベルに対応すれば、入出力パッド５０２の電圧レベルは接地電圧５０６に下げられる。ハイ駆動トランジスタ５００およびロー駆動トランジスタ５０５のいずれも活性でないときは、入出力パッド５０２はトライステートにあることが注意される。図４の入出力回路にプルアップトランジスタ５０８が任意に含まれる。ロー駆動トランジスタ５０５およびハイ駆動トランジスタ５００のいずれも活性でないとき、入出力パッド５０２の電圧を導線５０１の電圧で維持するよう、プルアップトランジスタ５０８は構成される。プルアップトランジスタ５０８はハイ駆動トランジスタ５００と同様Ｐチャネルトランジスタである。ロー駆動トランジスタ５０５はＮチャネルトランジスタである。
入力バッファ５０９もまた、図４の入出力回路内に含まれる。このバッファは入出力パッド５０２の電圧をコアに送る。ブルダウントランジスタ５１０は、ソースが入出力パッド５０２に結合され、ドレインが接地５０６に結合され、ゲートがコア２０３からの入力（ここでは「終端の強制」、「終わり強制」または「終端強制信号」と呼ぶ）に結合されるよう構成される。集積回路が節電モードに入ると導線５０１および５０４の電力がパワーオフされる。パワーオン導線５０１および５０４がパワーオフされるとき、入出力ノードはトライステートにある。入力バッファ５０９は、フローティングトライステート入力に接続されるとき、大量の電流を引き出すことができる。この実施例においては、コア２０３は、節電モードの間、プルダウントランジスタ５１０のゲートを論理１に駆動する。プルダウントランジスタ５１０は入出力パッド５０２を接地電圧に駆動し、未知のトライステート値を入出力パッド５０２から取り除く。したがって、入力バッファ５０９は規定された接地電圧の値に基づいて切換を行ない、この値に留まり、プルダウントランジスタ５１０の活性のままであるかぎり微量の電流を引き出すであろう。マスタリセット導線４０８および部分リセット導線４０９の値をサンプリングすることによって、コア２０３により終端強制が導出される。いずれかのリセット導線が活性リセット値を搬送していれば、終端強制が活性にされる。
図１、図２および図３の実施例は、各ドライバセクションおよび電源に１つの導線が結合されることを示していることが注意される。しかし図４からは、各入出力ドライバセクションに関連する２つの電力導線、すなわち導線５０１および５０４があることが理解される。別個の電源入力が導線５０１および導線５０４に結合される場合は、導線５０１のパワーオンの前にまたは導線５０１のパワーオンと同時に導線５０４がパワーオンされることが重要である。もしこの手順が守られなければ、クランプ回路５１４のダイオードには、ダイオードに大電流を流れさせる状態である、「順方向バイアス」がかけられるであろう。大電流は、素子に損傷を与えるかもしれない。同様にドライバ回路をパワーオフするときは、導線５０４のパワーオフよりも前に、または導線５０４のパワーオフと同時に導線５０１をパワーオフすることが重要である。
図５を参照し、集積回路２００の初期電源立上げのために使用される信号を示すタイミング図が図示される。このタイミング図に示す手順は、ここに説明する各実施例に当てはまるが、特に図３の実施例を参照して説明する。導線４１５上で搬送される電力レベルが導線信号６０１として図示され、導線４１４上で搬送される電力レベルが導線信号６０４として図示され、導線４１６上で搬送される電力レベルが導線信号６０２として図示される。これらの出力には、（図５の６０３で示す）マスタリセット導線４０８上で搬送される信号が不活性の値になる前に電力が印加されなければならない。この要件によって、既知の状態への適切なリセットが行なわれるために必要とされる時間、集積回路のコアが完全に電力を供給され安定することが確実になる。一実施例において必要とされるこの時間の量は１秒であり、図５では矢印６００によって示す。また図中信号６０５として示すのは、部分リセット導線４０９上で搬送される信号である。信号６０５はマスタリセット導線信号６０３と同時に不活性値になる。集積回路への電力供給における他の重要な要因は、（図４に示すような）入出力ドライバ回路の２つの電源入力に関する。もし導線５０１および導線５０４が別個の電源導線により電力供給されるのであれば、導線５０１に電力を印加する前にまたは導線５０１への電力の印加と同時に導線５０４に電力を印加することが重要である。
図６を参照し、制御レジスタ４１７（図３）を通じてＤＲＡＭリフレッシュは不能化されて、節電モードに入るためのタイミング図を示す。図示されるマスタリセット導線信号６０３は不活性（ハイ）のままであり、図示される部分リセット導線信号６０５は活性に変化している。不活性のマスタリセット導線信号６０３および活性の部分リセット導線信号６０５は集積回路２００に対して節電モードに入るべきであることを示す。矢印７００に示すようにこの後、導線信号６０４および６０２はパワーオフされる。一実施例においては、導線信号６０４および６０２をパワーオフする前に必要な時間の量は５マイクロ秒である。図示される（コア２０３に結合される）導線信号６０１は電力供給を受けたままであり、したがって内部コアセクションに対する電力を維持する。たとえば図３の実施例においては、ＲＴＣユニットは通常の機能を継続する。もし（図４に示すように）入出力ドライバが導線５０１および５０４に対する別個の異なる電源を備えるよう構成されるのであれば、導線５０４のパワーオフの前にまたは導線５０４のパワーオフと同時に導線５０１をパワーオフしなければならない。図示されるように導線信号６０４および６０２を同時にパワーオフする必要はないが、導線信号６０４および６０２は各々、部分リセット導線信号６０５が活性に変化した後最低時間にわたって電力供給を受けたままでなければならない。
図７を参照し、図３の実施例の制御レジスタ４１７を通じてＤＲＡＭリフレッシュが可能化されたとき節電モードに入るためのタイミング図が示される。図６におけると同様、マスタリセット導線信号６０３は不活性（ハイ）のままであり、部分リセット導線信号６０５は活性にされており、節電モードに入るべきことを集積回路２００に示している。図７の矢印８００で示すようにこの後、導線信号６０４はパワーオフするであろう。一実施例においては、導線信号６０４のパワーオフ前に必要とされる時間の量は２リフレッシュサイクルに等しく、ここでリフレッシュサイクルとは、ＤＲＡＭメモリのリフレッシュとリフレッシュの間の時間量である。この時間は設置されるＤＲＡＭモジュール４１１に依存する。図示される導線信号６０１は電力供給されたままである。図示される導線信号６０２は電力供給を受けたままであり、したがって、リフレッシュが起こるであろうし、したがって、ＤＲＡＭモジュール４１１は電力供給されたままである。もし、入出力ドライバが導線５０１および５０４に対する別個の異なる電源を備えるよう構成されるのであれば、導線５０４のパワーオフの前にまたは導線５０４のパワーオフと同時に導線５０１をパワーオフしなければならない。
図８は、図３の実施例において、節電モードを出るためのタイミング図である。図示されるマスタリセット導線信号６０３は不活性であり、図示される部分リセット導線信号６０５は不活性に変化していき、節電モードから出るべきことを集積回路２００に示す。節電モードから出ることができるようにするためには、導線信号６０４および６０２をパワーオンしなければならない。図８の矢印９００によって示される時間が、導線信号６０４および６０２をパワーオンした後、部分リセット導線信号６０５が不活性に変化できるようになる前に経過しなければならない。一実施例においては、この必要とされる時間の量は、５マイクロ秒である。もし、入出力ドライバが導線５０１および５０４に対する別個の異なる電源を備えるよう構成されるのであれば、導線５０１のパワーオンの前または導線５０１のパワーオンと同時に導線５０４をパワーオンしなければならない。一旦部分リセット導線信号６０５が不活性になると、集積回路２００は通常動作に戻るであろう。
次に図９を参照し、集積回路２００において節電モードに入るプロセスの判断フローグラフを図示する。開始端１０００は集積回路２００が通常動作にあることを示す。判断ボックス１００１は、通常動作の間、リセット導線信号６０３および６０５の状態が調べられることを示す。もしマスタリセット導線信号６０３が不活性であり、部分リセット導線信号６０５が活性であれば、集積回路２００は節電モードに入るプロセスを開始する。そうでなければ集積回路は通常動作のままである。節電モードに入るときは、プロセスボックス１００２に図示するステップが実行される。第１に、前述のように導出される終端強制信号を活性にすることによって、図４に示すようなドライバ回路のプルダウントランジスタ５１０が可能化される。プルダウントランジスタ５１０は、部分リセット導線信号６０５によりリセットされるべきユニットに関連するドライバ回路に対して、可能化される。第２に、部分リセット導線４０９に結合されたユニットのリセットが開始される。ＤＲＡＭリフレッシュが可能化される場合には、サブユニット４０３がリセットされる。ＤＲＡＭリフレッシュが不能化される場合は、サブユニット４０３およびメモリ制御ユニット４０１の両者がリセットされる。判断ボックス１００３に図示するように、そして集積回路２００は先に進む前にリセットの完了を待つ。
リセットが完了すると、プロセスボックス１００４に列挙した作業が実行される。特定的には、クロック制御ユニット４１８はサブユニット４０３へのクロックを不能化し、もしリフレッシュが不能化されれば、メモリ制御ユニット４０１へのクロックを不能化する。もしサブユニット４０３およびメモリ制御ユニット４０１の両方がリセットされるのであれば、集積回路の（クロック制御ユニット４１８内に組入れられる）フェーズロックドループも停止する。クロック制御ユニット４１８内の発振器はＲＴＣブロック４０２をクロックし、任意に、メモリ制御ユニット４０１をクロックする。これらの作業が完了した後、集積回路は終了端１００５に示されるように節電モードに入る。
図１０を次に参照し、集積回路２００における節電モードから出るための判断フロー図が図示される。開始端１１００に示すように、図１０に示すプロセスが実行されるためには、集積回路２００の状態が節電モードでなければならない。節電モードの間、リセット導線信号６０３および６０５が調べられる。判断ボックス１１０１に示すように、もしリセット導線信号６０３および６０５の両方が不活性であれば、集積回路２００は通常動作に戻るプロセスを開始する。そうでない場合には、集積回路は節電モードに留まる。節電モードを脱するプロセスの第１のステップがプロセスボックス１１０２に示される。すなわち、クロック回路４１８内のフェーズロックドループ回路の再スタートが開始され、入出力ドライバ回路内のプルダウントランジスタが終端強制を不活性にすることによって不能化される。判断ボックス１１０３に示すように、クロック制御ユニット４１８は、フェーズロックドループ回路がこの再スタートシーケンスを完了するまで待機する。フェーズロックドループの再スタートが完了すると、クロック制御ユニット４１８は、プロセスボックス１１０４に示すように、節電モードに入ったときにリセットされたユニットへのクロックを可能化する。クロックが可能化されると、終了端１１０５に示すように、集積回路２００は通常動作モードになる。
一旦上述の開示を完全に理解すれば、多くの変更および修正が当業者には明らかになるであろう。添付した請求の範囲は、このような変更および修正をすべて包含すると解釈されるものと意図される。

Claims (11)

1. 集積回路であって、
   コアセクションを含む集積回路のセクションを含み、前記コアセクションは複数のサブシステムを含み、前記複数のサブシステムの３つは、
   実時間クロックレジスタ、コンフィギュレーションＲＡＭおよびシステムＤＲＡＭメモリコントローラであり、
   前記複数のサブシステムの１つは、部分リセット信号が前記ＤＲＡＭメモリコントローラをリセットするかどうかを示す２進値を記憶するコンフィギュレーションレジスタを含み、前記集積回路はさらに、
   集積回路上に構成されるマスタリセットピンを含み、マスタリセットピン上でマスタリセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションＲＡＭは初期化され、前記集積回路はさらに、
   集積回路上に構成される部分リセットピンを含み、部分リセットピン上で部分リセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションＲＡＭは初期化されない、集積回路。
2. 前記実時間クロックレジスタ、前記コンフィギュレーションＲＡＭおよび前記ＤＲＡＭメモリコントローラを除く前記複数のサブシステムは、前記部分リセットピンが前記部分リセット信号を受取る時間の間に初期化される、請求項１に記載の集積回路。
3. 前記実時間クロックレジスタは、前記マスタリセット信号の変化と非同期でありかつ、さらに前記部分リセット信号の変化と非同期である第１の周波数においてクロックされる、請求項１に記載の集積回路。
4. 集積回路であって、
   コアセクションを含む集積回路のセクションを含み、前記コアセクションは複数のサブシステムを含み、前記複数のサブシステムの３つは、
   実時間クロックレジスタ、コンフィギュレーションＲＡＭおよびシステムＤＲＡＭメモリコントローラであり、前記集積回路はさらに、
   集積回路上に構成されるマスタリセットピンを含み、マスタリセットピン上でマスタリセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションＲＡＭは初期化され、前記集積回路はさらに、
   集積回路上に構成される部分リセットピンを含み、部分リセットピン上で部分リセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションＲＡＭは初期化されず、
   前記集積回路は、前記システムＤＲＡＭメモリコントローラによりアドレス指定可能なメモリセルのアレイに結合されるよう構成され、
   前記複数のサブシステムの１つは、２進値を記憶するコンフィギュレーションレジスタを含み、前記部分リセット信号を受取ると、前記ＤＲＡＭメモリコントローラがリセットされ、かつ、メモリセルの前記アレイのリフレッシュが禁止される、集積回路。
5. 集積回路であって、
   コアセクションを含む集積回路のセクションを含み、前記コアセクションは複数のサブシステムを含み、前記複数のサブシステムの３つは、
   実時間クロックレジスタ、コンフィギュレーションＲＡＭおよびシステムＤＲＡＭメモリコントローラであり、前記集積回路はさらに、
   集積回路上に構成されるマスタリセットピンを含み、マスタリセットピン上でマスタリセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションＲＡＭは初期化され、前記集積回路はさらに、
   集積回路上に構成される部分リセットピンを含み、部分リセットピン上で部分リセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションＲＡＭは初期化されず、
   前記集積回路は、前記システムＤＲＡＭメモリコントローラによりアドレス指定可能なメモリセルのアレイに結合されるよう構成され、
   前記複数のサブシステムの１つは、２進値を記憶するコンフィギュレーションレジスタを含み、前記部分リセット信号を受取ると、前記ＤＲＡＭメモリコントローラがリセットされず、かつ、メモリセルの前記アレイのリフレッシュが禁止されない、集積回路。
6. 前記コンフィギュレーションレジスタは２進値を記憶し、メモリセルの前記アレイに対してＣＡＳビフォアＲＡＳリフレッシュモードが選択される、請求項５に記載の集積回路。
7. 前記コンフィギュレーションレジスタは２進値を記憶し、メモリセルの前記アレイに対してセルフリフレッシュモードが選択される、請求項５に記載の集積回路。
8. 個人情報装置であって、
   使用中、部分リセット信号およびマスタリセット信号を生成するよう適合されるリセットユニットと、
   集積回路のコアセクション内のサブシステムとを含み、前記サブシステムは前記部分リセット信号および前記マスタリセット信号を受取るよう結合され、前記個人情報装置はさらに、
   前記コアセクションに結合されるシステムＤＲＡＭのメモリセルのアレイと、
   前記サブシステム内のコンフィギュレーションレジスタとを含み、前記コンフィギュレーションレジスタは、前記部分リセットが活性の間メモリセルの前記アレイがリフレッシュを受取るかどうかを決定するビット位置を有し、さらに、前記システムＤＲＡＭのメモリセルの前記アレイに対するＣＡＳビフォアＲＡＳリフレッシュモード、または前記システムＤＲＡＭのメモリセルの前記アレイに対するセルフリフレッシュモードのうちの１つを決定するビット位置を有する、個人情報装置。
9. 前記集積回路の前記コアセクション内にＣＰＵサブシステムをさらに含む、請求項８に記載の個人情報装置。
10. 前記集積回路の前記コアセクション内に実時間クロックサブシステムをさらに含む、請求項８に記載の個人情報装置。
11. 集積回路であって、
    コアセクションを含む集積回路のセクションを含み、前記コアセクションは、
    実時間クロックレジスタ、コンフィギュレーションＲＡＭおよびシステムＤＲＡＭメモリコントローラを含み、前記集積回路はさらに、
    集積回路上に構成されるマスタリセットピンを含み、マスタリセットピン上でマスタリセット信号を受取ると、前記実時間クロックレジスタ、前記コンフィギュレーションＲＡＭおよび前記システムＤＲＡＭメモリコントローラは初期化され、前記集積回路はさらに、
    集積回路上に構成される部分リセットピンを含み、部分リセットピン上で部分リセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションＲＡＭは初期化されず、前記システムＤＲＡＭメモリコントローラは、部分リセットピン上で部分リセット信号を受取るとメモリセルのアレイにリフレッシュを提供するか提供しないかをプログラム可能である、集積回路。

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