DE69605127T2

DE69605127T2 - Kernteil mit asynchroner teilweisen rücksetzung

Info

Publication number: DE69605127T2
Application number: DE69605127T
Authority: DE
Inventors: Daniel Reents
Original assignee: Advanced Micro Devices Inc
Current assignee: GlobalFoundries Inc
Priority date: 1995-11-08
Filing date: 1996-07-17
Publication date: 2000-08-17
Anticipated expiration: 2016-07-18
Also published as: US5860125A; US6067627A; JP2000500258A; WO1997017647A1; DE69605127D1; EP0859975B1; EP0859975A1; JP3894573B2

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf ein Personalcomputer- (PC-) system und insbesondere auf einen Kernbereich innerhalb des PCs, der asynchron entweder vollständig oder teilweise zurückgesetzt werden kann.

2. Beschreibung der verwandten Technik

In WO 89/09957 wird ein Mikrocomputer mit einem Prozessor beschrieben, der mit einem zyklischen Reset-Signal arbeitet und auf ein weiteres Reset- Signal an einem Eingang anspricht, damit der Inhalt eines dem Prozessor zugeordneten RAMs aufgefrischt wird. Zum Unterscheiden zwischen einem zyklischen Reset-Signal und einem weiteren Reset-Signal wird ein ein weiteres Reset-Signal anzeigendes Signal zu einem weiteren Eingang des Prozessors geführt, welcher dann beide Eingänge überwacht.
In JP A 03 166615 wird eine dem Stand der Technik entsprechende Initialisierungsfaktor-Analyseschaltung beschrieben, in der ein Reset-Faktor zum Löschen eines Speichers, mit Ausnahme eines spezifischen Teils bei teilweisem Reset, verwendet wird.
Persönliche Informationsvorrichtungen (nachstehend als PIDs bezeichnet) sind in der Industrie bekannt. Typischerweise weist eine PID eine auf Computerbasis arbeitende Vorrichtung auf, die Daten gemäß einem von einem Anwender festgelegten Programm speichern und verarbeiten kann. Bekannte PIDs sind: Notebook-Computer, Subnotebook-Computer, digitale Hilfsein richtung (Testeinheiten, Meßeinrichtungen etc.); elektronische Kalender, Terminplaner, "intelligente" Telefone etc. Je nach ihrer Verwendung werden PIDs als tragbare Einrichtungen für Kommunikation, Berechnung und allgemeine Planung der täglichen Aktivitäten eines Anwenders eingesetzt.
In PIDs werden typischerweise sowohl eine AC-Leistungsversorgung und/ oder ein Batteriesatz (primäre Leistungsquelle) als auch eine Reserveleistungsversorgung (sekundäre Leistungsquelle) verwendet. Der Batteriesatz ermöglicht den Betrieb der PID an einem von einer AC-Anschlußstelle entfernten Ort. Somit ermöglicht es die Vorrichtung einem Anwender, z. B. bei einem Kunden, zu Hause oder auf Reisen auf in der PID gespeicherte Informationen zuzugreifen und diese zu verarbeiten.
In einer PID ist mindestens ein Satz Basis-Teilsysteme implementiert, die umfassen: eine zentrale Verarbeitungseinheit (CPU), eine Eingangs-/Ausgangsstruktur, einen Speicher, einen Steuerbus und einen Adressenbus. Jedes der vorgenannten Basis-Teilsysteme der PID kann auf separaten Silikonsubstraten oder auf einem einzelnen monolithischen Substrat, z. B. einer "integrierten Schaltung", installiert sein. Wenn eines der Teilsysteme auf der integrierten Schaltung die CPU ist, wird die integrierte Schaltung als "integrierter Prozessor" bezeichnet. Je nach Komplexität der PID können zusätzliche Teilsysteme den oben aufgeführten Basis-Teilsystemen hinzugefügt werden. Ferner können die Basis-Teilsysteme sowie die zusätzlichen Teilsysteme den oben aufgeführten Basis-Teilsystemen hinzugefügt werden. Außerdem können die Basis-Teilsysteme sowie die zusätzlichen Teilsysteme auf demselben Silikonsubstrat als integrierter Prozessor ausgebildet sein.
Eines der wie oben erwähnt in einer PID enthaltenen Basis-Teilsysteme ist ein Speicher. Der Speicher ist typischerweise ein dynamischer Direktzugriffsspeicher oder DRAM. Beim DRAM ist es erforderlich, daß jede Speicherzelle aufgefrischt wird. Beim Auffrischen handelt es sich um einen Prozeß, bei dem der Inhalt der Speicherzelle heraustransferiert anschließend wieder in die Speicherzelle zurücktransferiert wird. Auffrischen ist erforderlich, da den Zellen zugeordnete Kondensatoren Spannung nicht dauerhaft halten können. Die Spannung stellt den in der Zelle gespeicherten Wert dar, und somit kann der Wert mit der Zeit verloren gehen. Da nicht gewährleistet ist, daß während des natürlichen Betriebs des Systems auf eine vorgegebene Zelle innerhalb einer vorgegebenen Zeit zugegriffen wird, ist eine Auffrischlogik in jeder Speichersteuereinheit enthalten, die typischerweise mit dem DRAM gekoppelt ist, im DRAM selbst enthalten ist oder mit einer Kombination aus der Speichersteuereinheit und/oder dem DRAM gekoppelt ist. Zwei typische Auffrischkonfigurationen sind CAS-vor-RAS-Auffrischung und Selbstauffrischung.
Bei der CAS-vor-RAS-Auffrischung werden zwei Interface-Signale zwischen dem DRAM und seiner Steuereinheit in gegenüber normalem Zugriff umgekehrter Reihenfolge aktiv gesetzt. Bei normalen Lese- oder Schreibzugriffen auf ein DRAM wird RAS und später CAS aktiv gesetzt. Eine RAS-vor-CAS- Signalisierung führt dazu, daß der DRAM den Inhalt eines angeforderten Speicherplatzes zu dem damit verbundenen Ausgang überträgt. Wenn jedoch CAS und später RAS aktiv gesetzt wird (z. B. CAS vor RAS), interpretiert der DRAM die Anfrage jedoch als Auffrisch-Anforderung. Danach erfolgt eine Auffrischung gemäß einem inkrementierten Register innerhalb des DRAMs. Durch periodische Anwendung der Auffrisch-Signalisiertechnik kann ein Computersystem den gesamten DRAM aufgefrischt halten, und jede Speicherzelle behält weiterhin den Wert bei, der zuletzt von der Speichersteuereinheit gespeichert worden ist.
Bei der Selbstauffrischung wird signalisiert, daß der DRAM mit dem Auffrischen ähnlich der CAS-vor-RAS-Auffrischkonfiguration beginnt, bei der CAS, gefolgt von RAS, aktiv gesetzt wird. Die Anwendung der Selbstauffrischkonfiguration ermöglicht es dem DRAM jedoch, kontinuierlich Auffrischzyklen auszuführen, bis CAS und RAS inaktiv gesetzt sind. Im Gegensatz dazu wird in DRAMs, in denen CAS-vor-RAS-Auffrischung für jeden CAS/RAS-Aktivierungszyklus erfolgt, nur ein Auffrischzyklus durchgeführt:
Die oben aufgeführten Basis-Teilsysteme sind in der IBM-kompatiblen ATPC-Architektur enthalten. Die AT-Architektur ist eine bekannte und beliebte Konfiguration für verschiedene PIDs und erfreut sich weitverbreiteter Akzeptanz in der Computerindustrie, wie aufgrund ihres Einsatzes in einem Großteil von derzeit verkauften PCs ersichtlich. Zusätzlich zu den oben aufgeführten Basis-Teilsystemen werden bei AT-PCs für spezifische PID- Anwendungen erforderliche erweiterte Basis-Teilsysteme eingesetzt. Zusätzlich zu anderen Teilsystemen weist ein als PID verwendetes AT-System folgende erweiterte Basis-Teilsysteme auf: eine Echtzeit-Takteinheit (RTC) und einen Konfigurations-SRAM.
Die RTC-Einheit dient der Aufrechterhaltung von Zeit- und Datumsinformationen im PID. Typischerweise empfängt die RTC-Einheit ein Oszillatoreingangssignal zum Inkrementieren des RTC-Registerwertes. Das Oszillatoreingangssignal wird normalerweise von einem externen Oszillatorkristall angeregt, welcher derart konfiguriert ist, daß er mit einer definierten Frequenz oszilliert. Das RTC-Register wird dann von einem Betriebssystem zum Zeitpunkt des Bootens gelesen, und der ausgelesene Wert wird zum Aktualisieren der dem auf dem integrierten Prozessor laufenden Betriebssystem zugeordneten Zeit- und Datumswerten verwendet. Das Betriebssystem hält dann Zeit und Datum während des normalen Betriebes aufrecht.
Der Konfigurations-RAM hält Informationen über viele der innerhalb oder mit dem integrierten Prozessor gekoppelten und die PID bildenden Teilsysteme (Komponenten) aufrecht. Beispiele für innerhalb des Konfigurations-RAMs aufrecht erhaltene Informationen umfassen die Anzahl und Größe von Festplattenlaufwerken, Größe des mit der CPU gekoppelten Hauptspeichers, Informationen über verschiedene in den Expansionsschlitzen installierten Peripheriekomponenten etc. Der Anwender oder Hersteller der PID legt die Kon figuration der Komponenten fest, wenn die PID zum ersten Mal eingeschaltet wird, so daß das Aufbringen von Leistung dafür sorgt, daß Informationen in dem Konfigurations-RAM gespeichert werden. Jedes Mal, wenn Komponenten aktualisiert, der PID hinzugefügt oder aus dieser entfernt werden, verändert sich der Konfigurations-RAM, so daß der neue Status der PID-Komponenten dargestellt wird. Entsprechend kann die PID immer Informationen über derzeit installierte Komponenten durch Prüfen der in dem Konfigurations-RAM gespeicherten Informationen bestimmen. Der Konfigurations-RAM ist in der Industrie bekannt und wird üblicherweise als "CMOS RAM" bezeichnet.
Damit die oben genannte RTC-Einheit genaue Zeit- und Datumsinformationen und der Konfigurations-RAM die aktuellen Konfigurationsinformationen aufrecht erhält, müssen diese erweiterten Basis-Teilsysteme selbst dann eingeschaltet bleiben, wenn die übrigen Teilsysteme abgeschaltet sind. Ältere PIDs verwenden eine separate Batterie (sekundäre Leistungsquelle), typischerweise eine Lithiumzelle, zur Leistungsversorgung der RTC-Einheit und des Konfigurations-RAMs, während die übrigen Teilsysteme selektiv von der Primärquelle versorgt werden. In der oben genannten Konfiguration wird Leistung ungeachtet des PID-Leistungszustandes immer erst von der sekundären Leistungsquelle entnommen.
Verschiedene Halbleiterhersteller haben integrierte Schaltungen hergestellt, bei denen die RTC-Einheit, der Konfigurations-RAM und die Batteriezelle in einer einzigen integrierten Schaltung enthalten sind. Es wäre vorteilhaft, daß in einer PID die RTC-Einheit und der Konfigurations-RAM mit anderen Teilsystemen auf einer einzelnen integrierten Schaltung enthalten sind. Dies würde zu einer größeren Minimierung und Reduzierung der Anzahl von zum Aufbau einer PID erforderlichen separaten (diskreten) Teilsystemen führen. Das Reduzieren der Anzahl diskreter Teilsysteme und das Plazieren von so vielen Teilsystemen wie möglich auf einem einzigen monolithischen Substrat senkt die Kosten für die PID. Eine integrierte Schaltung dieses Typs würde jedoch eine Einrichtung erforderlich machen, die die Basis-Teilsysteme und zusätzliche Teilsysteme auf einen bekannten Zustand zurücksetzen kann, ohne daß dadurch der Inhalt der erweiterten Teilsysteme, z. B. der RTC-Einheit und des Konfigurations-RAMs, beeinträchtigt würde. Ferner ist für eine integrierte Schaltung, die solche Teilsysteme enthält, eine selektive Leistungsfähigkeit erforderlich (d. h. eine Einrichtung, die dann Leistung auf die RTC- Einheit und den Konfigurations-RAM aufbringen kann, wenn die übrigen integrierten Teilsysteme abgeschaltet sind). Wenn eine solche Einrichtung nicht vorhanden wäre, würde der Inhalt des Konfigurations-RAMs und der Echtzeit-Taktbereiche jedes Mal dann verloren gehen, wenn die PID abgeschaltet oder zurückgesetzt wird.
Zusätzlich zu dem Bedarf an selektiven Leistungsfähigkeiten müssen PIDs eine hohe Leistung bei gleichzeitigem niedrigen Leistungsverbrauch erbringen. Die Forderung nach niedrigem Leistungsverbrauch besteht deshalb, weil die PID für den Betrieb mit einem Batteriesatz konfiguriert ist. Teilsysteme, die mit niedrigerem Leistungsverbrauch arbeiten, laufen daher länger als Teilsysteme mit höherem Leistungsverbrauch. Es sind mehrere Leistungs- Managementtechniken von PID-Herstellern mit Blick auf Niedrigleistungsausführungen implementiert worden.
Eine solche Leistungs-Managementtechnik dient der Reduzierung der den integrierten Schaltungen zugeführten Spannung, wobei die integrierten Schaltungen Teilsysteme einer PID umfassen. Die niedrigste einsetzbare Spannung ist jedoch durch eine Anzahl von Faktoren begrenzt, einschließlich Rauschgrenze und die Halbleitertechnologie, die zur Herstellung der integrierten Schaltung angewandt worden ist. Rauschgrenze bedeutet die beschränkte Funktionsfähigkeit einer Schaltung beim Auftreten von zufälligen Schwankungen in den elektrischen Signalen, die zur Kommunikation innerhalb der Schaltung verwendet werden.
Eine weitere typischerweise innerhalb einer integrierten Schaltung angewandte Leistungs-Managementechnik dient der vorübergehenden Deaktivierung des Taktsignals gegenüber Schaltungen, die für einen Zeitraum außer Betrieb sind. Bei gestopptem Taktsignal werden die Eingänge der Schaltung konstant gehalten, und es erfolgt somit keine Umschaltung der Schaltungen. Bei vielen Halbleitertechnologien, z. B. CMOS, wird sehr wenig Leistung verbraucht, wenn keine Umschaltung erfolgt.
Eine weitere Leistungs-Managementtechnik dient dem Entzug der Leistungsaufnahme von Peripherievorrichtungen, wenn diese Vorrichtungen für einen Zeitraum außer Betrieb sind. Der Ausdruck "Peripheriekomponente" oder "Peripherievorrichtung" bedeutet eine elektronische Komponente, die mit einer mit einem Peripheriebus verbundenen Peripherie-Steuereinheit gekoppelt ist. Die Peripherie-Steuereinheit ist als ein zusätzliches Teilsystem definiert. Peripherievorrichtungen und diesen zugeordnete Peripherie-Steuereinheiten sind für die PID-Funktionalität nicht kritisch, erweitern jedoch die Funktionalität der PID, wenn sie eingebaut sind. Beispiele für Peripherievorrichtungen sind Festplattenlaufwerke, PCMCIA-Vorrichtungen etc. Aufgrund der Art der als integrierte Schaltung integrierten Teilsysteme erfordert das Abschalten der Peripheriekomponenten einen Puffer zwischen der Peripheriekomponenten und den integrierten Schaltungen, der ein Interface zu der Peripheriekomponente bildet, wenn die Peripheriekomponente abgeschaltet werden soll, während sie mit anderen Komponenten verbunden ist, die eingeschaltet bleiben.
Integrierte Schaltungen sind typischerweise in einen Kernbereich und einen oder mehrere Eingangs-/Ausgangstreiberbereiche aufgeteilt. Der Kernbereich weist Schaltungen auf, die für die Funktionen der Basis-, erweiterten und zusätzlichen Teilsysteme der integrierten Schaltung erforderlich sind. Jeder Eingangs-/Ausgangstreiberbereich stellt das Interface zwischen dem Kern und einer entsprechenden Peripherievorrichtung bereit. Somit ist der Eingangs-/Ausgangstreiberbereich zwischen dem Kern und Anschlüssen außen auf der die integrierte Schaltung enthaltenen Packung gekoppelt.
Eine oder mehrere Eingangs-/Ausgangstreiberschaltungen in einem Eingangs-/Ausgangstreiberbereich enthalten typischerweise einen Transistor zum Treiben eines einem Eingangs-/Ausgangstreiberbereich zugeordneten Anschlusses auf eine Spannung, die eine logische Eins repräsentiert. In einigen Treiberschaltungen sind die Eingänge zur logischen Eins und zu den logischen Nulltreiber-Transistoren derart konfiguriert, daß sie zu bestimmten Zeiten gleichzeitig Aus sind. Eine solche Konfiguration ist als "Tristate"- Treiber bekannt. Der Ausdruck "Tristate" bedeutet, daß der dazugehörige Eingangs-/Ausgangsanschluß drei Werte annehmen kann: logische Eins, logische Null und Unbekannt (oder Gleitend). Der gleitende oder unbekannte Wert kann jeder beliebigen Spannung entsprechen.
Wenn eine an dem Eingangs-/Ausgangsanschluß einer integrierten Schaltung mit den oben beschriebenen Eingangs-/Ausgangstreibern angebrachte Peripheriekomponente abgeschaltet werden soll, muß verhindert werden, daß die integrierte Schaltung Strom (über ein Ausgangssignal durch einen Eingangs-/Ausgangsanschluß) in die abgeschaltete Vorrichtung führt. Ein solcher Strom könnte die integrierte Schaltung oder die empfangende Peripheriekomponente beschädigen. Der externe Puffer dient der Verhinderung einer solchen Beschädigung, Die Eingangs-/Ausgangsanschlüsse der integrierten Schaltung sind mit einer Seite des Puffers gekoppelt, und die Anschlüsse der Peripheriekomponente sind mit der gegenüberliegenden Seite des Puffers gekoppelt. Es ist ein Steuereingang zum Puffer vorgesehen. Wenn sich der Steuereingang im Einschaltzustand befindet, sind die jeweiligen Eingangs-/Ausgangsanschlüsse der beiden Vorrichtungen miteinander gekoppelt. Wenn sich jedoch der Steuereingang im Abschaltzustand befindet, sind die jeweiligen Eingangs-/Ausgangsanschlüsse der beiden Vorrichtungen nicht miteinander gekoppelt. Wenn eine Peripheriekomponente abgeschaltet ist, werden die dieser Komponente zugeordneten Steuereingänge des Puffers somit in den Abschaltzustand gefahren, und die integrierte Schaltung wird elektrisch von der Peripheriekomponente isoliert.
Leider sind die zum Aktivieren der Peripheriekomponentenabschaltung erforderlichen Puffer kostspielig. Ferner erfordert das Steuern des Puffers zusätzliche Signale für die PID, wodurch sich die Kosten möglicherweise nochmals erhöhen. Es wird eine. Lösung zum Abschalten von Peripheriekomponenten ohne zusätzliche Puffer in einer PID benötigt.

ZUSAMMENFASSENDE DARSTELLUNG DER ERFINDUNG

Die oben dargestellten Probleme werden zum großen Teil mittels einer integrierten Schaltung gemäß Anspruch 5 der vorliegenden Erfindung gelöst. Weitere Ausführungsformen sind in den Unteransprüchen dargelegt. Die integrierte Schaltung ist in einen Kernbereich und mehrere Eingangs-/Ausgangsbereiche unterteilt. Der Kernbereich wird unabhängig von den Eingangs-/Ausgangsbereichen mit Leistung versorgt. Die integrierte Schaltung ist mit einem Paar asynchroner Reset-Eingänge konfiguriert. Beim ersten Reset-Eingang handelt es sich um ein Master-Reset, die die gesamte integrierte Schaltung in einen Ausgangszustand zwingt, ähnlich dem Reset- Eingang auf vielen integrierten Schaltungen. Bei dem zweiten Reset-Eingang handelt es sich um ein Teil-Reset, das selektiv Teile der integrierten Schaltung in einen Ausgangszustand zwingt, während andere Teile weiterarbeiten. Eine besondere Ausführungsform der integrierten Schaltung ist mit mehreren Teilsystemen, einschließlich einer DRAM-Speichersteuereinheit und einer RTC-Einheit, konfiguriert. Die RTC-Einheit weist einen Konfigurations-RAM und eine Echtzeit-Takteinrichtung auf (beide gemäß der AT-Computerarchitektur). Eines der mehreren Teilsysteme umfaßt ein Konfigurationsregister.
Bei Aktivierung des Teil-Reset wird die RTC-Einheit nicht zurückgesetzt, die DRAM-Speichersteuereinheit werden wahlweise zurückgesetzt, und die übrigen mehreren Teilsysteme werden zurückgesetzt. Daher werden vorzugsweise genaue Zeit-/Datums- und Konfigurationsinformationen aufrechterhalten, während andere Teilsysteme zurückgesetzt werden. Ferner kann die DRAM-Speichersteuereinheit über ein Bit innerhalb des Konfigurationsregisters konfiguriert werden, welches nicht zurückgesetzt werden soll, wenn der Teil-Reset-Eingang aktiviert ist. Stattdessen sorgt die DRAM-Speichersteuereinheit für ein Auffrischen eines Arrays von mit der integrierten Schaltung gekoppelten DRAM-Speicherzellen. Daher können die im Array von DRAM-Speicherzellen gespeicherten Daten vorteilhaft während derjenigen Zeiten aufrechterhalten werden, in denen die integrierte Schaltung teilweise zurückgesetzt ist. Ein zweites Bit im Konfigurationsregister selektiert entweder eine CAS-vor-RAS-Auffrischung oder eine Selbstauffrischung als von der DRAM-Steuereinheit erzeugter Auffrischmodus.
Die erfindungsgemäße integrierte Schaltung ist ferner in der persönlichen Informationsvorrichtung konfiguriert. Die persönliche Informationsvorrichtung umfaßt auch ein Array von DRAM-Speicherzellen, eine Reset-Einheit, eine Leistungsversorgungseinrichtung und eine Vielzahl von Peripherievorrichtungen. In vielen Ausführungsformen ist die Reset-Einheit in der Leistungsversorgungseinrichtung konfiguriert. Es wird dann ein Verfahren zum Erhalt der Leistung in einer persönlichen Informationsvorrichtung angewandt, welches folgende Schritte umfaßt: Zurücksetzen von Teilen der integrierten Schaltung und Entziehen von Leistung von den Peripherievorrichtungen und Eingangs-/Ausgangsbereichen der integrierten Schaltung. Dieses Verfahren dient dem Leistungserhalt, während in vorteilhafter Weise die Echtzeit-Takteinrichtung, der Konfigurations-RAM und wahlweise die in dem Array von DRAM-Speicherzellen gespeicherten Daten aufrechterhalten werden.
Genauer gesagt umfaßt eine integrierte Schaltung einen Kernbereich, einen Master-Reset-Eingang und einen Teil-Reset-Eingang. Der Kernbereich weist ein Echtzeit-Taktregister, einen Konfigurations-RAM und eine System-DRAM- Steuereinheit auf. Aufgrund der Aktivierung des Master-Reset-Eingangs werden das Echtzeit-Taktregister, der Konfigurations-RAM und die System- DRAM-Steuereinheit initialisiert. Die Aktivierung des Teil-Reset führt nicht zur Initialisierung des Echtzeit-Taktregisters, des Konfigurations-RAMs und wahlweise der System-DRAM-Steuereinheit.
Ferner umfaßt eine persönliche Informationsvorrichtung eine Reset-Einheit, ein Teilsystem innerhalb eines Kernbereichs einer integrierten Schaltung, ein mit dem Kernbereich gekoppeltes Array von DRAM-Speicherzellen und ein Konfigurationsregister innerhalb des Teilsystems. Die Reset-Einheit erzeugt während des Einsatzes ein Teil-Reset-Signal und ein Master-Reset-Signal. Das Teilsystem ist zum Empfangen des Teil-Reset- und des Master-Reset- Signals gekoppelt. Das Konfigurationsregister innerhalb des Teilsystems weist ein Bit auf, welches anzeigt, ob das Array von DRAM-Speicherzellen aufgefrischt wird oder nicht, wenn das Teil-Reset aktiv ist.

FIGURENKURZBESCHREIBUNG

Weitere Ziele und Vorteile der Erfindung werden anhand der folgenden detaillierten Beschreibung und der beiliegenden Zeichnungen deutlich. Es zeigen:
Fig. 1 ein Blockschaltbild einer integrierten Schaltung gemäß einer Ausführungsform der vorliegenden Erfindung, wobei die integrierte Schaltung mit einer eine Leistungsversorgungseinrichtung, eine Reset-Einheit und zwei Peripheriekomponenten aufweisenden persönlichen Informationsvorrichtung (PID) gekoppelt ist;
Fig. 2 ein Blockschaltbild einer integrierten Schaltung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, wobei die integrierte Schaltung mit einer eine Leistungsversorgungseinrichtung, eine Reset-Einheit und zwei Peripheriekomponenten aufweisenden PID gekoppelt ist;
Fig. 3 ein Blockschaltbild der integrierten Schaltung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, wobei die integrierte Schaltung mit einer einen System-DRAM, eine Reset- Einheit, eine Leistungsversorgungseinrichtung und eine Peripheriekomponente aufweisenden PID gekoppelt ist;
Fig. 4 ein Schaltschema einer Eingangs-/Ausgangsschaltung der vorliegenden Erfindung;
Fig. 5 ein Zeitdiagramm mit Darstellung einer Folge von Leistungs- und Reset-Signalen zum Initiieren der Einschaltung der integrierten Schaltung;
Fig. 6 ein Zeitdiagramm mit Darstellung einer Folge von Leistungs- und Reset-Signalübergängen, aufgrund derer die integrierte Schaltung aus Fig. 3 (konfiguriert mit während des Leistungserhaltungsmodusses deaktivierter DRAM-Auffrischung) in einen Leistungserhaltungsmodus geht;
Fig. 7 ein Zeitdiagramm mit Darstellung einer Folge von Leistungs- und Reset-Signalübergängen, aufgrund derer die integrierte Schaltung aus Fig. 3 (konfiguriert mit während des Leistungserhaltungsmodusses aktivierter DRAM-Auffrischung) in einen Leistungserhaltungsmodus geht;
Fig. 8 ein Zeitdiagramm mit Darstellung einer Folge von Leistungs- und Reset-Signalübergängen, aufgrund derer die integrierte Schaltung aus Fig. 3 einen Leistungserhaltungsmodus verläßt;
Fig. 9 ein Entscheidungs-Flußdiagramm mit Darstellung interner Operationen der integrierten Schaltung aus Fig. 3, wenn der Leistungserhaltungsmodus initiiert ist; und
Fig. 10 ein Entscheidungs-Flußdiagramm mit Darstellung interner Operationen der integrierten Schaltung aus Fig. 3, wenn der Leistungserhaltungsmodus verlassen ist.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Fig. 1 zeigt eine Ausführungsform einer integrierten Schaltung 200 in einer PID 220. Die integrierte Schaltung 200 ist mit zwei Eingangs-/Ausgangstreiberbereichen 201 und 202 und einem Kernbereich 203 konfiguriert. Der Kern 203 umfaßt Schaltungen, die die Teilsystemfunktionen der integrierten Schaltung implementieren und mit den Treiberbereichen 201 und 202 gekoppelt sind. Jeder Eingangs-/Ausgangstreiberbereich 201 oder 202 enthält mindestens eine Treiberschaltung (eine Treiberschaltung ist in Fig. 4 dargestellt). Die Treiberschaltung ermöglicht die Kommunikation zwischen dem Kern 203 und einer jeweiligen Peripheriekomponente. Die Eingangs-/Ausgangstreiberbereiche 201 und 202 und der Kern 203 sind jeweils ferner mit separaten und unterschiedlichen Leistungseingängen konfiguriert. Eine Peripheriekomponente 204 ist mit dem Eingangs-/Ausgangstreiberbereich 201 gekoppelt, und eine Peripheriekomponente 205 ist mit dem Eingangs-/Ausgangstreiberbereich 202 gekoppelt. Die beispielhaften Peripheriekomponenten 204 und 205 weisen einen DRAM-Speicher, PCMCIA-Karten, Festplattenlaufwerke etc. auf.
Während des Einsatzes wird Leistung der integrierten Schaltung 200 und den Peripheriekomponenten 204 und 205 über eine Leistungsversorgungseinrichtung 206 zugeführt. In der vorliegenden Ausführungsform ist die Leistungsversorgungseinrichtung 206 mit drei Leistungsleitern konfiguriert. Ein erster Leistungsleiter 207 ist mit den Leistungseingängen der Peripheriekomponente 205 und des Treiberbereichs 202 gekoppelt. Ein zweiter Leistungleiter 208 ist mit dem Leistungseingang des Kerns 203 gekoppelt. Ein dritter Leistungsleiter 209 ist mit den Leistungseingängen des Treiberbereichs 201 und der Peripheriekomponente 204 gekoppelt. Es sei darauf hingewiesen, daß weitere Ausführungsformen der Leistungsversorgungseinrichtung 206 mit einer anderen Anzahl von Leistungsleitern konfiguriert werden können.
Fig. 1 zeigt ferner eine Reset-Einheit 210 mit zwei Reset-Ausgangsleitern 211 und 212. Die Reset-Leiter 211 und 212 sind über den Eingangs-/Ausgangsbereich 201 mit dem Kern 203 gekoppelt. Ein Signal auf dem Leiter 211 wird dazu benutzt, den Kern 203 in einen bekannten Ausgangszustand zu zwingen, aus dem heraus der Kern 203 auf eine vorbestimmte Weise zur Erfüllung seiner Teilsystemfunktionen agiert. Der Kern 203 erfordert ein Reset, z. B. wenn Leistung das erste Mal auf eine PID mit integrierter Schaltung 200 aufgebracht wird. Es sei darauf hingewiesen, daß die Reset-Einheit 210 Teil der Leistungsversorgungseinrichtung 206 sein kann.
In einer Ausführungsform kann die Leistungsversorgungseinrichtung 206 die Leistungsversorgung auf dem Leiter 207 beenden, um den Leistungsverbrauch der integrierten Schaltung 200 und der Peripheriekomponente 205 zu erhalten. Es sind verschiedene Ausführungen der Leistungsversorgungseinrichtung 206 bekannt, sie umfassen im wesentlichen eine primäre Leistungsquelle (sowohl mit einer AC-Leistungskopplung als auch einem Batteriesatz), eine sekundäre Leistungsquelle und einen Schalter (in Fig. 1 unter Bezugszeichen 221 dargestellt). Der Schalter 221 bringt in einer Position Leistung von der primären Leistungsquelle auf die Leiter 207, 208 und 209 auf. In einer zweiten Position bringt der Schalter 221 Leistung von der sekundären Leistungsquelle auf die Leiter 208 und 209 auf; beendet jedoch die Leistungsversorgung des Leiters 207. Durch Entzug von Leistung vom Leiter 207 werden die Peripheriekomponente 205 und der Treiberbereich 202 abgeschaltet. Der Treiberbereich 202 umfaßt eine Treiberschaltung oder mehrere Treiberschaltungen, die den Stromfluß vom Kern 203 zur Peripheriekomponente 205 immer dann "abschalten", wenn Leistung auf den Leiter 208 aufgebracht, jedoch dem Leiter 207 entzogen wird. Der Eingangs-/Ausgangsbereich 202 führt dadurch eine elektrische Isolierung des Kerns 203 von der Peripheriekomponente 205 durch.
Derjenige Teil des Kerns 203, der mit dem Treiberbereich 202 gekoppelt ist, erfordert ein Reset, wenn der Treiberbereich 202 abgeschaltet ist. Der Kern 203 kommuniziert mit der Peripheriekomponente 205, dies ist jedoch nicht möglich, wenn der Treiberbereich 202 und die Peripheriekomponente 205 im Interesse des Leistungserhalts abgeschaltet sind. Leistung wird ferner erhalten, wenn derjenige Teil des Kerns 203, der mit dem Treiberbereich 202 gekoppelt ist, zurückgesetzt (d. h. inaktiv) bleibt, bis die Peripheriekomponente 205 wieder eingeschaltet ist. Der Reset-Leiter 212 ist für das Reset von Teilen des Kerns 203 vorgesehen. Der Vorgang des Abschaltens der Peripheriekomponente 205 würde dann mindestens folgende Schritte erforderlich machen: Aktivierung eines Signals auf dem Reset-Leiter 212 und Entzug der Leistung vom Leiter 207, Der Vorgang des Einschaltens der Peripheriekomponente 205 würde dann mindestens folgende Schritte erforderlich machen: Aufbringen von Leistung auf den Leiter 207, Warten auf die Stabilisierung der Leistungsversorgungseinrichtung 206 über einen bestimmten Zeitraum (vom Hersteller der integrierten Schaltungen spezifiziert) und Deaktivieren des Signals auf dem Reset-Leiter 212. Ein geeigneter Zeitraum vor der Deaktivierung des Reset-Signals ist fünf Mikrosekunden. Die Abschalt- und Einschaltschritte werden mit Bezug auf die vorgenannten Zeitdiagramme genauer erläutert.
Zum Abschalten der Peripheriekomponente 205 zu einem Zeitpunkt, zu dem die Peripheriekomponente 204 eingeschaltet bleibt, muß der Treiberbereich 202 zu einem Zeitpunkt abgeschaltet werden, zu dem der Treiberbereich 201 und der Kern 203 eingeschaltet bleiben. Das Bereitstellen von separaten und unterschiedlichen Leistungseingängen zu den Treiberbereichen aktiviert diese Funktion. Es sei darauf hingewiesen, daß je nach Anwendung die integrierte Schaltung 200 einen oder mehr als zwei Eingangs-/Ausgangstreiberbereiche mit separaten Leistungsversorgungseinrichtungen für jeden Bereich verwenden kann.
Fig. 2 zeigt die integrierte Schaltung 200 und die Peripheriekomponenten 204 und 205 in einer zu Fig. 1 alternativen Ausführungsform. Wie in dem in Fig. 1 dargestellten System sind die Peripheriekomponenten 204 und 205 mit den Treiberbereichen 201 bzw. 202 gekoppelt. Die Reset-Einheit 210 ist ebenfalls mit zwei Reset-Leitern 211 und 212 konfiguriert, die über den Treiberbereich 201 mit dem Kern 203 gekoppelt sind. Eine Leistungsversorgungseinrichtung 300 ist zum Aufbringen von Leistung auf die Treiberbereiche 201 und 202, den Kern 203 und die Peripheriekomponenten 204 und 205 während des Einsatzes vorgesehen. Die Leistungsversorgungseinrichtung 300 ist mit fünf Leistungsleitern 301, 302, 303, 304 und 305 dargestellt. Der Leiter 301 ist mit dem Leistungseingang der Peripheriekomponente 205 gekoppelt; der Leiter 302 ist mit dem Leistungseingang des Treiberbereichs 202 gekoppelt; der Leiter 303 ist mit dem Leistungseingang des Kerns 203 gekoppelt; der Leiter 304 ist mit dem Leistungseingang des Treiberbereichs 201 gekoppelt; der Leiter 305 ist mit dem Leistungseingang der Peripheriekomponente 204 gekoppelt.
Der Unterschied zwischen Fig. 1 und 2 besteht darin, daß die Leiter 301 und 302 (mit der Peripheriekomponente 205 und dem Treiberbereich 202 aus Fig. 2 gekoppelt) getrennt sind, wohingegen die Peripheriekomponente 205 und der Treiberbereich 202 aus Fig. 1 über denselben Leiter 207 gespeist werden. Die Leiter 304 und 305 (mit der Peripheriekomponente 204 und dem Treiberbereich 201 gekoppelt) sind ähnlich wie in Fig. 2 getrennt, wohingegen die Peripheriekomponente 204 und der Treiberbereich 201 aus Fig. 1 über denselben Leiter 209 gespeist werden. In dem System aus Fig. 2 werden die Einschalt- und Ausschaltsequenzen für den Leistungserhalt gleichzeitig auf die Leiter 301 und 302 angewandt. Ein Schalter 306 ist für die Einschalt- und Ausschaltsequenzen vorgesehen. Die Leistungsversorgungseinrichtung 300 kann, wenn gewünscht, unterschiedliche Spannungspegel an die Leiter 301 und 302 für andere Anwendungen als den Leistungserhaltungsmodus anlegen. Die Leistungsversorgungseinrichtung 300 weist ähnlich wie die Leistungsversorgungseinrichtung 206 im wesentlichen eine primäre Leistungsquelle und eine sekundäre Leistungsquelle auf. Der Schalter 306 dient zum Umschalten zwischen der primären Leistungsquelle (Versorgen der Leiter 301, 302, 303, 304 und 305) und der sekundären Leistungsquelle (Versorgen der Leiter 303, 304 und 305).
Fig. 3 zeigt die integrierte Schaltung 200 mit innerhalb des Kerns 203 konfigurierten Teilsystemen. Die integrierte Schaltung 200 ist mit einer Speichersteuereinheit 401, einer RTC-Einheit 402, einer Teileinheit 403 und einer Taktsteuereinheit 418 konfiguriert. Die Teileinheit 403 weist ein oder mehrere Basis-, erweiterte Basis- oder zusätzliche Teilsysteme auf, die die integrierte Schaltung 200 umfassen soll. In einer Ausführungsform kann die Teileinheit 403 eine zentrale Verarbeitungseinheit (CPU) sein, so daß die integrierte Schaltung 200 ein integrierter Prozessor ist. Die Speichersteuereinheit 401 ist hier mit einem Eingangs-/Ausgangstreiberbereich 404 gekoppelt; die RTC-Einheit 402 ist mit dem Eingangs-/Ausgangstreiberbereich 405 gekoppelt; und die Teileinheit 403 ist zwischen dem Eingangs-/Ausgangstreiberbereich 406 und der Speichersteuereinheit 401 gekoppelt.
Eine Taktsteuereinheit 418 kann eine von einem externen Kristall 402 betriebene Oszillatorschaltung und eine phasenverriegelte Schleife (PLL), welche die Takte für die Speichereinheit 401 und die Teileinheit 403 erzeugt, aufweisen. Die Taktsteuereinheit 418 dient ferner der Deaktivierung der Taktausgangssignale zur Teileinheit 403 und, wenn gewünscht, der Deaktivierung des Taktes zur Speichersteuereinheit 401 während des Leistungserhaltungsmodusses. Der Eintritt in den Leistungserhaltungsmodus erfolgt, wenn ein Reset-Signal auf einem Reset-Leiter 408 inaktiv ist und ein Reset- Signal auf Übergängen eines Reset-Leiters 409 aktiv ist. Der Reset-Leiter 408 ist mit jedem Teilsystem innerhalb des Kerns 203 gekoppelt. Daher überträgt der Reset-Leiter 408 ein "Master-Reset"-Signal, welches dafür sorgt, daß die gesamte integrierte Schaltung 200 zurückgesetzt wird. Hier wird der Reset-Leiter 408 als Master-Reset-Leiter 408 bezeichnet. Der Reset-Leiter 409 ist mit der Teileinheit 403, der Speichersteuereinheit 401 und der Taktsteuereinheit 418 gekoppelt. Daher kann der Reset-Leiter 409 die RTC-Einheit 402 nicht zurücksetzen. Der Reset-Leiter 409 überträgt ein "Teil-Reset"-Signal, das dafür sorgt, daß bestimmte Teilsysteme der integrierten Schaltung 200 zurückgesetzt werden. Hier wird der Reset-Leiter 409 als Teil-Reset-Leiter 409 bezeichnet. Die phasenverriegelten Schleifen bleiben aktiviert, die Ausgänge der phasenverriegelten Schleifen sind jedoch im Leistungs-Managementmodus deaktiviert. Ferner bleibt der Oszillatorschaltungsbereich der Taktsteuereinheit 418 eingeschaltet. Der Ausgang des Oszillators bleibt aktiv und taktet weiterhin die RTC-Einheit 402 und wahlweise die Speichersteuereinheit 401. Die Taktsteuereinheit 418 ist zum Empfangen eines (nicht gezeigten) Oszillatoreingangssignals mit dem Eingangs-/Ausgangstreiberbereich 405 und dem Teil-Reset-Leiter 409 gekoppelt.
In einer Ausführungsform ist die Speichersteuereinheit 401 an den DRAM oder den statischen Direktzugriffsspeicher (SRAM) angeschlossen. Insbesondere ist die Speichersteuereinheit 401 an denjenigen DRAM angeschlossen, der CAS-vor-RAS-Auffrischung oder Selbstauffrischung anwendet. Die RTC- Einheit 402 implementiert die Echtzeit-Takt- und Konfigurations-RAM-Funktionen der AT-Architektur.
Das in Fig. 3 dargestellte System enthält zusätzlich eine Reset-Einheit 407 mit Master-Reset-Leiter 408 und Teil-Reset-Leiter 409. Es sei darauf hinge wiesen, daß die Reset-Einheit 407 in vielen typischen Ausführungsformen in einer Leistungsversorgungseinrichtung 413 konfiguriert ist. Es sei ferner darauf hingewiesen, daß auf den Reset-Leitern 408 und 409 erzeugte Reset- Signale in Bezug auf die integrierte Schaltung 200 nicht synchron sein müssen. Das heißt, daß die Reset-Leiter 408 und 409 nicht in Bezug auf die innerhalb der integrierten Schaltung erzeugten Takte erzeugt werden. Die Resets 408 und 409 sind in Bezug auf den Betrieb der integrierten Schaltung 200 asynchron. Die Reset-Leiter 408 und 409 sind mit Teilen des Kerns 203 gekoppelt. Die vom Teil-Reset-Leiter 409 bereitgestellte Funktion wird jetzt genauer beschrieben. Der Teil-Reset-Leiter 409 ist nicht mit der RTC-Einheit 402 gekoppelt, und daher können genaue Zeit-/Datums- und Konfigurationsinformationen während eines Teil-Resets aufrechterhalten werden. Der Teil-Reset-Leiter 409 kann derart gewählt werden, daß er die Speichersteuereinheit 401 nicht beeinträchtigt, wie von einem Konfigurationsbit in einem Konfigurationsregister 417 innerhalb der Teileinheit 403 selektiert. Das Konfigurationsbit wird von der Software gesetzt, nachdem der Master- Reset-Leiter 408 die integrierte Schaltung in einen bekannten Ausgangszustand gezwungen hat, wobei die DRAM-Auffrischung im Leistungserhaltungsmodus aktiviert oder deaktiviert wird. Wenn das Konfigurationsbit gesetzt ist, ist der Teil-Reset-Leiter 409 nicht mehr in der Lage, die Speichersteuereinheit 401 zurückzusetzen. Daher versorgt die Speichersteuereinheit 401 ein DRAM-Modul 411 oder mehrere DRAM-Module 411 weiterhin mit Auffrischzyklen. Auf diese Weise halten die DRAM-Module 411 die darin gespeicherten Daten zu Zeiten fest, zu denen sich die integrierte Schaltung 200 im Leistungserhaltungsmodus befindet. Wenn das Konfigurationsbit nicht gesetzt ist, kann der Teil-Reset-Leiter 409 weiterhin die Speichersteuereinheit 401 zurücksetzen. Daher ist während des Leistungserhaltungsmodusses keine DRAM-Auffrischung vorgesehen, wenn das Konfigurationsbit nicht gesetzt ist.
Ein zweites Konfigurationsbitregister 417 zeigt mit einem Wert an, daß selbstauffrischende DRAMs als DRAM-Module 411 installiert sind. Das zweite Konfigurationsbit zeigt mit dem entgegengesetzen Wert an, daß DRAMs mit CAS-vor-RAS-Auffrischung als DRAM-Module 411 installiert sind. Es sei darauf hingewiesen, daß die Speichersteuereinheit 401 in vielen unterschiedlichen Leistungs-Managementmodi dieselbe Art der Auffrischung anwendet.
Das in Fig. 3 dargestellte System umfaßt ferner eine mit dem Eingangs-/Ausgangstreiberbereich 406 gekoppelte Peripheriekomponente 412. Eine Leistungsversorgungseinrichtung 413 mit Leistungsleitern 414, 415 und 416 ist vorgesehen. Der Leiter 414 ist mit der Peripheriekomponente 412 und dem Treiberbereich 406 gekoppelt; der Leiter 415 ist mit der Speichersteuereinheit 401, der Echtzeit-Takteinheit 402, der Teileinheit 403, dem Rest des Kernbereichs 203 und dem Treiberbereich 405 gekoppelt; und der Leiter 416 ist mit dem DRAM-Modulen 411 und dem Treiberbereich 404 gekoppelt. Der Leiter 415 dient dem kontinuierlichen Aufbringen von Leistung zur Aufrechterhaltung der Konfigurations-RAM- und RTC-Informationen. Ein Schalter 419 dient dem Aufbringen und Entziehen von Leistung auf den bzw. von dem Leiter 414, ähnlich dem Betrieb des Schalters 212 (in Fig. 1 dargestellt) und dem Schalter 306 (in Fig. 2 dargestellt). Die Leistungsversorgungseinrichtung 413 ist ebenfalls im wesentlichen mit einer primären und einer sekundären Leistungsquelle konfiguriert, und der Schalter 419 schaltet zwischen beiden um. Insbesondere schaltet der Schalter 419 zwischen der primären Leistungsquelle (Aufbringen von Leistung auf die Leiter 414, 415 und 416) und der sekundären Leistungsquelle (Aufbringen von Leistung auf die Leiter 415 und 416) um. Der Schalter 419 schaltet ferner den Leiter 416 ab, wenn die DRAM-Auffrischung deaktiviert ist.
Ein weiteres (nicht gezeigtes) System könnte mit einem mit den DRAM- Modulen 411 gekoppelten Leiter und einem weiteren separaten, mit dem Eingangs-/Ausgangstreiberbereich 404 gekoppelten Leiter konfiguriert sein. In einem solchen System könnte der Schalter 419 den mit dem Eingangs-/Ausgangstreiberbereich 404 gekoppelten Leiter abschalten, wenn selbstauffrischende DRAM-Module als DRAM-Module 411 verwendet und die Inter face-Signale zu den DRAM-Modulen 411 auf für den Selbstauffrischmodus erforderlichen Logik-Null-Pegeln gehalten würden.
Im Leistungserhaltungsmodus (d. h. wenn der Leiter 414 und wahlweise der Leiter 416 abgeschaltet sind) wird die Teileinheit 403 im Reset-Zustand gehalten, und die Speichersteuereinheit 401 wird wahlweise im Reset-Zustand gehalten. Wenn die Speichersteuereinheit 401 und die Teileinheit 403 mit separaten Leistungseingängen versehen sind, so daß sie zu einem Zeitpunkt abgeschaltet werden könnten, zu dem die RTC-Einheit 402 eingeschaltet ist, dann wäre für die RTC-Einheit 402 eine elektrische Isolierung von der Speichersteuereinheit 401 und der Teileinheit 403 erforderlich. Ohne elektrische Isolierung könnte ein beträchtlicher Leckstrom von der RTC-Einheit 402 zu abgeschalteten Gebieten der integrierten Schaltung 200 auftreten. Die elektrische Isolierung erfordert die Hinzufügung eines Silikongebiets und ist daher nur für die Eingangs-/Ausgangsbereiche vorgesehen. Die Leistungsmenge, die von der Teileinheit 403 und der Speichersteuereinheit 401 entnommen wird, wenn diese Einheiten in einem Reset-Zustand gehalten und nicht von der Taktsteuereinheit 418 getaktet werden, ist unbedeutend. Daher erfolgt der Leistungserhalt ohne Kosten für elektrische Isolierung der Einheiten innerhalb des Kerns der integrierten Schaltung 200.
Fig. 4 zeigt ein Schaltschema einer Eingangs-/Ausgangstreiberschaltung innerhalb eines Eingangs-/Ausgangstreiberbereichs der integrierten Schaltung 200. Die Eingangs-/Ausgangstreiberschaltung ist zwischen Bereichen des Kerns 203 und entsprechenden Eingangs-/Ausgangsanschlußstellen an der Außenseite der integrierten Schaltung 200 gekoppelt. Jede Treiberschaltung ist mit einer einzelnen Anschlußstelle gekoppelt. Daher ist für jeden Eingangs-/Ausgangstreiberbereich eine Treiberschaltung für jede diesem Eingangs-/Ausgangstreiberbereich zugeordnete Anschlußstelle (d. h. Anschluß) vorgesehen. Diese Ausführungsform einer Treiberschaltung zeigt CMOS- Transistoren, obwohl es sich von selbst versteht, daß in anderen Ausführungsformen andere Transistortypen verwendet werden können. Ein CMOS- Transistor weist drei Kopplungspunkte auf: ein Drain, eine Source und ein Gate. Elektrischer Strom fließt von der Source zum Draht wenn das Gate in Bezug auf die Source vorgespannt ist. Für die P-Kanal-Transistor-Aktivierung muß das Gate in Bezug auf die Source negativ vorgespannt sein (d. h. eine an das Gate angelegte Spannung muß niedriger sein als eine an die Source angelegte Spannung). Für die N-Kanal-Transistor-Aktivierung muß das Gate in Bezug auf die Source positiv vorgespannt sein (d. h. eine an das Gate angelegte Spannung muß höher sein als eine an die Source angelegte Spannung).
Fig. 4 zeigt eine Eingangs-/Ausgangsschaltung mit einem "High" treibenden Transistor 500. Die Source des "High" treibenden Transistors 500 ist mit einem Eingangs-Leistungsversorgungsleiter 501 gekoppelt, der Drain ist mit einer Eingangs-/Ausgangsanschlußstelle 502 gekoppelt und das Gate ist mit einem Umsetzer/Vortreiber 503 der ersten Ebene gekoppelt. Der Ebenen- Umsetzer/Vortreiber 503 ist ferner mit dem Kern 203 gekoppelt. Der Kern 203 treibt eine einem logischen Pegel entsprechende Spannung auf den Umsetzer/Vortreiber 503. Der Umsetzer/Vortreiber 503 setzt dann die Spannung vom Kern 203 in eine andere Spannung entsprechend einem logischen Pegel für das Gate des "High" treibenden Transistors 500 um. Wenn die am Gate des "High" treibenden Transistors 200 zur Verfügung stehende Spannung ein Aktivierungspegel ist, erhöht der Strom von einem Leiter 501 den Spannungspegel der Eingangs-/Ausgangsanschlußstelle 402 auf den Spannungspegel des Leiters 501.
Die Eingangs-/Ausgangsanschlußstelle 502 ist ferner mit einem (nicht gezeigten) Eingangs-/Ausgangsanschluß gekoppelt, welcher außen auf der integrierten Schaltung zum Koppeln mit Anschlußvorrichtungen vorgesehen ist. Eine Klemmschaltung 514 verhindert, daß die Spannung an der Eingangs-/Ausgangsanschlußstelle 502 die an den Leiter 504 angelegte Spannung übersteigt.
Die Eingangs-/Ausgangsschaltung aus Fig. 4 enthält ferner einen "Low" treibenden Transistor 505, dessen Source mit der Eingangs-/Ausgangsanschlußstelle 502 gekoppelt ist, dessen Drain mit einer Erde 506 gekoppelt ist und dessen Gate mit einem Umsetzer/Vortreiber 507 der zweiten Ebene gekoppelt ist. Der Ebenen-Umsetzer/Vortreiber 507 ist ferner mit dem Kern 203 gekoppelt, welcher eine einem logischen Pegel entsprechende Spannung auf den Umsetzer/Vortreiber 507 treibt. Der Umsetzer/Vortreiber 507 wandelt die Spannung vom Kern 203 in eine einem logischen Pegel für den Gate des "Low" treibenden Transistors 505 entsprechende Spannung um. Wenn die dem Gate des "Low" treibenden Transistors 505 zur Verfügung gestellte Spannung einem Aktivierungspegel entspricht, wird der Spannungspegel an der Eingangs-/Ausgangsanschlußstelle 502 auf die Erdungsspannung 506 abgesenkt. Es sei darauf hingewiesen, daß sich die Eingangs-/Ausgangsanschlußstelle 502 im Tristate befindet, wenn weder der "High" treibende Transistor 500 noch der "Low" treibende Transistor 505 aktiv ist. Ein Pull-up- Transistor 508 ist wahlweise in der Eingangs-/Ausgangsschaltung aus Fig. 4 enthalten. Der Pull-up-Transistor 508 hält die Spannung an der Eingangs-/Ausgangsanschlußstelle 502 auf dem Niveau der Spannung am Leiter 501, wenn weder der "Low" treibende Transistor 505 noch der "High" treibende Transistor 500 aktiv ist. Der Pull-up-Transistor 508 ist wie der "High" treibende Transistor 500 ein P-Kanal-Transistor. Der "Low" treibende Transistor 505 ist ein N-Kanal-Transistor.
Ein. Eingangspuffer 509 ist ebenfalls in der Eingangs-/Ausgangsschaltung aus Fig. 4 enthalten. Dieser Puffer überträgt die Spannung an der Eingangs-/Ausgangsanschlußstelle 502 auf den Kern. Ein Pull-down-Transistor 510 ist mit einer mit der Eingangs-/Ausgangsanschlußstelle 502 gekoppelten Source, einem mit der Erde 506 gekoppelten Drain und einem mit einem Eingang des Kerns 203 (hier als "Kraftabschluß", "Kraftterm" oder "Krafttermsignal" bezeichnet) gekoppelten Gate konfiguriert. Wenn die integrierte Schaltung in den Leistungserhaltungsmodus geht, wird die auf die Leiter 501 und 504 aufgebrachte Leistung abgeschaltet. Wenn die auf die Leiter 501 und 504 aufgebrachte Leistung abgeschaltet ist, befindet sich der Eingangs-/Ausgangsknoten im Tristate. Der Eingangspuffer 509 kann eine große Menge an Leistung entnehmen, wenn er mit einem im Tristate befindlichen potentialfreien Eingang verbunden ist. In dieser Ausführungsform treibt der Kern 203 das Gate des Pull-down-Transistors 510 im Leistungserhaltungsmodus auf eine logische Eins. Der Pull-down-Transistor 510 treibt die Eingangs-/Ausgangsanschlußstelle 502 auf Erdungsspannung und entfernt dabei den unbekannten Tristate-Wert aus der Eingangs-/Ausgangsanschlußstelle 502. Daher schaltet der Eingangspuffer 509 auf der Basis des definierten Erdungsspannungswertes um und bleibt bei diesem Wert, wobei er eine unbedeutende Menge an Strom entnimmt, solange der Pull-down-Transistor 510 aktiv bleibt. Der Kern 203 leitet den Kraftterm durch Abtasten der Werte des Master-Reset-Leiters 408 und des Teil-Reset-Leiters 409 ab. Wenn beide Reset-Leiter einen Aktiv-Reset-Wert übermitteln, wird der Kraftterm aktiviert.
Es sei darauf hingewiesen, daß die Ausführungsformen aus Fig. 1, 2 und 3 einen Leiter zeigen, der mit jedem Treiberbereich und der Leistungsversorgungseinrichtung gekoppelt ist. Es geht jedoch aus Fig. 4 hervor, daß es zwei jedem Eingangs-/Ausgangstreiberbereich zugeordnete Leistungsleiter gibt: Leiter 501 und 504. In Fällen, in denen separate Leistungseingänge mit dem Leiter 501 und dem Leiter 504 gekoppelt sind, ist es wichtig, daß der Leiter 504 vor oder gleichzeitig mit dem Einschalten des Leiters 501 eingeschaltet wird. Wenn dies nicht beachtet wird, werden die Dioden der Klemmschaltung 514 "nach vorn vorgespannt", eine Bedingung, die dazu führt, daß große Strommengen durch die Dioden fließen. Durch die großen Strommengen kann die Vorrichtung beschädigt werden. Ähnlich ist es wichtig, den Leiter 501 vor oder gleichzeitig mit dem Abschalten des Leiters 504 abzuschalten, wenn die Treiberschaltung abgeschaltet wird.
Fig. 5 zeigt ein Zeitdiagramm mit Darstellung von Signalen zum anfänglichen Einschalten der integrierten Schaltung 200. Die in den Diagrammen gezeigte Vorgehensweise bezieht sich auf jede hier beschriebene Ausfüh rungsform, ist jedoch insbesondere mit Bezug auf die Ausführungsform aus Fig. 3 beschrieben. Der auf dem Leiter 415 geführte Leistungspegel ist als Leitersignal 601 dargestellt; der auf dem Leiter 414 geführte Leistungspegel ist als Leitersignal 604 dargestellt; und der auf dem Leiter 416 geführte Leistungspegel ist als Leitersignal 602 dargestellt. Auf diese Ausgänge muß Leistung aufgebracht werden, bevor das auf dem Master-Reset-Leiter 408 geführte Signal (in Fig. 5 unter Bezugszeichen 603 dargestellt) auf einen Inaktiv-Wert übergeht. Diese Forderung stellt sicher, daß der Kern der integrierten Schaltung volle Leistung erhält und über einen für ein ordnungsgemäßes Reset in einen bekannten Zustand erforderlichen Zeitraum stabil ist. Der in einer Ausführungsform benötigte Zeitraum beträgt eine Sekunde und ist in Fig. 5 als Pfeil 600 dargestellt. Das auf dem Teil-Reset-Leiter 409 geführte Signal ist als Signal 605 ebenfalls in dem Diagramm gezeigt. Das Signal 605 geht zur gleichen Zeit wie das Signal 603 des Master-Reset-Leiters auf den Inaktiv-Wert über. Ein weiterer wichtiger Faktor beim Einschalten der integrierten Schaltung bezieht sich auf die beiden Leistungseingänge (in Fig. 4 dargestellt) der Eingangs-/Ausgangstreiberschaltung. Wenn der Leiter 501 und der Leiter 504 von separaten und unterschiedlichen Leistungsversorgungsleitern gespeist werden; ist es wichtig; daß Leistung vor oder gleichzeitig mit dem Aufbringen von Leistung auf den Leiter 501 auf den Leiter 504 aufgebracht wird.
Fig. 6 zeigt ein Zeitdiagramm des Eintritts in den Leistungserhaltungsmodus, wobei die DRAM-Auffrischung über das Steuerregister 417 (Fig. 3) deaktiviert wird. Das Signal 603 vom Master-Reset-Leiter bleibt hier inaktiv (High), und das Signal 605 vom Teil-Reset-Leiter geht hier auf Aktiv über. Wenn das Signal 603 vom Master-Reset-Leiter inaktiv und das Signal 605 vom Teil- Reset-Leiter aktiv ist, zeigt dies der integrierten Schaltung 200 an, daß sie in den Leistungserhaltungsmodus gehen soll. In einem späteren Zeitraum als dem durch Pfeil 700 dargestellten werden die Leitersignale 604 und 602 deaktiviert. In einer Ausführungsform beträgt der vor dem Deaktivieren der Leitersignale 604 und 602 benötigte Zeitraum fünf Mikrosekunden. Das Lei tersignal 601 (mit dem Kern 203 gekoppelt) bleibt aktiviert, wodurch die Leistung für die internen Kernbereiche aufrechterhalten bleibt. In der Ausführungsform aus Fig. 3 arbeitet z. B. die RTC-Einheit weiterhin normal. Wenn ein Eingangs-/Ausgangstreiber (wie in Fig. 4 dargestellt) mit separaten und unterschiedlichen Leistungsversorgungseinrichtungen für die Leiter 501 und 504 konfiguriert ist, muß der Leiter 501 vor oder gleichzeitig mit dem Abschalten des Leiters 504 abgeschaltet werden. Die Leitersignale 604 und 602 brauchen nicht gleichzeitig deaktiviert zu werden, sondern es muß jedes Leitersignal für den Mindestzeitraum aktiviert bleiben, nachdem das Teil-Reset-Leitersignal 505 zu Aktiv übergeht.
Fig. 7 zeigt ein Zeitdiagramm des Eintritts in den Leistungserhaltungsmodus, wenn eine DRAM-Auffrischung über das Steuerregister 417 der Ausführungsform aus Fig. 3 aktiviert ist. Wie in Fig. 6 bleibt das Master-Reset- Leitersignal 603 inaktiv (High) und wird das Teil-Reset-Leitersignal 605 aktiviert, wodurch der integrierten Schaltung 200 angezeigt wird, daß sie in den Leistungserhaltungsmodus gehen soll. In einem späteren Zeitraum als durch Pfeil 800 in Fig. 7 angezeigt kann das Leitersignal 604 deaktiviert werden. In einer Ausführungsform ist die vor dem Deaktivieren des Leitersignals. 604 benötigte Zeit gleich zwei Auffrischzyklen, wobei ein Auffrischzyklus die Zeit zwischen Auffrischungen des DRAMs ist. Diese Zeit ist abhängig von den installierten DRAM-Modulen 411. Das Leitersignal 601 bleibt aktiviert. Das Leitersignal 602 bleibt aktiviert, so daß eine Auffrischung erfolgen kann und die DRAM-Module 411 aktiviert bleiben. Wenn ein Eingangs-/Ausgangsbereich mit separaten und unterschiedlichen Leistungsversorgungseinrichtungen für die Leiter 501 und 504 konfiguriert ist, muß der Leiter 501 vor oder gleichzeitig mit der Abschaltung des Leiters 504 abgeschaltet werden.
Figur B zeigt ein Zeitdiagramm zum Verlassen des Leistungserhaltungsmodusses für die Ausführungsform aus Fig. 3. Das Master-Reset-Leitersignal 603 ist inaktiv und das Teil-Reset-Leitersignal 605 geht zu Inaktiv über, wodurch der integrierten Schaltung 200 angezeigt wird, daß der Leistungserhal tungsmodus verlassen werden soll. Bevor der Leistungserhaltungsmodus verlassen werden kann, müssen die Leitersignale 604 und 602 aktiviert werden. Ein von Pfeil 900 in Fig. 8 angezeigter Zeitraum muß nach dem Aktivieren der Leitersignale 604 und 602 verstreichen, bevor das Teil-Reset- Leitersignal 605 zu Inaktiv übergehen darf. In einer Ausführungsform beträgt die erforderliche Zeit fünf Mikrosekunden. Wenn ein Eingangs-/Ausgangstreiber mit separaten und unterschiedlichen Leistungsversorgungseinrichtungen für die Leiter 501 und 504 konfiguriert ist, muß der Leiter 504 vor oder gleichzeitig mit dem Einschalten des Leiters 501 eingeschaltet werden. Wenn das Teil-Reset-Leitersignal 605 inaktiv ist, kehrt die integrierte Schaltung 200 zu Normalbetrieb zurück.
Fig. 9 zeigt ein Entscheidungs-Flußdiagramm für den Prozeß des Eintritts in den Leistungserhaltungsmodus in der integrierten Schaltung 200. Die Startbox 1000 zeigt an, daß die integrierte Schaltung 200 im Normalbetrieb arbeitet. Die Entscheidungsbox 1001 zeigt an, daß im Normalbetrieb die Zustände der Reset-Leitersignale 603 und 605 geprüft werden. Wenn das Master-Reset-Leitersignal 603 inaktiv und das Teil-Reset-Leitersignal 605 aktiv ist, beginnt die integrierte Schaltung 200 mit dem Eintritt in den Leistungserhaltungsmodus. Andernfalls bleibt die integrierte Schaltung im Normalbetrieb. Beim Eintritt in den Leistungserhaltungsmodus werden die in der Box 1002 genannten Schritte ausgeführt. Erstens wird der Pull-down-Transistor 510 der Treiberschaltung aus Fig. 4 durch Aktivieren des Krafttermsignals, das wie oben beschrieben abgeleitet worden ist, deaktiviert. Der Pull-down- Transistor 510 wird für die den Einheiten, die von dem Teil-Reset- Leitersignal 605 zurückgesetzt werden müssen, zugeordneten Treiberschaltungen aktiviert. Zweitens wird ein Reset der mit dem Teil-Reset-Leiter 409 gekoppelten Einheiten initiiert. Im Falle einer Aktivierung der DRAM-Auffrischung wird die Teileinheit 403 zurückgesetzt. Im Falle einer Deaktivierung der DRAM-Auffrischung werden sowohl die Teileinheit 403 als auch die Speichersteuereinheit 401 zurückgesetzt. Wie in der Entscheidungsbox 1003 gezeigt, wartet die integrierte Schaltung dann vor dem Fortfahren auf die Beendigung des Reset.
Wenn das Reset abgeschlossen ist, werden die in der Box 1004 aufgeführten Schritte durchgeführt. Insbesondere deaktiviert die Taktsteuereinheit 418 den Takt zur Teileinheit 403 und, wenn die Auffrischung deaktiviert ist, zur Speichersteuereinheit 401. Wenn sowohl die Teileinheit 403 als auch die Speichersteuereinheit 401 zurückgesetzt sind, werden auch die phasenverriegelten Schleifen (in der Taktsteuereinheit 418) der integrierten Schaltung abgeschaltet. Der Oszillator in der Taktsteuereinheit 418 taktet den RTC- Block 402 und wahlweise die Speichersteuereinheit 401. Nach Ausführung dieser Schritte befindet sich die integrierte Schaltung im Leistungserhaltungsmodus, wie in der Endbox 1005 dargestellt.
Fig. 10 zeigt ein Entscheidungs-Flußdiagramm zum Verlassen des Leistungserhaltungsmodusses in der integrierten Schaltung 200. Wie in der Startbox 1100 angezeigt, muß der Leistungserhaltungsmodus der Zustand der integrierten Schaltung 200 für den auszuführenden Prozeß aus Fig. 10 sein. Im Leistungserhaltungsmodus werden die Reset-Leitersignale 603 und 605 geprüft. Wie von der Entscheidungsbox 1101 angezeigt, initiiert die integrierte Schaltung 200 die Rückkehr zum Normalbetrieb, wenn beide Reset- Leitersignale 603 und 605 inaktiv sind. Andernfalls bleibt die integrierte Schaltung im Leistungserhaltungsmodus. Die ersten Schritte beim Verlassen des Leistungserhaltungsmodusses sind in der Box 1102 dargestellt: Neustarten der phasenverriegelten Schleifen in der Taktschaltung 418 wird initiiert, und die Pull-down-Transistoren in den Eingangs-/Ausgangstreiberschaltungen werden durch Deaktivieren des Kraftterms deaktiviert. Die Taktsteuereinheit 418 wartet darauf, daß die phasenverriegelten Schleifen die Neustartsequenz beenden, wie in der Entscheidungsbox 1103 angezeigt. Wenn das Neustarten der phasenverriegelten Schleifen einmal beendet ist, aktiviert die Taktsteuereinheit 418 den Takt zu denjenigen Einheiten, die beim Eintritt in den Leistungserhaltungsmodus zurückgesetzt worden sind, wie in der Box 1104 angezeigt. Wenn die Takte aktiviert sind, befindet sich die integrierte Schaltung 200 im Normalbetriebsmodus, wie in der Box 1105 angezeigt.

Claims

1. Integrierte Schaltung (200) mit:

einem Bereich der integrierten Schaltung mit einem Kernbereich (203), dadurch gekennzeichnet, daß der Kernbereich aufweist:

ein Echtzeit-Taktregister, ein Konfigurations-RAM und eine System-DRAM-Speichersteuereinheit;

einen auf der integrierten Schaltung konfigurierten Master-Reset- Anschluß (408), wobei

das Echtzeit-Taktregister und das Konfigurations-RAM nach Empfang eines Master-Reset-Signals am Master-Reset-Anschluß initialisiert werden; und

einen auf der integrierten Schaltung konfigurierten Teil-Reset-Anschluß (409), wobei

das Echtzeit-Taktregister und das Konfigurations-RAM nicht nach Empfang eines Teil-Reset-Signals am Teil-Reset-Anschluß initialisiert werden.

2. Integrierte Schaltung nach Anspruch 1, wobei der Kernbereich (203) mehrere Teilsysteme umfaßt, wobei drei der Teilsysteme das Echtzeit- Taktregister, das Konfigurations-RAM und die DRAM-Speichersteuereinheit bilden.

3. Integrierte Schaltung nach Anspruch 2, wobei die mehreren Teilsysteme, ausschließlich des Echtzeit-Taktregisters, des Konfigurations-RAMs und der DRAM-Speichersteuereinheit, zu den Zeiten initialisiert werden, zu denen der Teil-Reset-Anschluß das Teil-Reset-Signal empfängt.

4. Integrierte Schaltung nach Anspruch 2, wobei eines der mehreren Teilsysteme ein Konfigurationsregister aufweist, das einen Binärwert speichert, der anzeigt, ob das Teil-Reset-Signal die DRAM-Speichereinheit zurücksetzen wird.

5. Integrierte Schaltung nach Anspruch 1, wobei die integrierte Schaltung derart konfiguriert ist, daß sie mit einem Speicherzellenarray gekoppelt ist, welches von der System-DRAM-Speichersteuereinheit adressierbar ist.

6. Integrierte Schaltung nach Anspruch 5, wobei eines der mehreren Teilsysteme ein Konfigurationsregister aufweist, das einen Binärwert speichert, worauf bei Empfang des Teil-Reset-Signals die DRAM-Speichersteuereinheit zurückgesetzt und ein Auffrischen des Speicherzellenarrays verhindert wird.

7. Integrierte Schaltung nach Anspruch 5, wobei eines der mehreren Teilsysteme ein Konfigurationsregister aufweist, das einen Binärwert speichert, worauf bei Empfang des Teil-Reset-Signals die DRAM-Speichersteuereinheit nicht zurückgesetzt und ein Auffrischen des Speicherzellenarrays nicht verhindert wird.

8. Integrierte Schaltung nach Anspruch 5, wobei eines der mehreren Teilsysteme ein Konfigurationsregister aufweist, das einen Binärwert speichert, wobei für das Speicherzellenarray der CAS-vor-RAS-Auffrischmodus gewählt ist.

9. Integrierte Schaltung nach Anspruch 5, wobei eines der mehreren Teilsysteme ein Konfigurationsregister aufweist, das einen Binärwert speichert, wobei der Selbstauffrischmodus für das Speicherzellenarray gewählt ist.

10. Integrierte Schaltung nach Anspruch 1, wobei das Echtzeit- Taktregister bei einer ersten, mit einem Übergang des Master-Reset- Signals und ferner mit einem Übergang des Teil-Reset-Signals asynchronen Frequenz getaktet ist.

11. Persönliche Informationsvorrichtung, gekennzeichnet durch:

eine Reset-Einheit (210; 407), die während des Einsatzes ein Teil- Reset-Signal und ein Master-Reset-Signal erzeugt;

eine integrierte Schaltung nach Anspruch 1 mit einem Teilsystem innerhalb des Kernbereichs (203), der den Master-Reset-Anschluß (408) und den Teil-Reset-Anschluß (409) aufweist, die mit dem Master- Reset-Signal bzw. dem Teil-Reset-Signal gekoppelt sind;

ein mit dem Kernbereich (203) gekoppeltes Speicherzellenarray eines System-DRAMs (411); und

ein Konfigurationsregister innerhalb des Teilsystems, wobei das Konfigurationsregister eine Bitstelle aufweist, die bestimmt, ob das Speicherzellenarray aufgefrischt wird, während das Teil-Reset aktiv ist.

12. Persönliche Informationsvorrichtung nach Anspruch 11, wobei das Konfigurationsregister ferner eine Bitstelle aufweist, die für einen CAS- vor-RAS-Auffrischmodus für das Speicherzellenarray des System- DRAMs bestimmend ist.

13. Persönliche Informationsvorrichtung nach Anspruch 11, wobei das Konfigurationsregister ferner eine Bitstelle aufweist, die für einen Selbstauffrischmodus für das Speicherzellenarray des System-DRAMs bestimmend ist.

14. Persönliche Informationsvorrichtung nach Anspruch 11, die ferner ein CPU-Teilsystem innerhalb des Kernbereichs der integrierten Schaltung aufweist.

15. Persönliche Informationsvorrichtung nach Anspruch 11, die ferner ein Echtzeittakt-Teilsystem innerhalb des Kernbereichs der integrierten Schaltung aufweist.