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STAND DER TECHNIK
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Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft allgemein das Gebiet der Computersysteme.
Im Besonderen betrifft die vorliegende Erfindung die Stromeinsparung
in einem Computersystem.
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Beschreibung des Stands der
Technik
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Immer
mehr Systeme werden portabel, so dass portable Stromversorgungen,
im Besonderen Batterien und Akkus, immer zuverlässiger werden müssen. Die
Reduzierung des Stromverbrauchs durch Prozessoren wird zunehmend
wichtiger, wobei die Industrie danach bestrebt ist, die Akku- bzw.
Batterielebensdauer zu maximieren. Aber auch in stationären Systemen
führt ein übermäßiger Energie-
bzw. Stromverbrauch zu höheren
Betriebskosten. Zudem weisen immer striktere behördliche bzw. gesetzliche Anforderungen
und Umweltschutzstandards den Weg zu geringerem Energie- bzw. Stromverbrauch
in einem Computersystem, soweit dies möglich ist.
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Ein
kennzeichnendes Hochleistungssystem verbraucht viel Strom, da das
System allgemein Hochgeschwindigkeits-Mikroprozessoren und Coprozessoren
verwendet. Die Systemzuverlässigkeit und
die Batterielebensdauer sind für
ein System problematisch, das übermäßig viel
Strom verbraucht. Zum Beispiel kann sich bei einem typischen Hochfrequenz-Mikroprozessor die
Temperatur schnell ansteigen, wenn der Mikroprozessor den höchsten Energieverbrauch
aufweist und auf höchstem
Leistungsniveau arbeitet.
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Allerdings
erfordern zahlreiche Anwendungen wie etwa Textverarbeitungsanwendungen
es nicht, dass der Mikroprozessor mit voller Leistung arbeitet,
da ein kennzeichnender Hochleistungs-Mikroprozessor mehr als eine
typische Textverarbeitungsanwendung unterstützen kann. Somit ist es nicht
erforderlich, dass das Hochleistungssystem stets mit voller Leistung
arbeitet, da der Betrieb mit voller Leistung nicht nur die Lebensdauer
der Batterie bzw. des Akkus reduziert, sondern auch die Zuverlässigkeit des
Systems insgesamt beeinflusst.
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Somit
ist es verschwenderisch, ein System stets mit voller Leistung laufen
zu lassen.
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Das
U.S. Patent
US-A-5.727.193 offenbart eine
Taktsignal- und Leitungsspannungs-Steuereinheit für eine effiziente Leistungsaufnahme
bzw. einen effizienten Stromverbrauch. Die Frequenz eines Betriebstaktsignals,
das aus einer Phasenregelschleife (PLL als englische Abkürzung von
Phase Locked Loop) ausgegeben wird, wird durch Divisionsfaktoren N
und M bestimmt, die in Divisionsfaktorspeichern gespeichert werden.
Ein Spannungssteuersignal wird in einen spannungsgesteuerten Oszillator (VCO)
in der PLL eingegeben sowie in eine Leitungsspannungs-Steuerschaltung.
Die Leitungsspannungs-Steuerschaltung steuert die Höhe einer
Leitungsspannung, die anderen Schaltungen zugeführt wird, darunter einer CPU,
als Reaktion auf das Spannungssteuersignal. Ein effizienter Energie-
bzw. Stromverbrauch und eine entsprechende Arbeitsgeschwindigkeit
werden gleichzeitig erreicht, da sowohl die Frequenz des Betriebstaktsignals
als auch die Höhe
der Leitungsspannung abhängig
sind von dem Spannungswert des Spannungssteuersignals.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Vorgesehen
ist gemäß einem
ersten Aspekt der vorliegenden Erfindung eine integrierte Schaltung
gemäß dem gegenständlichen
Anspruch 1.
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Vorgesehen
ist gemäß einem
zweiten Aspekt der vorliegenden Erfindung ein Verfahren gemäß dem gegenständlichen
Anspruch 9.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die
vorliegende Erfindung wird aus der nachstehenden Beschreibung sowie
aus den beigefügten Zeichnungen
der verschiedenen Ausführungsbeispiele
der vorliegenden Erfindung besser verständlich, die jedoch die Erfindung
nicht auf die besonderen Ausführungsbeispiele
beschränken,
vielmehr dienen sie ausschließlich
Zwecken der Erläuterung und
dem Verständnis.
Es zeigen:
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1 ein
Ausführungsbeispiel
eines einzelnen CPU-Systems auf der Basis einer Phasenregelschleife;
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2 ein
Zustandsdiagramm, das ein Ausführungsbeispiel
der Leistungsaufnahmezustände veranschaulicht;
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3 ein
Zustandsdiagramm, das ein Ausführungsbeispiel
von Leistungsaufnahmezuständen mit
vier Zuständen
veranschaulicht;
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4 ein
Blockdiagramm eines Systems, das in verschiedene Leistungsaufnahmezustände eintreten
kann;
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5 ein
Blockdiagramm eines Ausführungsbeispiels
eines Systemtakts;
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6 ein
Taktdiagramm eines Verfahrens zum Wechseln zwischen Leitungsaufnahmezuständen;
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7 ein
Flussdiagramm eines Verfahrens zum Wechseln zwischen Leistungsaufnahmezuständen; und
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8 ein
Flussdiagramm eines Verfahrens zum Eintritten in einen niedrigen
Leistungsaufnahmezustand aus einem hohen Leistungsaufnahmezustand.
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GENAUE BESCHREIBUNG
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Beschrieben
werden ein Verfahren und eine Vorrichtung zum Einsparen des Systemleistungsverbrauchs.
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In
der folgenden Beschreibung sind zahlreiche besondere Einzelheiten
zu Erläuterungszwecken ausgeführt, um
ein umfassendes Verständnis
der vorliegenden Erfindung zu vermitteln. Für den Fachmann auf dem Gebiet
ist es jedoch ersichtlich, dass die vorliegende Erfindung auch ohne
diese besonderen Einzelheiten ausgeführt werden kann. In anderen Fällen sind
allgemein bekannte Strukturen und Vorrichtungen bzw. Bausteine in Blockdiagrammdarstellung
abgebildet, um eine unnötige
Verschleierung der vorliegenden Erfindung zu vermeiden.
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Einige
Abschnitte der folgenden genauen Beschreibung sind in Form von Algorithmen
und symbolischen Darstellungen von Operationen an Datenbits in einem
Computerspeicher dargestellt. Diese algorithmischen Beschreibungen
und Darstellungen sind das Mittel, durch welches Fachleute auf dem Gebiet
der Datenverarbeitung den Kern ihrer Arbeit anderen Fachleuten effektiv
vermitteln. Als ein Algorithmus gilt hierin und allgemein eine selbständige Schrittfolge,
die zu einem gewünschten
Ergebnis führt.
Bei den Schritten handelt es sich um die Schritte, die physikalische
Manipulationen physikalischer Eigenschaften erfordern. Für gewöhnlich,
obgleich dies nicht erforderlich ist, können diese Größen die Form
elektrischer oder magnetischer Signale annehmen, die gespeichert, übertragen,
verknüpft
bzw. kombiniert, vergleichen und anderweitig manipuliert werden.
Hauptsächlich
aus Gründen
des üblichen Gebrauchs
hat es sich teilweise als nützlich
erwiesen, diese Signale als Bits, Werte, Elemente, Symbole, Zeichen,
Terme, Zahlen oder dergleichen zu bezeichnen.
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Hiermit
wird jedoch festgestellt, dass all diese und ähnliche Begriffe den entsprechenden
physikalischen Größen zugeordnet
werden müssen
und lediglich praktische Bezeichnungen darstellen, die für diese
Größen verwendet
werden. Sofern in den folgenden Ausführungen keine anderslautenden
Ausführungen
gemacht werden, wird hiermit festgestellt, dass in der ganzen vorliegenden
Erfindung Ausführungen,
welche Begriffe wie "verarbeiten" oder "berechnen" oder "errechnen" oder "bestimmen" oder "anzeigen" oder ähnliche
Begriffe verwenden, die Handlung und Verarbeitungen eines Computersystems
oder einer ähnlichen
elektronischen Rechenvorrichtung betreffen, die Daten manipuliert
und transformiert, die als physikalische (elektronische) Größen in den
Registern und Speichern in dem Computersystem oder als anderen Daten
dargestellt sind, die in ähnlicher
Weise als physikalische Größen in Speichern
oder Registern des Computersystems dargestellt werden, oder in anderen
entsprechenden Speicher-, Übertragungs-
oder Anzeigevorrichtungen.
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Die
vorliegende Erfindung betrifft ferner eine Vorrichtung zur Ausführung der
hierin beschriebenen Operationen. Die Vorrichtung kann speziell
für den erforderlichen
Zweck gestaltet sein oder sie kann einen Universalcomputer umfassen,
der selektiv durch ein in dem Computer gespeichertes Computerprogramm
aktiviert oder neu konfiguriert werden kann. Ein derartiges Computerprogramm
kann auf einem computerlesbaren Speichermedium gespeichert werden,
wie unter anderem und ohne darauf beschränkt zu sein auf jeder Art von
Plattenspeicher, darunter Floppy-Disks, optische Disks, CD-ROMs
und magnetooptische Disks, Nur-Lesespeicher (ROMs), Direktzugriffsspeicher
(RAMs), EPROMs, EEPROMs, Magnet- oder optische Karten oder jedes
Medium, das elektronische Befehle bzw. Anweisungen speichern kann,
und wobei diese Medien jeweils mit einem Bus des Computersystems
gekoppelt sind.
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Die
hierin präsentierten
Algorithmen und Anzeigen stehen nicht zwingend im Verhältnis zu
einem bestimmten Computer oder anderen Vorrichtungen. Verschiedene
Universalsysteme können
in Verbindung mit den Programmen gemäß den Lehren hierin verwendet
werden, oder es kann sich als praktisch erweisen, eine speziellere
Vorrichtung zu entwickeln, um die erforderlichen Schritte eines
Verfahrens auszuführen.
Die erforderliche Struktur für
eine Vielzahl dieser Systeme wird aus der folgenden Beschreibung
deutlich. Darüber
hinaus wird die vorliegende Erfindung nicht in Bezug auf eine bestimmte
Programmiersprache beschrieben. Hiermit wird festgestellt, dass
eine Vielzahl von Programmiersprachen eingesetzt werden kann, um
die hierin beschriebenen Lehren der vorliegenden Erfindung zu implementieren.
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ÜBERBLICK
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Offenbart
wird ein Mechanismus zum Einsparen des Systemleistungsverbrauchs
unter Verwendung mehrerer Leistungsaufnahme- bzw. Leistungsverbrauchszustände. In
einem Ausführungsbeispiel
wechselt das System gemäß der von
den Anwendungen benötigten
Rechenleistung dynamisch zwischen einem hohen Leistungsaufnahmezustand und
einem niedrigen Leistungsaufnahmezustand, wobei dies auch als Geyserville-Übergang
bekannt ist. Zum Beispiel wechselt die Zentraleinheit ("CPU") von einem hohen
Leistungsaufnahmezustand in einen niedrigen Leistungsaufnahmezustand,
wenn die CPU nur eine einfache Anwendung unterstützen muss, wie zum Beispiel
eine Textverarbeitungsanwendung.
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In
einem alternativen Ausführungsbeispiel wird
eine Phasenregelschleife ("PLL") eingesetzt, um verschiedene
Taktsignale zu erzeugen, die von einer CPU, einem Grafiksteuerungs-Hub
("GCH") und einem Speichersteuerungs-Hub
("MCH") verwendet werden.
In dem vorliegenden Ausführungsbeispiel sind
die PLL, die CPU, der GCH und der MCH in eine integrierte Schaltung
("IC" bzw. "IS") integriert. In
einem anderen Ausführungsbeispiel
ist die CPU so konfiguriert, dass auf nicht mehr als einer Taktfrequenz
arbeitet. In einem alternativen Ausführungsbeispiel kann die CPU
auf mehr als einem Spannungswert arbeiten.
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Die
Abbildung aus 1 veranschaulicht ein Ausführungsbeispiel
eines einzelnen CPU-Systems 100 auf
PLL-Basis. Das Computersystem 100 weist einen Prozessor 112,
einen Takt 130, einen Speicher 104, eine Speichersteuereinheit 150,
eine Grafiksteuereinheit 152 und eine Ein-Ausgabe-Steuereinheit
("E/A-Steuereinheit") 140 auf.
Die Grafiksteuereinheit 152 ist mit einer Anzeige 121 gekoppelt.
Die E/A-Steuereinheit 140 ist mit einer Tastatur 122,
einer Druckvorrichtung 124 und einer Cursor-Steuervorrichtung 123 gekoppelt.
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Der
Prozessor 112 umfasst, ohne darauf beschränkt zu sein,
einen Mikroprozessor, wie etwa einen Mikroprozessor der Intel Architektur,
hergestellt von der Intel Corporation, Santa Clara, Kalifornien, USA,
dem gewerblichen Zessionar der vorliegenden Erfindung. Bei dem Prozessor 112 kann
es sich aber auch um einen anderen Prozessor handeln, wie etwa den
Prozessor PowerPCTM, den Prozessor AlphaTM, etc.
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In
einem Ausführungsbeispiel
steuert die Speichersteuereinheit 150 den Speicher 104,
und bei dem Speicher 104 kann es sich um einen Direktzugriffsspeicher
(RAM) oder eine andere dynamische Speichervorrichtung zum Speichern
von Informationen und Anweisungen handeln. Der Speicher 104 kann
auch zum Speicher temporärer
Variablen oder anderer intermediärer
Informationen während
der Ausführung
von Befehlen durch den Prozessor 112 eingesetzt werden.
Das Computersystem 100 kann auch einen Nur-Lesespeicher
(ROM) und/oder eine statische Speichervorrichtung zum Speichern
statischer Informationen und Befehle für den Prozessor 112 umfassen.
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Die
Grafiksteuereinheit 152 steuert die Anzeige 121,
wie etwa eine Kathodenstrahlröhrenanzeige
(CRT) oder eine Flüssigkristallanzeige
(LCD), die mit einem Bus gekoppelt ist, um einem Computeranwender
Informationen anzuzeigen. In einem Ausführungsbeispiel ist die E/A-Steuereinheit 140 über eine Speichersteuereinheit 150 mit
dem Prozessor 112 gekoppelt. Die E/A-Steuereinheit 140 steuert
Ein- und Ausgabevorrichtungen, wie etwa die Tastatur 122,
die Cursor-Steuervorrichtung 123 und die Druckvorrichtung 124.
Bei der Cursorsteuerung 123 kann es sich um eine Maus,
einen Trackball, ein Trackpad, einen elektronischen Stift oder Cursor-Richtungstasten
zur Übertragung
von Informationen und Befehlsauswahlen an einen Prozessor 112 und
zur Steuerung der Cursorbewegung auf der Anzeige 121 handeln.
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Die
Druckvorrichtung 124 kann eingesetzt werden, um Befehle,
Daten oder sonstige Informationen auf einem Medium wie Papier, Folie
oder ähnlichen
Medienarten zu drucken. Ferner kann eine Tonaufnahme- und -wiedergabevorrichtung
wie etwa ein Lautsprecher und/oder ein Mikrofon optional mit der E/A-Steuereinheit 140 für einen
Audioschnittstellenbetrieb mit dem Computersystem 100 verwendet werden.
Der Takt bzw. Taktgeber 130 kann eingesetzt werden, um
Taktsignale an verschiedene Komponenten bereitstellen, wie etwa
den Prozessor 112, die Speichersteuereinheit 150,
etc.
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In
einem Ausführungsbeispiel
können
der Prozessor 112, die Grafiksteuereinheit 152 und
die Speichersteuereinheit 150 auf einem einzigen Chip integriert
werden. In einem anderen Ausführungsbeispiel
können
der Prozessor 112, die Grafiksteuereinheit 152,
die E/A-Steuereinheit 140 und
die Speichersteuereinheit 150 auf einem einzigen Chip integriert werden.
Hiermit wird festgestellt, dass jede und alle Komponenten des Systems 100 und
der zugeordneten Hardware gemäß der vorliegenden
Erfindung eingesetzt werden können.
Hiermit wird jedoch ebenfalls festgestellt, dass auch andere Konfigurationen des
Computersystems einige oder alle der Vorrichtungen aufweisen können.
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Die
Abbildung aus 2 zeigt ein Zustandsdiagramm 200,
das ein Ausführungsbeispiel
der Leistungsaufnahmezustände
veranschaulicht. Das Zustandsdiagramm 200 weist einen hohen
Leistungszustand 202 und einen niedrigen Leistungszustand 204 auf.
Der hohe Leistungszustand 202 zeigt eine hohe Taktfrequenz
und eine hohe Betriebsspannung auf, während der niedrige Leistungszustand 204 eine niedrige
Taktfrequenz und eine niedrige Betriebsspannung anzeigt. Zum Beispiel
kann der hohe Leistungszustand 202 mit 700 Megahertz (MHz)
bei einer Betriebsspannung von 1,8 Volt (V) arbeiten, während der
niedrige Leistungszustand 204 mit 400 MHz und einer Betriebsspannung
von 1,3 V arbeitet. Zum Einsparen des Leistungsverbrauchs kann ein
System oder eine CPU in einem Ausführungsbeispiel dynamisch zwischen
dem hohen Leistungszustand 202 und dem niedrigen Leistungszustand 204 gemäß der von
den Anwendungen benötigten
Rechenleistung wechseln.
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In
einem anderen Ausführungsbeispiel wechselt
ein System dynamisch zwischen dem hohen Leistungszustand 202 und
dem niedrigen Leistungszustand 204 ohne Benutzereingriffe.
Zum Beispiel können
zwischen Tastenanschlägen
mehrere Übergänge bzw.
Wechsel zwischen dem hohen Leistungszustand 202 und dem
niedrigen Leistungszustand 204 auftreten. In dem hohen
Leistungszustand 202 verbraucht die CPU in einem Ausführungsbeispiel
die volle Leistung und kann alle Funktionen ausführen. In dem niedrigen Leistungszustand 204 verbraucht
die CPU in einem Ausführungsbeispiel
hingegen weniger Leistung und kann nur einige der Funktionen ausführen. Hiermit
wird festgestellt, dass der hohe Leistungszustand 202 die
doppelte oder dreifache Leistungsmenge als der niedrige Leistungszustand 204 verbrauchen
bzw. aufnehmen kann.
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Der
Leistungsverbrauch kann in Bezug auf die Spannung und die Frequenz
berechnet werden. Die mathematische Gleichung für die Leistungsaufnahme bzw.
den Leistungsverbrauch lautet wie folgt: P ∝ CV2fwobei P die Leistung und C eine Konstante
bezeichnen. V bezeichnet dabei die Spannung, während f für die Frequenz steht. Wenn
ein hoher Leistungszustand 202 zum Beispiel mit 700 MHz
bei 1,8 V arbeitet, wäre
der Leistungsverbrauch für
den hohen Leistungszustand PH gleich: PH ∝ CV2f = C × (1,8)2 × 700 =
2268C
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Wenn
der niedrige Leistungszustand 204 mit 100 MHz und 1,3 V
arbeitet, wäre
der Leistungsverbrauch für
den niedrigen Leistungszustand PL gleich: PL ∝ CV2f = C × (1,3)2 × 400 =
676C
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Somit
verbraucht PH die dreifache Leistung von PL.
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Die
Abbildung aus 3 zeigt ein Zustandsdiagramm 300,
das ein Ausführungsbeispiel
von Leistungsaufnahmezuständen
mit vier Zuständen veranschaulicht.
Das Zustandsdiagramm 300 weist die Zustände C0 302, C1 304,
C2 306 und C3 308 auf. Weitere Zustände können hinzugefügt werden, wobei
sie für
das Verständnis
der vorliegenden Erfindung jedoch nicht wichtig sind.
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In
einem Ausführungsbeispiel
handelt es sich bei dem Zustand C0 302 um einen aktiven
Leistungsaufnahmezustand, wobei eine CPU alle Funktionen ausführt und
die vollständige
Leistung verbraucht bzw. aufnimmt. In dem Zustand C0 302 wird ein
Power Management zur Einsparung von Energie bzw. Leistung eingesetzt.
In einem Ausführungsbeispiel
handelt es sich bei dem Zustand C1 304 um einen Leistungsaufnahmezustand
des automatischen Anhaltens, wobei ein hoch entwickeltes Power Management
("APM" für Advanced
Power Management) zur Einsparung von Energie ausgeführt werden
kann. Eine CPU, die in dem Zustand C1 304 betrieben wird,
verbraucht für
gewöhnlich
weniger Leistung als eine CPU, die in dem Zustand C0 302 betrieben
wird. Während
dem Zustand C1 304 werden Befehle zum Beispiel nicht ausgeführt, und
der Befehlscache ist für
gewöhnlich
leer.
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In
einem Ausführungsbeispiel
handelt es sich bei dem Zustand C2 306 um einen Leistungsaufnahmezustand
zum Anhalten der Gewährung
(Stop Grant), wobei in dem Zustand C2 306 weniger Leistung
verbraucht wird als in dem Zustand C0 302 oder dem Zustand
C1 304. Zum Beispiel können
in dem Zustand C2 306 die Taktsignale für die CPU angehalten werden.
In einem anderen Ausführungsbeispiel wird
die CPU teilweise abgeschaltet. Zum Beispiel wird der Hauptabschnitt
der CPU abgeschaltet, während
der Snoop-Abschnitt der CPU weiter aktiv ist, um den Front-Side-Bus
zu überwachen.
Zum Eintreten in den Zustand C2 306 kann sich die CPU entweder
in dem Zustand C1 304 oder dem Zustand C0 302 befinden.
In ähnlicher
Weise kann aus dem Zustand C2 306 direkt in den Zustand
C0 302 gewechselt werden, ohne vorher in den Zustand C1 304 einzutreten.
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In
einem Ausführungsbeispiel
ist der Zustand C3 308 als Tiefschlafzustand bekannt, in
dem einige Komponenten eines Systems abgeschaltet sind, einschließlich der
CPU. In dem vorliegenden Ausführungsbeispiel
wird die CPU vollständig
abgeschaltet, so dass die Taktfrequenz in dem Zustand C3 308 verändert werden
kann. Zum Eintreten in den Zustand C3 308 ist die CPU in
einem Ausführungsbeispiel
so konfiguriert, dass sie in den Zustand C2 306 vor dem
Eintreten in den Zustand C3 308 eintritt. In einem alternativen
Ausführungsbeispiel
kann die CPU direkt aus dem Zustand C0 302 in den Zustand C3 308 wechseln.
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Die
Abbildung aus 4 zeigt ein Blockdiagramm 400,
das ein System veranschaulicht, das in verschiedene Leistungsaufnahmezustände eintreten kann.
Das Blockdiagramm 400 umfasst eine Taktvorrichtung 420,
eine Verarbeitungseinheit ("PU") 401, Speichervorrichtungen 422 und
einen Ein- und Ausgabe-Steuer-Hub ("ICH") 416.
Die PU 401 weist ferner eine CPU 402, eine PLL 404,
einen Grafiksteuerungs-Hub ("GCH") 406, einen
Speichersteuerungs-Hub ("MCH") 408, eine
Speicherschnittstelle ("MI") 410 und
eine Ein-Ausgabe-Schnittstelle ("E/A-Schnittstelle") 412 auf.
Dem Blockdiagramm 400 können
weitere Blöcke
oder Vorrichtungen hinzugefügt
werden, wobei diese für
das Verständnis der
vorliegenden Erfindung jedoch nicht wesentlich sind.
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In
einem Ausführungsbeispiel
stellt die Taktvorrichtung 420 Taktsignale an verschiedene
Vorrichtungen bereit, einschließlich
der PU 401. In einem weiteren Ausführungsbeispiel stellt die Taktvorrichtung 420 mehrere
Taktfrequenzen bereit, um mehrere Leitungsaufnahmezustände zu ermöglichen.
Zum Beispiel stellt die Taktvorrichtung 420 in einem hohen Leistungsaufnahmezustand
ein Taktsignal von 700 MHz an die PU 401 bereit, während die
Taktvorrichtung 420 in dem niedrigen Leistungsaufnahmezustand
ein Taktsignal von 400 MHz an die PU 401 bereitstellt.
In einem weiteren Ausführungsbeispiel
stellt die Taktvorrichtung 420 Taktsignale an den Speicher 422 bereit.
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In
einem Ausführungsbeispiel
weist der Speicher 422 mehrere Hochleistungs-Speicherbänke auf.
In einem Ausführungsbeispiel
können
Hochleistungs-DRAMs (direkte Zugriffsspeicher), wie zum Beispiel
ein RambusTM DRAM ("RDRAM"), für
den Speicher 422 eingesetzt werden. In einem alternativen
Ausführungsbeispiel
kann ein Hochgeschwindigkeits-SRAM (statischer Direktzugriffsspeicher)
für den
Speicher 422 verwendet werden.
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In
einem Ausführungsbeispiel
steuert der ICH 416 die Datentransaktion zwischen der PU 401 und
externen Vorrichtungen, wie zum Beispiel dem Hauptspeicher, dem
Systembus und verschiedenen Eingabevorrichtungen. In dem vorliegenden
Ausführungsbeispiel
wechselt der ICH 416 nicht zwischen Leistungsaufnahmezuständen. Die
E/A-Schnittstelle 412 wird eingesetzt, um zwischen der
PU 40 und dem ICH 416 zu kommunizieren. In einem
Ausführungsbeispiel
weist die E/A-Schnittstelle 412 ihre eigene PLL-Vorrichtung
auf, so dass für
den Fall, dass die PLL 404 die Bereitstellung von Taktsignalen
unterbricht, kann die E/A-Schnittstelle 412 weiterhin aktiv
sein, um den Verkehr zwischen der PU 401 und dem ICH 416 zu überwachen.
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Die
PLL 404 empfängt
Taktsignale von der Taktvorrichtung 420 und verteilt die
Taktsignale neu an verschiedene Komponenten, darunter die CPU 402,
der GCH 406 und der MCH 408. In dem Zustand C3
kann in einem Ausführungsbeispiel
das Taktsignal von der PLL 404 an die CPU 402 angehalten
bzw. unterbrochen werden, um Energie zu sparen. Wenn das Taktsignal
aufhört,
unterbricht die CPU 402 die Ausführung, wodurch normalerweise
Energie eingespart wird. Wenn die CPU 402 die Ausführung unterbricht,
kann die Ausführung
in einem Ausführungsbeispiel
durch neue Taktsignale wieder aufgenommen werden. In einem Ausführungsbeispiel
kann das neue Taktsignal von der PLL 404 eine andere Taktfrequenz
aufweisen, wie zum Beispiel eine langsamere Taktfrequenz, um weniger
Strom bzw. Energie zu verbrauchen. In einem anderen Ausführungsbeispiel kann
die CPU 402 in dem Zustand C3 durch die PLL 404 heruntergefahren
werde, und wobei sie später mit
einem anderen Spannungswert hochgefahren wird.
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In
einem Ausführungsbeispiel
empfängt
der GCH 406 Taktsignale von der PLL 404 und steuert Grafikimplementierungen.
In einem Ausführungsbeispiel
empfängt
der MCH 408 auch Taktsignale von der PLL 404 und
steuert den Speicherzugriff über
die MI 410. In einem Ausführungsbeispiel ist die MI 410 auf
spezielle Speicher zugeschnitten, die in dem Speicher 422 eingesetzt
werden. Wenn zum Beispiel ein RDRAM in dem Speicher 422 eingesetzt
wird, kann es sich bei der MI 410 um eine RambusTM ASIC Zelle ("RAC")
handeln, die für
die Kommunikation zwischen der PU 401 und dem RDRAM eingesetzt wird.
Die PU 401 ist in einem Ausführungsbeispiel in einer einzigen
integrierten Schaltung ("IC" bzw. "IS") integriert, um
Energieeinsparungen zu realisieren.
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In
einem Betrieb wird die PLL 404 in einem Ausführungsbeispiel
in dem Zustand C3 heruntergefahren. Wenn die PLL 404 heruntergefahren
worden ist, unterbricht die PLL 404 die Taktverteilung
in der PU 401. Nach der Unterbrechung bzw. dem Anhalten der
Taktsignale von der PLL 404, werden verschiedene Komponenten,
wie zum Beispiel die CPU 402, der GCH 406 und
der MCH 408 abgeschaltet. Nachdem die CPU 402 angehalten
worden ist, kann der Betrieb der CPU 402 später wieder
mit einer niedrigeren Taktfrequenz aufgenommen werden, die für den Betrieb
weniger Leistung erfordert.
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Die
Abbildung aus 5 zeigt ein Blockdiagramm eines
Ausführungsbeispiels
einer Taktkonfiguration. In einem Ausführungsbeispiel umfasst das Blockdiagramm
einen Taktgenerator 504, einen Direct RambusTM Clock
Generator bzw. Taktgenerator ("DRCG") 508, einen
RDRAM 530 und einen Taktverteiler 520. Der DRCG 508 weist
ferner eine PLL 502 und einen Phasenausrichter 510 auf.
Der Taktverteiler 520 weist ferner eine PLL 522 und
einen Phasenausrichter 512 auf. Dem Blockdiagramm 500 können weitere
Blöcke
hinzugefügt
werden, wobei diese für das
Verständnis
der vorliegenden Erfindung jedoch nicht wichtig sind.
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In
einem Ausführungsbeispiel
sendet der Taktgenerator 504 Taktsignale entsprechend über den
Taktbus 544, 546 an die PLL 502 bzw.
die PLL 522. In einem Ausführungsbeispiel wird die PLL 502 eingesetzt,
um Taktsignale an den DRCG 508 zu verteilen, wobei der
DRCG 508 die Taktsignale an den RDRAM 530 weiter
verteilt. Zur Regelung der Taktsignale zwischen dem DRCG 508 und
dem Taktverteiler 520 werden Phasenausrichter 510 und 512 eingesetzt,
um die Taktsignale zu synchronisieren.
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In
einem Einsatz ist in einem Ausführungsbeispiel
während
dem Zustand C3 der Referenztakt aktiv, der von dem Taktbus 544 von
dem Taktgenerator 504 zu dem DRCG 508 geführt wird.
Der Phasenausrichter 512 wird jedoch angehalten, so dass
der Taktverteiler 520 die Verteilung der Taktsignale unterbricht.
Wenn in einem Ausführungsbeispiel
der Taktgenerator die Taktverteilung an das RDRAM 530 unterbricht,
empfängt
das RDRAM 530 weiterhin Taktsignale von dem DRCG 508,
der zum Auffrischen des Speichers eingesetzt wird. Nach dem Frequenz-
und Spannungsübergang
werden die Phasenausrichter 510 und 512 wieder
in Betrieb genommen und es kann in einen neuen Leistungsaufnahmezustand
eingetreten werden.
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Die
Abbildung aus 6 zeigt ein Taktdiagramm 600 eines
Verfahrens zum Wechseln zwischen Leistungsaufnahmezuständen, wie
etwa bei einem Geyserville-Übergang.
Das Taktdiagramm 600 veranschaulicht einen Geyserville-Übergang
aus einem hohen Leistungsaufnahmezustand oder dem Zustand C0 in
einen niedrigen Leistungsaufnahmezustand oder den Zustand C3.
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In
einem Ausführungsbeispiel
schreibt die CPU eine Anforderung für einen Geyserville-Übergang an ein Geyserville-Steuerregister,
das einen Geyserville-Übergang
einleitet. Wenn die CPU einen Geyserville-Schreibbefehl ("GWt") 640 an
dem CPU Front-Side-Bus ("FSB") 601 während dem
Taktzyklus 670 ausgibt, wird das FSB-Snooping verriegelt
und der GWt 640 zu der Hub-Schnittstelle 604 weitergeleitet.
Nachdem der MCH den GWt 624 an der Hub-Schnittstelle empfangen
hat, wird der GWt 624 zu dem ICH weitergeleitet, in dem
eine Geyserville-Übergangssequenz
eingeführt
wird. Als nächstes wird
ein Befehl zum Anhalten der CPU an dem CPU FSB 601 in dem
Taktzyklus 671 ausgegeben, und es wird ein Signal Goto-Geyserville
("Go_Gy") 626 an der
Hub-Schnittstelle 604 ausgegeben.
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Wenn
Go_Gy 626 aktiv ist, erfolgt der Übergang aus dem Zustand C0 660 in
den Zustand C2 662. Während
dem Taktzyklus 672 wird eine Wartungsprozedur 607 ausgeführt. In
einem Ausführungsbeispiel
führt die
Wartungsprozedur 607 eine Temperatur- und Stromkalibrierung
durch, eine Speicherauffrischung und eine Stromkalibrierung. Nach der
Ausführung
der Wartungsprozedur 607 wird an der Hub-Schnittstelle 604 ein
Befehl der Bestätigung von
Geyserville ("Ack_Gy") 628 eingeleitet.
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Nach
der Ausgabe von Ack_Gy 628 an der Hub-Schnittstelle 604 sendet
der MCH eine Nachricht der Genehmigung zur Ausführung des Geyserville-Übergangs.
In dem Taktyzklus 673 wird die Ausgabe des Phasendetektors
oder Ausrichters angehalten bzw. unterbrochen. In einem Ausführungsbeispiel
wird der DRCG-Rückkopplungspfad
aktiv gehalten. Als nächstes
erfolgen die Frequenz- und Spannungsübergänge vor dem Ende des Taktzyklus 673.
Nach dem Spannungsübergang,
der länger
als der Frequenzübergang
dauern kann, ändert
sich das Busverhältnis.
Nach der Veränderung
des Busverhältnisses
wird FSB Snoop freigegeben. In dem Taktzyklus 674 gehen
die Vorrichtungen aus dem Ausschaltzustand in einen Ruhezustand über.
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Die
Abbildung aus 7 zeigt ein Flussdiagramm eines
Verfahrens zum Wechseln der Leistungsaufnahmewerte. Das Verfahren
beginnt mit dem Block Start und fährt mit dem Block 702 fort.
In dem Block 702 unterbricht das Verfahren die Bereitstellung
einer ersten Taktfrequenz durch die PLL. Auf den Block 702 folgt
in dem Verfahren der Block 704. In dem Block 704 hält das Verfahren
die CPU an. Nach dem Block 704 fahrt das Verfahren mit
dem Block 706 fort, in dem das Verfahren den GCH anhält. Auf
den Block 706 folgt der Block 708. In dem Block 708 nimmt
das Verfahren die PLL mit einer zweiten Taktfrequenz wieder auf.
Nach dem Block 708 fährt
das Verfahren mit dem Block 710 fort, in dem das Verfahren
die CPU als Reaktion auf die zweite Taktfrequenz wieder aufnimmt.
Nach dem Block 710 endet das Verfahren mit dem Block Ende.
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Die
Abbildung aus 8 zeigt ein Flussdiagramm, das
ein Verfahren des Eintretens in einen niedrigen Leistungsaufnahmezustand
aus einem hohen Leistungsaufnahmezustand veranschaulicht. Das Verfahren
beginnt mit dem Block Start und fährt mit dem Block 802 fort.
In dem Block 802 leitet das Verfahren einen Übergang
ein und verriegelt das FSB Snooping. Nach dem Block 802 fährt das
Verfahren mit dem Block 804 fort, in dem das Verfahren die Übergangssequenz
einleitet. Nach dem Block 804 fährt das Verfahren mit dem Block 806 fort.
In dem Block 806 führt
das Verfahren Temperatur- und Stromkalibrierungen, eine Speicherauffrischung
und eine Kalibrierungsübertragung
aus. Nach dem Block 806 fährt das Verfahren mit dem Block 808 fort,
in dem das Verfahren den Ruhezustand bzw. den Zustand C2 verlässt. Nach
dem Block 808 fährt
das Verfahren mit dem Block 812 fort. In dem Block 812 hält das Verfahren
die Ausgabe des Phasenausrichters an. Nach dem Block 812 fährt das
Verfahren mit dem Block 814 fort, in dem das Verfahren
Frequenz- und Spannungsübergänge einleitet.
Nach dem Block 814 fährt
das Verfahren mit dem Block 816 fort. In dem Block 816 wartet
das Verfahren auf die Ausführung des Übergangs.
Nach dem Block 816 fährt
das Verfahren mit dem Block 818 fort, in dem das Verfahren das
FSB Snooping freigibt. Nach dem Block 818 fahrt das Verfahren
mit dem Block 820 fort, in dem das Verfahren in den Ruhezustand
oder den Zustand C2 eintritt. Nach dem Block 820 endet
das Verfahren.
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In
der vorstehenden genauen Beschreibung wurden das Verfahren und die
Vorrichtung gemäß der vorliegenden
Erfindung in Bezug auf exemplarische Ausführungsbeispiele der Erfindung
beschrieben. Es ist jedoch offensichtlich, dass verschiedene Modifikationen
und Abänderungen
diesbezüglich vorgenommen
werden können,
ohne dabei vom weiteren Umfang der vorliegenden Erfindung abzuweichen.
Die vorliegende Beschreibung und Abbildungen dienen somit Zwecken
der Veranschaulichung und haben keine einschränkende Funktion.