TWI238932B - Method and apparatus to control processor power and performance for single phase lock loop (PLL) processor systems - Google Patents

Description

1238932 玖、發明說明： 【發明背景】 【發明領域】 本發明一般係關於電腦系統之領域，尤其，本發明係關 於在一電腦系統中之節省功率消耗。 【先前技藝之說明】 由於更多系統變成可攜帶型，可攜帶型電源供電器（尤其 是電池）也更加需要。隨著產業致力於最大化電池壽命，藉 由處理器減少功率消耗也日益重要。甚至在固接式系統 中，過度功率消耗會提高運作成本。另外，受愈來愈嚴格 的治理需求及環境標準之影響而朝向於推動盡可能減少電 腦系統之功率消耗。 因為典型的高性能系統通常會使用高速微處理器及協處 理器’所以此類系統通常功率消耗極高。功率消耗極高的 系統有可靠性及電池壽命方面的問題。例如，當微處理器 消耗全部功率且以峰值性飴 隸月匕運作時，-典型的高頻微處理 器會迅速增加溫度。 然而，許多應用（例如，文查卢wm认 ^ ¥ ▲ 句处里）因為典型的高性能微 处态的支援能力高於典型的文書處 ^ . 夂苟慝理态的需求，所以不 而要微處理态以全部功率運 作不僅縮短電池壽命，而 ，目為时部功率操 以不需要#^^ 還會影響整體系統可靠性，所 ::要“性能系統在所有時間以全功率運作。 因此’使系統在所有時間 【圖式簡單說明】 手連作係浪費。 O:\69\69l58-920814.DOa 1238932 4足 Ρ ^>Γ ψ ΔΚ ^ , 、、’。疋之詳細說明及從本發明各實施例的附圖將 更兀整瞭解本發明，然而，不應該限制本發明於特定實施 例’其僅供解釋及瞭解之用。 圖1說明一以單一 PLL為基礎之cpu系統之實施例。 圖°兑明功率消耗狀態之一實施例之狀態圖。 圖3說明具有四個狀態之功率消耗狀態之一實施例之狀 態圖。 圖4說明可以進入不同功率消耗狀態之一系統之方塊 圖。 圖5說明一系統時脈之一實施例之方塊圖。 圖6說明用於在功率消耗狀態之間切換之一程序之時脈 圖。 圖7說明切換功率消耗狀態之一程序之流程圖。 圖8說明從-高功率消耗狀態進人—低功率消耗狀態之 一程序之流程圖。 【實施方式】 本發明說明一種用於節省系統功率消耗之方法及裝置。 為了徹底瞭解本發明，在下面之說明中，基於解說之目 的而提出許多特定細節。然而，熟悉此項技術者應明白， 在沒有這些特定細節情況下仍可實施本發明。在其它實例 中，為避免混淆本發明，會以方塊圖形式來呈現熟知的結 構及裝置。 接下來之詳細說明的某些部份係就有關電腦記憶體内的 資料位元運算的演算法及符號表示來呈現。這些演瞀法說 〇；\69\69Ι58-920814Ό〇α -6 - 1238932 月及表示可此疋熟悉資料處理技術者使用的技術，用以將 其作用的本質傳達給熟悉此項技術者。本文中的演算法通 常被認為是導致期望結果之動作或操作的條理化序列。雖 ^不疋必然，但是這些量通常採用能夠儲存、傳送、組合、 比車乂及/或以其他方式操作之電氣或磁性信號的形式。主要 係基於it用用法的因素，已證實將這些信號表示為位元、 值凡件符遽、字元、術語、數字等等有時候非常方便。 但是庫日 、 μ ’沒些及類似的術語與適當的實際量關聯， 並且僅僅疋套用至這些量的方便標籤。除非具體說明，否 則在接下來的討論中，應明白在整份本發明中，利用如”處 王军，’、，，，靈々々|| 二心〆异、’’計算’’、，，決定，，或’，顯示’，等等之類的用語的 寸“系表不—電腦系統或類似電子計算裝置的動作及處理 私序’用於操縱與轉換電腦m暫存器及記憶體内以實 電子）4表示的資料成為在電腦系統記憶體或暫存器或 如貝λ儲存、傳輸或顯示裝置内以類似實體量表示的其他 資料。 、&月也關於一種用於執行本文所述之運作之裝置。可 :基於：要目的來特別建構本裝置，或其可以包含藉由儲 、；電《^中之-電腦程式選擇性啟動或重新組態的一般用 . 此類電恥程式可儲存在一電腦可讀取儲存媒體 (仁不限於）包含軟碟片、光碟片、CD-ROM，及磁 1片等任何類型之碟片、唯讀記憶體（RGMs)、隨機存取 :(RAMs)、EPR〇Ms、EEpR〇Ms、磁性或光學卡片， 或適用於儲存雷人 曰々之任何類型媒體，及各個媒體皆耦 O:\69\69I58-920814.DOC\ 1238932 合至一電腦系統匯流排。 本文中所提出的演算法及顯示本質上非關於任何特定電 腦或其它裝置。依據本文講授的程式可配合各種一般用途 電腦一起使用，或經證實便於建構更特殊化裝置，以執行 所需要之方法及步驟。從接下來的說明可得知各種系統的 、、要、"構另外，未引用任何特定程式語言來說明本發明。 〜月白可使用各種程式設計語言來實施如本文中所說明 的本發明。 【概述】 本發明揭示一種使用多個功率消耗狀態來節省系統功率 消耗之機制。在-實施例中，系統會依據應用所需的計算 力率，在一南功率消耗狀態與一低功率消耗狀態之間動態 轉換，這也稱為Geyserville轉換。例如，當中央處理單元 (CPU ’）僅需要支援一簡單應用時，例如，一文書處理器, 中央處理單it從-高功率消耗狀態轉換到_低功率消耗 態。 在一替代實施例中，一單一相鎖迴路（，，pLL，,）係使用於產 生供一 CPU、一圖形控制集線器（”GCH，，）及一記憶體控制集 線器（"MCH”）使帛之多種時脈信號。在此實施例中，整合 PLL CPU、GCH及MCH於一積體電路（，，IC，,）中。在另一 實加例中’ CPU係建構成以一種以上時脈 替代實施例中，⑽可以在-種以上電壓位準運運作作 圖1說明-以單-PLL為基礎之CPU㈣⑽之一實施 例。電腦系統100包含一處理器112、一時脈13〇、一記憶

O:\69\69158-920814.DOQ 1238932 入_ 、一記憶體控制器15〇、一圖形控制器152，及一輸 出（”Ι/〇Π)控制器140。圖形控制器152係耦合於一顯 Η勺121。；[/〇控制器14〇係耦合於一鍵盤I。、一硬複 Ρ裝置124，及一游標控制裝置123。 曰處理器112包含（但是不限於）一微處理器，例如，由本發 ^ :公司受讓人之Santa Clara，Calif之Intel股份有限公司 ，=之~ Intel結構微處理器。處理器112也可以係另一處 理器，例如 P〇werPCTM、AlphaTM 等等。 在一實施例中，記憶體控制器15〇控制該記憶體1〇4, 而：憶體104可以係一隨機存取記憶體(RAM)，或用於儲 子=貝Λ及柏令之其它動態儲存裝置。記憶體1⑽也可以用 :在處理器112執行指令期間儲存暫時的變數或其它中間 貝Λ。電腦系、统1〇〇也可以包含一唯讀記憶體㈣⑷，及 <或用於儲存處理器112所使用之靜態資訊及指令之其它 靜態儲存裝置。 圖形控制器1 52控制該顯示器丨2丨（例如陰極射線管（crt) 或液晶顯示器(LCD))，該顯示^ 121 _合至一匯流排以為 一電腦使用者顯示資訊。在一實施例中，1/〇控制器14〇 係經由記憶體控制器15〇耦合於處理器112。1/〇控制器 140控制輸入及輸出裝置，例如鍵盤122、游標控制裝置I]〕 及硬複印装置124。游標控制裝置123可能是一滑鼠、執跡 球、觸控板、冑，或游標方向鍵，用於將方向資訊及命令 選擇傳達給處理器112,及用於控制在顯示器121上之游標 移動。 O:\69\69158-920814.DOO -9- 1238932 更複P凌i 124可用於將指令、資料或其它資訊列印在 某體（例如，紙張、底片或類似類型之媒體）上。另外， 也可將視需要將一聲音記錄與播放裝置（例如喇。八及/或 麥^風）麵合於1/0控制器140，做為連接電腦系統100 的曰^面。時脈13()係使用於將各種時脈信號提供給不 同元件例如處理器112、記憶體控制器丨5〇等等。 在實化例中，可以整合處理器112、圖形控制器⑴ 及記憶體控制器150於一單一晶片上。在另一實施例中， 可以整合處理器112、圖形控制器152、1/〇控制器_， 及記憶體控制器150於一單一晶片上。注意，在本發明中 可乂使用系統1 00之任何或所有元件及相關硬體。然而， 可以瞭解電腦系統之其它組態包含該等裝置之一部份或全 部。 圖2係說明功率消耗狀態之—實施例之—狀態圖2〇〇。 狀態圖200包含一高功率狀態2〇2及一低功率狀態鮮高 功率狀態202指示高時脈頻率及高操作電壓，而低功率狀 態204指示低時脈頻率及低操作電壓。例如，高功率狀態 2〇2利用！.8伏特⑺操作電心7⑽百萬赫華叫運作， 而低功率狀態204利用uv操作電M以· MHz運作。在 一實施例中’為節省功率消耗’一系統或一 CPU根據應用 所需之計算功率’而動態轉換於高功率狀態202與低功率 狀態204之間。 在另一實施例中，—系統動態切換於高功率狀態202與 低功率狀態204之間而不需要使用者介入。例如，會在按 O:\69\69158-920814.DOO -10- 1238932 鍵敲擊之間發生高功率狀態202與低功率狀態2〇4間之多 重轉換。在—貫施例中，在高功率狀態加期間，咖消 耗全部功率且能夠執行全部功能。然而，在―實施例中， 在低=率狀態204期間，CPU消耗較低功率且僅能執行部 伤力此’主忍，鬲功率狀態202的功率消耗為低功率狀熊 204的功率消耗之雙倍或三倍。 ^ 可以依據電壓及頻率來計算功率消耗。功率消耗之數學 方私式如下所示， P a CV2f

其中P表示功率，及c代表一常數。而且，v表示電壓， £表示頻率。例如，如果高功率狀態202使用l.8v以700 MHz 運作’則高功率狀態的功率消耗Pli為 Ρη« CV2f= Cx(1.8)2x7〇〇= 2268C 如果低功率狀態204使用1·3ν以400 MHz運作，則低功 率狀態之功率消耗匕為 PL a CV2f= Cx(1.3)2x400= 676C。 因此’ Ph消耗之功率為pL消耗之功率三倍之多。 圖3係說明具有四個狀態之功率消耗狀態實施例之狀態 圖 300。狀態圖 3〇〇 包含 C0302、C1304、C2306&C3308 狀態。可以增加額外的狀態，但是對瞭解本發明，它們係 不重要。 在一實施例中，C0 302狀態係一啟用中功率消耗狀態， 其中CPU執行全部功能消耗全部功率。在c〇 302狀態期 間’不採用用於省電之電力管理。在一實施例中，C1 304 O:\69\69158-920814.D0C\ -11 - 1238932 狀恕係-自動暫停功率消耗狀態，其中會執行用於省電之 進階電力f理（”侧’，）。執行於C1 304狀態之CPU的功率 4耗通常低於執行於CG 3G2狀態之CPU的功率消耗。例 如，在C1 304狀態期間，通常不會執行指令且指令快取記 憶體通常為空的。 ° 在貫化例中，C2 306狀態係一授予停止功率消耗狀 態，其中在C2 306狀態的功率消耗低於c〇 3〇2狀態或以 304狀態之功率消耗。例如，在C2 306狀態期間，可以停 止cpu之時脈信號。在另一實施例中，cpu被局部停機。 例如，cpu之主要部分被停機，而CPU用於監視前端匯流 排之損測部分仍然處於啟用中狀態。若要進入C2 3〇6狀 態，CPU可以在C1 304狀態或C0 302狀態下。同樣，C23〇6 狀態可直接轉變至C0 3 02狀態，而不需要先進入Cl 3 04 狀態。 在一實施例中，C3 308狀態係名為睡眠狀態，其中一系 統之部份元件（包含CPU)被停機。在本實施例中，cpu係 被完全停機，因而可在C3 3 08狀態改變時脈頻率。在一實 施例中，若要進入C3 308狀態，CPU係建構成會在進入 C3 308狀態之前先進入C2 306狀態。在一替代實施例中， CPU可以從C0 3 02狀態直接切換到C3 3 08狀態。 圖4係說明可以進入不同功率消耗狀態之一系統之方塊 圖400。方塊圖400包含一時脈裝置42〇、一處理單元 (”PU")401、記憶體裝置422，及一輸入輸出控制集線器 (，，ICHn)416。PU 401 進一步包含一 CPU402、一 PLL404、 O:\69\69158-920814.DOa -12- 1238932 一圖形控制集線器（"GCH”）406、一記憶體控制集線器 (，，MCH”）408、一記憶體介面（”ΜΓ)410，及一輸入/輸出（，fi / Ο”）介面412。在方塊圖400中可以增加其它方塊圖或裝 置，但是與瞭解本發明無關。 在一實施例中，時脈裝置420將時脈信號提供給各種裝 置，包含PU 401。在另一實施例中，時脈裝置42〇提供多 個時脈頻率以促進多重功率消耗狀態。例如，時脈裝置42〇 在高功率消耗狀態時將700MHz時脈信號提供到Ρυ 4〇1， 而時脈裝置420在低功率消耗狀態時將400MHz時脈信號 提供到PU 401。在又一實施例中，時脈裝置42〇將時脈信 號提供到記憶體422。 在一實施例中，記憶體422包含多個高性能記憶組。在 一貫％例中’ §己憶體422可使用高性能DRAMs(，，直接隨機 存取記憶體’’），例如，RambusTM DRAM(，，RDRAMn)。在一 替代實施例中，記憶體422可使用高速SRAM(靜態隨機存 取記憶體）。 在一實施例中，ICH 4 1 6控制介於PU 401與外部裝置（例 如’主記憶體、系統匯流排，及各種輸入裝置）之間的資 料異動。在本實施例中，ICH 416不會在功率消耗狀態之間 轉換。I/O介面412係用於介於PU 401與ICH 416之間 的通信。在一實施例中，Z/0介面412包含所屬的pLL裝 置’以至於在PLL 404停止提供時脈信號時，:[/〇介面412 係仍然可以繼續監視在PU 4〇1與ICH 416之間的通訊流 量。PLL 404接收來自時脈裝置420之時脈信號，及將時脈

O:\69\69158-920814.DOO -13- 1238932 信號重新分配給一些元件，包含CPU 402、GCH 406及MCH 408。在一實施例中，在C3狀態期間，可以停止從PLL 404 到CPU 402之時脈信號以節省功率。當時脈信號停止時， CPU 402停止執行，這通常會節省功率消耗。在一實施例 中，一旦CPU 402停止執行，可藉由新時脈信號繼續執行。 在一實施例中，來自PLL 404之新時脈信號可以具有不同 之時脈頻率，例如較慢速之時脈頻率，俾使節省功率消耗。 在另一實施例中，PLL 404可停止供電給CPU 402，接著使 用不同電壓位準供電。 在一實施例中，GCH 406接收來自PLL 404之時脈信號 並且控制圖形實現。在一實施例中，MCH 408也接收來自 PLL 404之時脈信號，並且經由MI 410來控制記憶體存取。 在一實施例中，修改MI 410成為記憶體422中使用之特定 記憶體。例如，如果在記憶體422中使用RDRAM，MI 410 可以係一 RambusTM ASIC單元（nRACn)，其係使用於在PU 401與RDRAM之間的通信。在一實施例中，PU 401被整 合成一單一積體電路以節省功率消耗。 在一實施例中，在運作過程中，在C3狀態期間會停止供 電給PLL 404。一旦停止供電給PLL 404，PLL 404暫停PU 401中之時脈分配。在暫停來自PLL 404之時脈信號之後， 如CPU 402、GCH 406與MCH 408之類的各種元件被停機。 一旦暫停CPU 402，接著可使用一較低時脈頻率使CPU 402 繼續運作，其可以需要較少功率運作。 圖5係說明一時脈組態實施例之方塊圖500。在一實施 O:\69\69l 58-920814.DOCN -14- 1238932 例中，方塊圖500包含一時脈產生器504、一直接RambusTM 時脈產生器（”DRCG，，）508、RDRAM 530及一時脈分配器 520。DRCG 5 08進一步包含一 PLL 502，及一相位對準器 510。時脈分配器520也包含一 PLL 522及一相位對準器 5 1 2。方塊圖500中可以增加額外方塊圖，但是對瞭解本發 明它們係不重要。 在一實施例中，時脈產生器504分別經由時脈匯流排 5 44、546將時脈信號傳送到PLL 502及PLL 522。在一實 施例中，PLL 502係用於將時脈信號分配給DRCG 508，而 DRCG 508進一步將時脈信號分配給rdRAM 530。為在 DRCG 508與時脈分配器520之間調節時脈信號，相位對準 器5 1 0及5 12係用於同步化時脈信號。 在一實施例中，在運作過程中，在C3狀態期間，藉由從 時脈產生器504到DRCG 508之時脈匯流排544所載送的 參考時脈係處於作用中狀況。然而，相位對準器5 12被暫 停以使時脈分配器520停止分配時脈信號。在一實施例中， 當時脈產生器暫停將時脈分配給RDRAM 530時，RDRAM 530仍然接收來自DrcG 508之時脈信號，其係使用於記憶 體更新。在頻率及電壓轉變之後，相位對準器5丨〇及5 i 2 繼續運作並且可以進入一新功率消耗狀態。 圖6係說明用於在功率消耗狀態之間切換之一程序（例如 一 Geyserville轉變）之時序圖6〇〇。時序圖6〇0說明從一 高功率消耗狀態或C0狀態轉變為一低功率消耗狀態或C3 狀態之Geyserville轉變。 O:\69\69158-9208I4.DOC\ -15- 1238932 在一實施例中，CPU將一 Geyserville轉變要求寫入至用 於起始一 Geyserville轉變之Geyserville控制暫存器。在時 脈週期670，當CPU在CPU前端匯流排（nFSB’’）601上發出 Geyserville 寫入（’fGWt”）640 時，FSB 偵測被鎖定且 GWt 640 被傳遞到集線器介面604。MCH在集線器介面上接收GWt 624之後，GWt 624被傳遞到ICH，其加入一 Geyserville 轉變序列。接著，在時脈週期671，在CPU FSB 601上發 出一停止CPU時脈，並且在集線器介面604上發出一移至 Geyserville(’fGo—Gy’’）626 之信號。 在Go_Gy 626處於作用中狀況之後，發生從C0狀態660 到C2狀態662之轉變。在時脈週期672，執行一維護程序 607。在一實施例中，維護程序607執行溫度和電流校準、 記憶體更新，及電流校準。執行維護程序607之後，在集 線器介面604上起始一認可Geyserville(’，Ack—Gyn)628之指 〇 在集線器介面604上發出Ack_Gy 628之後，MCH傳送 一允許訊息以執行Geyserville轉變。在時脈週期673，停 止相位偵測器或對準器之輸出。在一實施例中，DRCG回 授路徑係維持在運作狀態。接著在時脈週期673終止之前 發生頻率及電壓轉變。在電壓轉變之後（其所需轉變時間較 頻率轉變久），匯流排比率將改變。在匯流排比率改變之 後，FSB偵測被致能。在時脈週期674，裝置從停止供電狀 態轉變成為暫停狀態。 圖7係說明切換功率消耗位準之程序之流程圖700。一 O:\69\69158-920814. DOO -16- 1238932 程序從開始步驟開始，及進 广/± η ^ 丁 J ν驟702。在步驟702，程 序使PLL暫停提供一第一 卞脈頻率。在步驟7〇2之後，程 序進行到步驟704。在步驟 柱斤暫停CPU。在步驟 704之後，程序進行到步驟 兵T 序暫停GCH。在步 驟706之後，程序進行到步 驟708。在步驟708，程序使 PLL·以一苐一時脈頻率繼續 灵逆作在步驟708之後，程序 進行到步驟710，其中程序 、 ϋ應第一時脈頻率而使CPU繼 續運作。在步郡71 〇之德，和广 /邓u之设，程序於終止步驟終止。 圖8係έ兒明從一高功率消紅办、隹、社 均耗位準進入一低功率消耗位準 之一程序之流程圖800。一程库你鬥仏本 枉序從開始步驟開始，及進行到 步驟802。在步驟802，裎床扣仏 & μ 矛序起始一轉變並鎖定FSB偵測。 在步驟802之後’程序移動到步驟謝，其中程序開始轉變 序列。在㈣804之後，程序進行到步驟8〇6。在步驟8〇6， 程序執行溫度及電流校準、記憶體更新及校準廣播。在步 驟806之後，程序進行到步驟8〇8，其中程序離開暫停狀態 或C2狀態。在步驟808之後，程序進行到步驟812。在步 驟8丨2’程序暫停相位對準器之輪出。在步驟812之後，裎 序進行到步驟814’其中程序開始頻率及電壓轉變。在步驟 814之後，程序進行到步驟816。在步驟816，程序等待轉 變το成。在步驟816之後，程序進行到步驟818，其中程序 致能FSB偵測。在步驟818之後，程序進行到步驟82〇， 其中程序進入暫停狀態，或C2狀態。在步驟82〇之後，程 序終止。 在前面之詳細說明中，已經參考其中之特定例示實施例 O:\69\69158-920814.DOCN 17 1238932 離開本 本發明 •系統。 說明本發明之方法及裝置。然而，應瞭解可以在不 發明之廣泛精神及範圍下，完成一些修改及改變。 之。兑月書及圖式因此應視為闡釋性，而非限制性。 因此，本發明揭示用於節省功率消耗之一方法及一 【圖式元件符號說明】 100 電腦系統 104、422 記憶體 112 處理器 121 顯示器 122 鍵盤 123 游標控制裝置 124 硬複印裝置 130 時脈 140 、 416 工/〇控制器 150 記憶體控制器 152 圖形控制器 200 、 300 狀態圖 202 高電力狀態 204 低電力狀態 400 、 500 方塊圖 402 中央處理單元 404、502、522 相鎖迴路 406 圖形控制集線器 408 記憶體控制集線器 O:\69\69158-920814.DOO -18- 1238932 410 412 420 504 508 510 、 512 520 530 544 、 546 600 601 604 607 624 、 640 626 628 670、67卜 672、673、374 700 、 800 702、704、706、708、710、 記憶體介面 1/〇介面 時脈裝置 時脈產生器 DIRECT RAMBUStm時脈產生器 相位調整器 時脈分配器

RambusTM動態隨機存取記憶體 時脈匯流排 時脈圖 前端匯流排 集線器介面 維護程序

Geyserville 寫入 操作 Geyserville 確認 Geyserville 時脈循環 流程圖 步驟 802、804、806、808、812、 814、816、818、820 O:\69\69158-920814.DOC\ -19-

Claims (1)

1238932 拾、申請專利範圍： 1 ·種用於控制系統功率與性能之積體電路，其包含： 一中央處理單元（"CPU”）； 一圖形控制集線器（，，GCH，，），其耦合於該CPU ; / 一記憶體控制集線器（”MCH”），其耦合於該cPU，及 係建構以控制記憶體轉變；及 相鎖迴路（"PLL”），其耦合於該CPU，及係建構以 允許該CPU以一種以上耗電量狀態下運作。 如申明專利|巳圍第i項之積體電路，其中該cpu係建 構成以冑以上時脈頻率運作，以節省功率消耗。 3. 如申請專利範圍第1項之積體電路，其中該PLL提供 一種以上時脈頻率。 4. 如申請專利範圍第1項之積體電路，其進一步包含： 一 §己憶體介面’其耗合於該MCH，並被建構以與各 種外部記憶體裝置通信；及 輸入輸出（I/O”）介面，其耦合於mch，並被建 構以控制1/ 〇通信量。 5 ·如申請專利範圍第1馆 囷弟1項之積體電路，其中該積體電路 係進一步耦合於一 I / 〇 /υ控制态及一時脈裝置。 6·如申請專利範圍第i項之積體電路，其中該⑽能舜 種乂上電壓位準運作，以回應來自該之時舰 信號。 請專利範圍第1項之積體電路，其中該MCH能: 以-種以上頻率模式運作，以回應來自該心之時 O:\69\69l58-920814.DOa 1238932 信號。 8·如申請專利範圍第1 ' 唄之檟體電路，其中該MCH能夠 以種以上電壓位準運作，以回雍本ώ 户咕 卞乂口應來自該PLL·之時脈 1舌5虎0 9·如申請專利範圍第1項之積體電路，其中該GCH能夠 以-種以上頻率模式運作，以回應來自該pll之時脈 信號。 10.如申請專利範圍第！項之積體電路，其中該gch能夠 以-種以上電壓位準運作’以回應來自該pll之時脈 信號。 U·如申請專利範圍第1項積體 峭之檟體電路，其中該MCH控制 RambusTM動態隨機存取記憶體（"RDRAM。。 12· —種用於控制系統功率與性能之方法，其包含： 使内喪在-積體電路（，，IC”）中的一相鎖迴路 暫停提供一第一時脈頻率； 使内喪在該1c中的一中央處理單元（"CPU”）暫停執 行，以回應PLL之該暫停； 使内嵌在該1C中的一圖形控制集線器（"GCH")暫停 執行，以回應PLL之該暫停； 使該PLL繼續運作以提供一第二時脈頻率；及 使該CPU繼續運作以回應該第：時脈頻率。 13.如申請專利範圍第12項之方法，其進一步包含： 使内嵌在該IC中的-記憶體控制集線器（”mch")暫 停執行，以回應PLL之該暫停；及 O:\69\69158-920814.DOO -2 · 1238932 14 15, 16. 17. 18. 19. 使該MCH繼續運作以回應該第二時脈頻率。 如申請專利範圍第12項之方法，其中該暫停pll進一 步包含進人暫停狀態以回應溫度及電流校準之結果。 一種用於控制系統功率與性能之方法，其包含 使内嵌在—積體電路（"IC")中的一相鎖迴路（”PLL") 暫停提供一第一電壓位準； 暫停内嵌在該IC中的一中央處理單元（"cpu”），以回 應PLL之該暫停； 使該PLL繼續運作以提供一第二電壓位準；及 使該CPU繼續運作卩回應該第三電壓位準。 如申請專利範圍第15項之方法，其進-步包含·· 使内喪在該ic中的一記憶體控制集線器暫 停執行，以回應PLL之該暫停；及 使該MCH繼續運作以回應該第二電壓位準。 如申請專利範圍第15項之方法，其中該暫停虹進一 y o s進入暫狀態以回應溫度及電流校準之结果。 如申請專利範圍第15項之方法，其進一步包含： 使内嵌在該1C中的一圖形控制集線器（"GCH”）暫停 執行，以回應PLL之該暫停；及 使該GCH繼續運作以回應該第三電壓位準。 -種用於控制系統功率與性能之裝置，其包含： 中央處理早疋（”CPU")，其被配置在一積體電路 (f，IC”）上； 一圖形控制集線器（”GCH，，）， 其被配置在該 1C上並 O:\69\69158-920814. DOC\ 1238932 且耦合於該CPU，用於影像處理； 一記憶體控制集線器（|，MCH”），其被配置在該le上 並且耦合於該CPU，用於控制資料處理； 一相鎖迴路（"PLL")，其被配置在該IC上並且耦合於 該CPU’該pll被建構以切換該cpu以數種時脈頻率 之一運作 〇 2〇_如申請專利範圍第19項之裝置，其中該pLL被進—步 建構來切換該CPU，俾使以數種電壓位準之一運作以 郎省功率消耗。 2 1 ·如申凊專利範圍第丨9項之裝置，其中該被進—步 建構來切換該GCH，俾使以數種電壓位準之一運作以 節省功率消耗。 22·如申請專利範圍第19項之裝置，其十該pLL被進—步 建構來切換該GCH ,俾使以數種時脈頻率之一運作以 節省功率消耗。 23. 如申請專利範圍第19項之裝置，其中該pLL被進一步 建構來切換該MCH，俾使以數種電壓位準之一運作以 節省功率消耗。 24. 如申請專利範圍第19項之裝置，其中該pLL被進一步 建構來切換該MCH，俾使以數種時脈頻率之一運作以節 省功率消耗。 O:\69\69158-920814.DOO