CN1418335A - 用于单锁相环(pll)处理器系统的控制处理器功率和性能的方法和装置 - Google Patents

用于单锁相环(pll)处理器系统的控制处理器功率和性能的方法和装置 Download PDF

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Abstract

一种包含中央处理单元(“CPU”)、图形控制中心(“GCH”)、存储器控制中心(“MCH”)和锁相环(“PLL”)的集成电路。GCH，MCH和PLL与CPU相耦合。MCH控制存储器事务处理。PLL被配置为允许CPU在多于一个功耗状态下运行。

Description

用于单锁相环(PLL)处理器系统的 控制处理器功率和性能的方法和装置
本发明背景
技术领域
本发明一般地涉及计算机系统领域。更具体地说，本发明涉及节约计算机系统内的功耗。
背景技术
当更多的系统变成便携式时，必然越来越依赖便携式电源，特别是电池。当工业界致力于最大化电池寿命时，降低处理器功耗变得越来越重要。即使在固定系统中，过高的功耗也会导致较高的运行成本。此外，越来越严格的政府要求和环境标准对降低在可能的计算机系统中消耗的功率施加了影响。
一个典型的高性能系统消耗大量功率，因为该系统一般使用高速微处理器和协处理器。系统可靠性和电池寿命对一个消耗过高功率的系统是个问题。例如，当一个典型的高频微处理器消耗满功率并且在最佳性能下运行时，该微处理器的温度可能上升很快。
然而，很多应用，如文字处理，不要求微处理器满功率运行，因为一个典型的高性能微处理器能够支持多于一个典型的字处理器。因此，没有必要保持一个高性能系统总是满功率运行，因为满功率运行不仅减短电池寿命，还影响整个系统的可靠性。
因此，总保持系统满功率运行是不经济的。
附图说明
依据下面给出的详细描述和本发明各种实施例的相应附图，可以更全面地理解本发明，但是，这不应被认为是把本发明限于特定实施例，而应仅是为了说明和理解。
图1说明了基于单PLL的CPU系统的一个实施例。
图2是说明功耗状态的一个实施例的状态图。
图3是说明具有四个状态的功耗状态的一个实施例的状态图。
图4是说明一个可以进入不同功耗状态的系统的框图。
图5是说明系统时钟的一个实施例的框图。
图6是说明在功耗状态之间切换过程的时序图。
图7是说明切换功耗状态过程的流程图。
图8是说明从高功耗状态进入低功耗状态的过程的流程图。
具体实施方式
下面描述了一种用于节约系统功耗的方法和装置。
在下面的描述中，为说明的目的，给出许多特定细节，以便给出本发明一个详尽的理解。但是，对于本领域技术人员显而易见，无需这些特定细节就能够实施本发明。在其他例子中，公知的结构和设备以框图的形式示出以避免模糊本发明。
下面的详细描述的某些部分用算法和计算机存储器内对数据位操作的符号表示的形式给出。这些算法描述和表示是数据处理领域技术人员用来向本领域其他技术人员最有效地传达他们工作内容的方法。这里的算法，一般被认为是一个导致期望结果的自洽步骤序列。这些步骤是那些要求物理量的物理处理的步骤。一般，虽然并非必要，这些量是能被存储、传输、合并、比较和以其他方式处理的电或磁信号。主要是为通常使用的原因，已经证明，有时把这些信号称为位、值、单元、符号、字符、项、数字或类似(术语)是方便的。
然而应该铭记，所有这些和类似术语是与恰当的物理量结合的，并且仅仅是用于这些量的方便标记。除非特别阐明，否则在下面的讨论中，贯穿本发明，采用诸如“处理”或“计算”或“运算”或“判定”或“显示”或其他类似术语的讨论，被理解为是指把计算机系统内寄存器和存储器中用物理(电子)量表示的数据处理和变换成计算机系统内存储器或寄存器或其他这样的信息存储、传输或显示设备中用物理量类似表示的其他数据的计算机系统或类似电子计算设备的动作和处理。
本发明还涉及用于执行此处这些操作的装置。该装置可以根据所需目的专门构建，或者它可以包含一个由存储在计算机内的计算机程序选择性启动或重新配置的通用计算机。这样一个计算机程序可以被存储在计算机可读存储介质中，例如，但不限于，任何一种类型的盘片，包括软盘、光盘、CD-ROM和磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁或光卡，或任何类型的适于存储电子指令的介质，并且每一个都被耦合到计算机系统总线。
这里给出的算法和显示并不固定地涉及任何特定计算机或其他装置。各种通用系统可以依照此处教导和程序一起使用，或者构建一个更专用的装置以完成所需方法步骤可能是更方便的。用于这些系统的所需结构将在下面的描述中出现。此外，本发明并非是依照任何特定的编程语言来描述的。应该理解，为了实现如这里描述的本发明的教导，可以使用各种编程语言。
综述
公开了一种利用多功耗状态来节约系统功耗的机制。在一个实施例中，系统根据应用所需的计算功率，在高功耗状态和低功耗状态之间动态地转换，这也被称为Geyserville转换。例如，当中央处理单元(“CPU”)只需要支持一个简单应用，例如字处理器时，该CPU从高功耗状态转换到低功耗状态。
在另一个实施例中，使用一个单锁相环(“PLL”)产生各种供CPU、图形控制中心(“GCH”)和存储器控制中心(“MCH”)使用的时钟信号。在该实施例中，PLL、CPU、GCH和MCH被集成到一个集成电路(“IC”)上。在另一个实施例中，CPU被配置为在多于一个时钟频率下运行。在另一个实施例中，CPU能在多于一种电压电平下运行。
图1说明了基于单PLL的CPU系统100的一个实施例。计算机系统100包括处理器112、时钟130、存储器104、存储器控制器150、图形控制器152和输入和输出(“I/O”)控制器140。图形控制器152被耦合到显示器121。I/O控制器140被耦合到键盘122、硬拷贝设备124和光标控制设备123。
处理器112包括但不仅限于一个微处理器，例如一个由本发明的共同受让人、加州Santa Clara英特尔公司制造的英特尔体系结构微处理器。处理器112还可能是其他处理器，例如PowerPCTM、AlpahTM等。
在一个实施例中，存储器控制器150控制存储器104并且存储器104可以是随机存取存储器(RAM)或其他用于存储信息和指令的动态存储设备。在处理器112执行指令期间，存储器104也能被用于存储临时变量或其他中间信息。计算机系统100也可以包含只读存储器(ROM)和/或其他用于存储处理器112的静态信息和指令的静态存储设备。
图形控制器152控制耦合到总线上的用于向计算机用户显示信息的显示器121，如阴极射线管(CRT)或液晶显示器。在一个实施例中，I/O控制器140通过存储器控制器150耦合到处理器112。I/O控制器140控制输入和输出设备，如键盘122，光标控制设备123和硬拷贝设备124。光标控制设备123可以是鼠标、轨迹球、轨迹板、指示笔或光标方向键，用于向处理器112传递方向信息和命令选择，并用于控制显示器121上光标的移动。
硬拷贝设备124能被用于在介质，如纸张、胶片或类似类型的介质上打印指令、数据或其他信息。此外，声音记录和播放设备，如扬声器和/或麦克风能被选择性地耦合到I/O控制器140，用于与计算机系统100进行音频接口。时钟130用于给不同元件，如处理器112、存储器控制器150等提供各种时钟信号。
在一个实施例中，处理器112、图形控制器152和存储器控制器150能被集成到单个芯片上。在另一个实施例中，处理器112、图形控制器152、I/O控制器140和存储器控制器150能被集成到单个芯片上。注意系统100的任一或全部元件和相关硬件能在本发明中使用。但是能够理解，计算机系统的其他配置可以包括这些设备中的一些或全部。
图2是说明功耗状态的一个实施例的状态图200。状态图200包含高功率状态202和低功率状态204。高功率状态202表示高时钟频率和高运行电压，而低功率状态204表示低时钟频率和低运行电压。例如，高功率状态202能在700兆赫(MHz)、工作电压为1.8伏(v)下运行而低功耗状态204在400MHz、工作电压为1.3伏下运行。为节约功耗，在一个实施例中，系统或CPU能根据应用所需的计算功率在高功率状态202和低功率状态204之间动态转换。
在另一个实施例中，系统无需用户干预在高功率状态202和低功率状态204之间动态切换。例如，在按键之间，能发生多次在高功率状态202和低功率状态204之间的转换。在高功率状态202期间，在一个实施例中，CPU消耗满功率并能够执行全部功能。但是，在低功率状态204期间，在一个实施例中，CPU消耗较低功率并且只能执行一些功能。注意高功率状态202可能比低功率状态204多消耗两倍到三倍量的功率。
功耗能够根据电压和频率计算出来。功耗的数学方程式列出如下。
P∝CV2f
其中，P表示功率而C表示一个常数。此外，V表示电压而f表示频率。例如，如果高功率状态202在700MHz、电压1.8v下运行，则高功率状态的功耗PH将为
PH∝CV2f＝C×(1.8)2×700＝2268C
如果低功率状态204在400MHz、电压1.3v下运行，则低功率状态的功耗PL将为
PL∝CV2f＝C×(1.3)2×400＝676C
这样，PH比PL多消耗三倍的功率。
图3是说明具有四个状态的功耗状态的一个实施例的状态图300。状态图300包含状态C0 302、C1 304、C2 306和C3 308状态。可以增加额外的状态，但是它们对理解本发明不重要。
在一个实施例中，C0 302状态是一个激活的功耗状态，在该状态下CPU执行全部功能并消耗满功率。在C0 302状态期间，没有使用用于节约功耗的功率管理。在一个实施例中，C1 304状态是一个自动停止功耗状态，在该状态下可以执行用于节约功耗的高级电源管理(“APM”)。在C1304状态下运行的CPU通常比在C0 302状态下运行的CPU消耗的功率要少。例如，在C1 304状态期间，指令一般不被执行并且指令高速缓存器一般是空的。
在一个实施例中，C2 306状态是一个停止给予(stop-grant)功耗状态，在该状态下，在C2 306状态下消耗的功率比在C0 302状态或C1304状态下消耗的功率都要少。例如，在C2 306状态期间，给CPU的时钟信号可能被停止。在另一个实施例中，CPU被部分关闭。例如，CPU的主要部分被关闭而CPU的监控(snoop)部分仍然是激活的，用于监控前端总线。为进入C2 306状态，CPU可以处于C1 304状态或C0 302状态之一。而且，C2 306状态可以不经先进入C1 304状态而直接进入C0 302状态。
在一个实施例中，C3 308状态被称为深度睡眠状态，在该状态下，系统的一些元件，包括CPU，被关闭。在该实施例中，CPU被完全关闭以便在C3 308状态下时钟频率可以被改变。在一个实施例中，为进入C3 308状态，CPU被配置成在进入C3 308状态前先进入C2 306状态。在另一个实施例中，CPU能直接从C0 302状态切换到C3 308状态。
图4是说明可以进入不同功耗状态的系统的框图400。框图400包括时钟设备420、处理单元(“PU”)401、存储器设备422和输入和输出控制中心(“ICH”)416。PU 401进一步包括CPU 402、PLL 404、图形控制中心(“GCH”)406、存储器控制中心(“MCH”)408、存储器接口(“MI”)410和输入/输出(“I/O”)接口412。其他块或设备可被添加到框图400，但是它们与理解本发明无关。
在一个实施例中，时钟设备420给包括PU 401在内的各种设备提供时钟信号。在另一个实施例中，时钟设备420提供了多个时钟频率以方便多个功耗状态。例如，时钟设备420在高功耗状态期间给PU 401提供700MHz时钟信号而时钟设备420在低功耗状态期间给PU 401提供400MHz时钟信号。而在另一个实施例中，时钟设备420给存储器422提供时钟信号。
在一个实施例中，存储器422包含多个高性能存储体。在一个实施例中，高性能DRAM(直接随机存取存储器)，例如，RambusTMDRAM(“RDRAM”)可以被用作存储器422。在另一个实施例中，高速SRAM(静态随机存取存储器)可以被用作存储器422。
在一个实施例中，ICH 416控制PU 401和诸如主存储器、系统总线和各种输入设备的外部设备之间的数据事务处理。在该实施例中，ICH 416不在功耗状态之间转换。I/O接口412用于在PU 401和ICH 416之间通信。在一个实施例中，I/O接口412包含它自己的PLL设备，以便在PLL404停止提供时钟信号时I/O接口412仍然是激活的，用于监控PU 401和ICH 416之间的通信量。
PLL 404从时钟设备420接收时钟信号并把时钟信号再分配给包括CPU 402、GCH 406和MCH 408的各种元件。在C3状态期间，在一个实施例中，为节约功率，从PLL 404到CPU 402的时钟信号可能被停止。当时钟信号停止时，CPU 402停止运行，这通常会节约功耗。一旦CPU 402停止运行，在一个实施例中，运行可以由新时钟信号来恢复。在一个实施例中，为节约功耗，来自PLL 404的新时钟信号可以具有不同的时钟频率，如较低的时钟频率。在另一个实施例中，在C3状态下，CPU 402可能被PLL 404关闭电源并随之用不同的电压电平恢复供电。
在一个实施例中，GCH 406接收来自PLL 404的时钟信号并控制图形实现。在一个实施例中，MCH 408也接收来自PLL 404的时钟信号并控制通过MI 410的存储器访问。在一个实施例中，MI 410被定制成存储器422中使用的专用存储器。例如，如果存储器422中使用了RDRAM，MI410可能是用于在PU 401和RDRAM之间通信的RambusTM ASIC单元(“RAC”)。在一个实施例中，为节约功耗，PU 401被集成到单个集成电路(“IC”)上。
在一个操作中，PLL 404在一个实施例中在C3状态期间被关闭电源。一旦PLL 404被关闭电源，PLL 404暂停PU 401内的时钟分配。来自PLL 404的时钟信号被暂停后，各种元件，例如CPU 402、GCH 406和MCH408被关闭。一旦CPU 402被暂停，CPU 402随后能够用可能需要较低功率运行的较低时钟频率来恢复。
图5是说明系统时钟配置的一个实施例的框图500。在一个实施例中，框图500包含时钟发生器504，直接RambusTM时钟发生器(“DRCG”)508、RDRAM 530和时钟分配器520。DRCG 508进一步包括PLL502和相位调整器510。时钟分配器520也包含PLL 522和相位调整器512。其他块可能被添加到框图500中，但是它们对理解本发明不重要。
在一个实施例中，时钟发生器504通过时钟总线544、546分别向PLL502和PLL 522发送时钟信号。在一个实施例中，PLL 502用于给DRCG508分配时钟信号，在那里DRCG 508进一步把时钟信号分配给RDRAM530。为了调整DRCG 508和时钟分配器520之间的时钟信号，相位调整器510和512用于同步时钟信号。
在一个操作中，在C3状态期间，在一个实施例中，由时钟总线544从时钟发生器504传送到DRCG 508的参考时钟是激活的。然而，相位调整器512被暂停以便时钟分配器520停止分配时钟信号。在一个实施例中，当时钟发生器暂停给RDRAM530分配时钟时，RDRAM 530仍接收来自DRCG508的用于刷新存储器的时钟信号。在频率和电压转换后，相位调整器510和512被恢复并且可以进入一个新功耗状态。
图6是说明在功耗状态之间切换，如Geyserville转换过程的时序图600。时序图600说明了从高功耗状态或C0状态到低功耗状态或C3状态的Geyserville转换。
在一个实施例中，CPU向Geyserville控制寄存器写入一个Geyserville转换请求，这启动一次Geyserville转换。当CPU在时钟周期670时在CPU前端总线(“FSB”)601上发出一个Geyserville写入(“GWt”)640时，FSB监控被锁定并且GWt 640被传送到中枢接口604。当MCH在中枢接口上收到GWt 624后，GWt 624被传送到ICH，在其内引入了一个Geyserville转换序列。接着，在时钟周期671时在CPU FSB 601上发出停止CPU时钟并且在中枢接口604上发出到达Geyserville(goto-Geyserville)(“Go_Gy”)信号626。
在Go_Gy 626激活后，发生从C0状态660到C2状态662的转换。在时钟周期627时，执行维护过程607。在一个实施例中，维护过程607执行温度和电流校准、存储器刷新和电流校准。执行完维护过程607后，在中枢接口604上启动确认的Geyserville(“Ack_Gy”)命令628。
在Ack_Gy 628被在中枢接口604上发出后，MCH发送一条允许执行Geyserville转换的消息。在时钟周期673时，鉴相器或相位调整器的输出被停止。在一个实施例中，DRCG的反馈路径保持激活。接着，在时钟周期673结束之前发生频率和电压转换。在持续时间可能长于频率转换的电压转换之后，总线倍率将变化。在总线倍率变化之后，FSB监控被使能。在时钟周期674时，设备从电源关闭状态转换到休眠状态。
图7是说明切换功耗水平的过程的流程图700。过程在起始块开始并前进到块702。在块702中，过程让PLL暂停提供第一时钟频率。在块702后，过程前进到块704。在块704中，过程暂停CPU。在块704后，过程前进到块706，在那里过程暂停GCH。在块706后，过程前进到块708。在块708中，过程以第二时钟频率恢复PLL。在块708后，过程前进到块710，在那里过程响应第二时钟频率恢复CPU。在块710后，过程在结束块结束。
图8是说明从高功耗水平进入低功耗水平的过程的流程图800。过程在起始块开始并前进到块802。在块802中，过程开始一次转换并锁定FSB监控。在块802后，过程移动到块804，在那里过程启动转换序列。在块804后，过程前进到块806。在块806中，过程执行温度和电流校准、存储器刷新和校准广播。在块806后，过程前进到块808，在那里过程退出休眠状态或C2状态。在块808后，过程前进到块812。在块812中，过程暂停相位调整器的输出。在块812后，过程前进到块814，在那里过程开始频率和电压转换。在块814后，过程前进到块816。在块816中，过程等待转换完成。在块816后，过程前进到块818，在那里过程使能FSB监控。在块818后，过程前进到块820，在那里过程进入休眠状态或C2状态。在块820后，过程结束。
在前述详细描述中，已经参考特定的示范性实施例描述了本发明的方法和装置。但是，显而易见，可以作出各种修改和变化而不偏离本发明的精神和范围。因此本说明书和附图应被理解为说明而非限制。
这样，就已描述了节约功耗的一种方法和一个系统。

Claims (24)

1.一种集成电路，包括：
中央处理单元(“CPU”)；
耦合到所述CPU的图形控制中心(“GCH”)；
耦合到所述CPU并被配置用来控制存储器事务处理的存储器控制中心(“MCH”)；和
耦合到所述CPU并被配置用来允许所述CPU在多于一个功耗状态下运行的锁相环(“PLL”)。
2.如权利要求1所述集成电路，其中所述CPU被配置为可在多于一个时钟频率下运行以节约功耗。
3.如权利要求1所述集成电路，其中所述PLL提供多于一个时钟频率。
4.如权利要求1所述集成电路，进一步包括：
耦合到所述MCH并被配置用来与各种外部存储器设备通信的存储器接口；和
耦合到所述MCH并被配置用来控制I/O通信量的输入和输出(“I/O”)接口。
5.如权利要求1所述集成电路，其中所述集成电路被进一步耦合到I/O控制器和时钟设备。
6.如权利要求1所述集成电路，其中所述CPU响应来自所述PLL的时钟信号能在多于一个电压电平下运行。
7.如权利要求1所述集成电路，其中所述MCH响应来自所述PLL的时钟信号能在多于一个频率模式下运行。
8.如权利要求1所述集成电路，其中所述MCH响应来自所述PLL的时钟信号能在多于一个电压电平下运行。
9.如权利要求1所述集成电路，其中所述GCH响应来自所述PLL的时钟信号能在多于一个频率模式下运行。
10.如权利要求1所述集成电路，其中所述GCH响应来自所述PLL的时钟信号能在多于一个电压电平下运行。
11.如权利要求1所述集成电路，其中所述MCH控制RambusTM动态随机存取存储器(“RDRAM”)。
12.一种方法，包括：
暂停让嵌入一集成电路(“IC”)的锁相环(“PLL”)提供第一时钟频率；
响应所述PLL的暂停，暂停嵌入所述IC的中央处理单元(“CPU”)的运行；
响应所述PLL的暂停，暂停嵌入所述IC的图形控制中心(“GCH”)的运行；
恢复所述PLL以提供第二时钟频率；和
响应所述第二时钟频率，恢复所述CPU。
13.如权利要求12所述方法，进一步包括：
响应所述PLL的暂停，暂停嵌入所述IC的存储器控制中心(“MCH”)的运行；
响应所述第二时钟频率，恢复所述MCH。
14.如权利要求12所述方法，其中所述暂停PLL进一步包括响应温度和电流校准结果而进入暂停状态。
15.一种方法，包括：
暂停让嵌入一集成电路(“IC”)的锁相环(“PLL”)提供第一电压电平；
响应所述PLL的暂停，暂停嵌入所述IC的中央处理单元(“CPU”)的运行；
恢复所述PLL以提供第二电压电平；和
响应所述第二电压电平，恢复所述CPU。
16.如权利要求15所述方法，进一步包括：
响应所述PLL的暂停，暂停嵌入所述IC的存储器控制中心(“MCH”)的运行；
响应所述第二电压电平，恢复所述MCH。
17.如权利要求15所述方法，其中所述暂停PLL进一步包括响应温度和电流校准结果而进入暂停状态。
18.如权利要求15所述方法，进一步包括：
响应所述PLL的暂停，暂停嵌入所述IC的图形控制中心(“GCH”)的运行；和
响应所述第二电压电平，恢复所述GCH。
19.一种设备，包括：
制造在一集成电路(“IC”)上的中央处理单元(“CPU”)；
制造在所述IC上并与所述CPU耦合，用于图像处理的图形控制中心(“GCH”)；
制造在所述IC上并与所述CPU耦合，用于控制数据事务处理的存储器控制中心(“MCH”)；
制造在所述IC上并与所述CPU耦合的锁相环(“PLL”)，所述锁相环被配置用来切换所述CPU在几个时钟频率中之一下运行。
20.如权利要求19所述设备，其中所述PLL被进一步配置用来切换所述CPU在几个电压电平之一下运行以节约功耗。
21.如权利要求19所述设备，其中所述PLL被进一步配置用来切换所述GCH在几个电压电平之一下运行以节约功耗。
22.如权利要求19所述设备，其中所述PLL被进一步配置用来切换所述GCH在几个时钟频率之一下运行以节约功耗。
23.如权利要求19所述设备，其中所述PLL被进一步配置用来切换所述MCH在几个电压电平之一下运行以节约功耗。
24.如权利要求19所述设备，其中所述PLL被进一步配置用来切换所述MCH在几个时钟频率之一下运行以节约功耗。
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