BR0109423B1 - Circuito integrado e método para controlar a energia e o desempenho do processador para os sistemas de processador de laço de bloqueio de fase (pll) único - Google Patents

Description

Relatório Descritivo da Patente de Invenção para "CIRCUITO INTEGRADO E MÉTODO PARA CONTROLAR A ENERGIA E O DESEM- PENHO DO PROCESSADOR PARA OS SISTEMAS DE PROCESSADOR DE LAÇO DE BLOQUEIO DE FASE (PLL) ÚNICO".

FUNDAMENTO DA INVENÇÃO

CAMPO DA INVENÇÃO A presente invenção refere-se genericamente ao campo dos sis- temas de computador. Mais especificamente, a presente invenção se relaci- ona à conservação de consumo de energia em um sistema de computador.

DESCRIÇÃO DA TÉCNICA RELACIONADA

Conforme mais sistemas se tornam portáteis, uma confiança aumentada será necessariamente colocada sobre os suprimentos de energia portáteis, particularmente as baterias. A redução do consumo de energia pelos processadores se torna crescentemente importante conforme a indús- tria se move para maximizar a vida da bateria. Mesmo nos sistemas estacio- nários, o consumo de energia excessivo se traduz em custos operacionais mais altos. Adicionalmente, as especificações governamentais crescente- mente rigorosas e os padrões ambientais militam no sentido de reduzir a energia consumida em um sistema de computador onde possível.

Um sistema de alto desempenho típico consome uma grande quantidade de energia porque o sistema geralmente utiliza os microproces- sadores e co-processadores de alta velocidade. A confiabilidade do sistema e a vida da bateria são problemáticas para um sistema que consome uma energia excessiva. Por exemplo, um microprocessador de alta frequência típico pode aumentar a temperatura rapidamente quando o microprocessa- dor consome energia total e opera no desempenho de pico.

No entanto, muitas aplicações, tal como o processamento de texto, não requerem que o microprocessador opere com energia total porque um microprocessador de alto desempenho típico pode suportar mais do que um processador de texto típico. Consequentemente, não é necessário man- ter um sistema de alto desempenho operando na energia total o tempo todo porque funcionando na energia total não somente reduz a vida da bateria, mas também afeta a confiabilidade total do sistema.

Portanto, é um desperdício manter um sistema funcionando na energia total o tempo todo.

BREVE DESCRIÇÃO DOS DESENHOS A presente invenção compreendida mais completamente da descrição detalhada dada abaixo e dos desenhos acompanhantes de várias modalidades da invenção, as quais, no entanto, não devem ser tomadas pa- ra limitar a invenção às modalidades específicas, mas são para explicação e compreensão somente.

Figura 1 ilustra uma modalidade de um sistema de CPU com base em PLL único.

Figura 2 é um diagrama de estado que ilustra uma modalidade dos estados de consumo de energia.

Figura 3 é um diagrama de estado que ilustra uma modalidade dos estados de consumo de energia tendo quatro estados.

Figura 4 é um diagrama de blocos que ilustra um sistema que é capaz de entrar em diferentes estados de consumo de energia.

Figura 5 é um diagrama de blocos que ilustra uma modalidade de um relógio de sistema.

Figura 6 é um diagrama de tempo que ilustra um processo para troca entre os estados de consumo de energia.

Figura 7 é um gráfico de fluxo que ilustra um processo de troca de estados de consumo de energia.

Figura 8 é um gráfico de fluxo que ilustra um processo de entra- da em um estado de baixo consumo de energia de um estado de alto con- sumo de energia.

DESCRIÇÃO DETALHADA

Um método e um aparelho para conservar o consumo de ener- gia do sistema são descritos.

Na descrição seguinte, numerosos detalhes específicos são apresentados com propósitos de explicação, de modo a fornecer uma com- preensão extensa da presente invenção. Ficará aparente, no entanto, para alguém versado na técnica que a presente invenção pode ser praticada sem estes detalhes específicos. Em outros casos, estruturas e dispositivos bem conhecidos são mostrados em forma de diagrama de blocos de modo a evi- tar obscurecer a presente invenção.

Algumas porções das descrições detalhadas que seguem são apresentadas em termos de algoritmos e de representações simbólicas de operações em bits de dados dentro de uma memória de computador. Estas descrições e representações algorítmicas são os meios utilizados por aque- les versados na técnica de processamento de dados para exprimir a subs- tância do seu trabalho para outros de conhecimento na técnica. Um algorit- mo é aqui, e genericamente, concebido para ser uma sequência autoconsis- tente de etapas que levam a um resultado desejado. As etapas são aquelas que requerem manipulações físicas de quantidades físicas. Usualmente, apesar de não necessariamente, estas quantidades tomarem a forma de sinais elétricos ou magnéticos capazes de serem armazenados, transferidos, combinados, comparados, e de outro modo manipulados. Principal mente por razões de uso comum, se provou conveniente às vezes se referir a estes sinais como bits, valores, elementos, símbolos, caracteres, termos, números, ou o equivalente.

Deve ser mantido em mente, no entanto, que todos estes termos similares devem ser associados com as quantidades físicas apropriadas e são meramente etiquetas convenientes aplicadas a estas quantidades. A menos que especificamente declarado diferente, nas discussões seguintes, é apreciado que através de toda a presente invenção, as discussões que utilizam termos tais como "processar" ou "computar" ou "calcular" ou "deter- minar" ou "apresentar" ou o equivalente, se referem à ação e aos processos de um sistema de computador ou de um dispositivo de computação eletrôni- co similar que manipula e transforma os dados representados como quanti- dades físicas (eletrônicas) dentro dos registros e das memórias do sistema de computador em outros dados similarmente representados como quanti- dades físicas dentro das memórias ou dos registros do sistema de computa- dor ou outros tais dispositivos de armazenamento de informações, transmis- são ou apresentação. A presente invenção também se relaciona a um aparelho para executar as operações aqui. Este aparelho pode ser especialmente constru- ído para os propósitos requeridos, ou ele pode compreender um computador de uso geral seletivamente ativado ou reconfigurado por um programa de computador armazenado no computador. Um tal programa de computador pode estar armazenado em um meio de armazenamento legível por compu- tador, tal como, mas não limitado a, qualquer tipo de disco incluindo os dis- cos flexíveis, os discos óticos, os CD-ROMs, e os discos magnético - óticos, as memórias somente de leitura (ROMs), as memórias de acesso randômico (RAMs), EPROMs, EEPROMs, os cartões magnéticos ou óticos, ou qualquer tipo de meio adequado para o armazenamento de instruções eletrônicas, e cada um acoplado a um barramento do sistema de computador.

Os algoritmos e mostradores apresentados aqui não estão ine- rentemente relacionados a nenhum computador ou aparelho particular. Vá- rios sistemas de uso geral podem ser utilizados com os programas de acor- do com os ensinamentos aqui, ou pode se provar conveniente construir um aparelho mais especializado para executar as etapas do método requeridas. A estrutura requerida para uma variedade destes sistemas surgirá da descri- ção abaixo. Em adição, a presente invenção não é descrita com referência a nenhuma linguagem de programação particular. Será apreciado que uma variedade de linguagens de programação pode ser utilizada para implemen- tar os ensinamentos da invenção como descrito aqui.

VISÃO GERAL

Um mecanismo para conservar o consumo de energia do siste- ma que utiliza múltiplos estados de consumo de energia é descrito. Em uma modalidade, o sistema dinamicamente transita entre um estado de alto con- sumo de energia e um estado de baixo consumo de energia, a qual é tam- bém conhecida como transição de Geyserville, de acordo com a energia de computação requerida pelas aplicações. Por exemplo, a unidade de proces- samento central ("CPU") transita de um estado de alto consumo de energia para um estado de baixo consumo de energia quando a CPU somente ne- cessita suportar uma simples aplicação, tal como, por exemplo, um proces- sador de texto.

Em uma modalidade alternativa, um laço de bloqueio de fase ("PLL") único é utilizado para gerar vários sinais de relógio, os quais são uti- lizados por uma CPU, um hub central de controle gráfico ("GCH"), e um hub central de controle de memória ("MCH"). Nesta modalidade, o PLL, a CPU, o GCH, e o MCH estão integrados em um circuito integrado ("IC"). Em outra modalidade, a CPU está configurada para operar mais do que uma frequên- cia de relógio. Em uma modalidade alternativa, a CPU pode operar em mais do que um nível de tensão. A Figura 1 ilustra uma modalidade de um sistema de CPU 100 baseado em PLL único. O sistema de computador 100 inclui um processador 112, um relógio 130, uma memória 104, um controlador de memória 150, um controlador gráfico 152, e um controlador de entrada e saída ("l/O") 140. O controlador de gráfico 152 está acoplado a um mostrador 121. O controlador de l/O 140 está acoplado a um teclado 122, um dispositivo de cópia impres- sa 123, e um dispositivo de controle de cursor 124. O processador 112 inclui, mas não está limitado a, um micropro- cessador tal como um Microprocessador de Arquitetura Intel, fabricado pela Intel Corporation de Santa Clara, Califórnia, o signatário corporativo da pre- sente invenção. O processador 112 pode ser também outro processador tal como o PowerPC®, o Alpha®, etc.

Em uma modalidade, o controlador de memória 150, controla a memória 104 e a memória 104 pode ser uma memória de acesso randômico (RAM) ou outro dispositivo de armazenamento dinâmico para armazenar informações e instruções. A memória 104 também pode ser utilizada para armazenar variáveis temporárias ou outras informações intermediárias du- rante a execução de instruções pelo processador 112. O sistema de compu- tador 100 pode também compreender uma memória somente de leitura (ROM) e/ou outro dispositivo de armazenamento estático para armazenar informações e instruções estáticas para o processador 112. O controlador gráfico 152 controla o mostrador 121, tal como um tubo de raios catódicos (CRT) ou um mostrador de cristal líquido (LCD), acoplado a um barramento para apresentação de informações para um usu- ário do computador. Em uma modalidade, o controlador de l/O 140 está acoplado no processador 112 via o controlador de memória 150. O controla- dor de l/O 140 controla os dispositivos de entrada e de saída tais como o teclado 122, o dispositivo de controle de cursor 124, e o dispositivo de cópia impressa 123. O controle de cursor 124 pode ser um mouse, um trackball, um trackpad, uma caneta ou teclas de direcionamento de cursor para comu- nicar as informações de direção e as seleções de comando para o proces- sador 112, e para controlar o movimento do cursor sobre o mostrador 121. O dispositivo de cópia impressa 123 pode ser utilizado para im- primir instruções, dados, ou outras informações sobre um meio tal como um papel, um filme, ou tipos similares de meios. Mais ainda, um dispositivo de gravação e de reprodução de som tal como um alto-falante e/ou um microfo- ne pode opcionalmente ser acoplado no controlador de l/O 140 para um in- terfaceando de áudio com o sistema de computador 100. O relógio 130 é utilizado para fornecer vários sinais de relógio para os diferentes componen- tes, tais como o processador 112, o controlador de memória 150, etc.

Em uma modalidade, o processador 112, o controlador gráfico 152, e o controlador de memória 150 podem estar integrados em um único chip. Em outra modalidade, o processador 112, o controlador gráfico 152, o controlador de l/O 140, e o controlador de memória 150 podem estar inte- grados em um único chip. Note que qualquer um ou todos os componentes do sistema 100 e do hardware associado podem ser utilizados na presente invenção. No entanto, pode ser apreciado que outras configurações do sis- tema de computador podem incluir alguns ou todos os dispositivos. A Figura 2 é um diagrama de estado 200 que ilustra uma moda- lidade dos estados de consumo de energia. O diagrama de estado 200 con- tém um estado de alta energia 202 e um estado de baixa energia 204. O es- tado de alta energia 202 indica uma alta frequência de relógio e uma alta tensão de operação enquanto que o estado de baixa de energia 204 indica uma baixa frequência de relógio e uma baixa de tensão de operação. Por exemplo, o estado de alta energia 202 pode operar a 700 megahertz (MHz) com uma tensão de operação a 1,8 volt (V) enquanto que o estado de baixa energia 204 opera a 400 MHz com uma tensão de operação de 1,3 v. Para conservar o consumo de energia, um sistema ou uma CPU pode, em uma modalidade, transitar dinamicamente entre o estado de alta energia 202 e o estado de baixa energia 204 de acordo com a energia de computação reque- rida pelas aplicações.

Em outra modalidade, um sistema dinamicamente muda entre um estado de alta energia 202 e um estado de baixa energia 204 sem a in- tervenção do usuário. Por exemplo, múltiplas transições entre um estado de alta energia 202 e um estado de baixa energia 204 podem acontecer entre os toques de tecla. Durante um estado de alta energia 202, em uma modali- dade a CPU consome a energia total e é capaz de executar funções totais.

No entanto, durante um estado de baixa energia 204, em uma modalidade a CPU consome uma energia mais baixa e é somente capaz de executar al- gumas funções. Note que um estado de alta energia 202 pode consumir o dobro ou o triplo da quantidade de energia de um estado de baixa energia 204. O consumo de energia pode ser calculado em termos de tensão e de frequência. A equação matemática para o consumo de energia é listada como segue. P oc CV2f Onde P representa a energia e C representa uma constante.

Também, V representa a voltagem enquanto f representa a frequência. Por exemplo, se o estado de alta energia 202 opera 700 MHz com 1,8 v, o con- sumo de energia para o estado de alta energia Ph seria PH oc CV2f = C x (1,8)2 x 700 = 2268C

Se o estado de baixa energia 204 opera a 400 MHz com 1,3 v, o consumo de energia para o estado de baixa energia Pl seria PL oc CV2f = C x (1,3)2 x 400 = 676C

Assim, PH, consome mais do que três vezes a energia que PL consome. A Figura 3 é um diagrama de estado 300 que ilustra uma moda- lidade dos estados de consumo de energia que tem quatro estados. O dia- grama de estado 300 contém os estados CO 302, C1 304, C2 306, e C3 308.

Estados adicionais podem ser acrescentados mas eles não são importantes para a compreensão da presente invenção.

Em uma modalidade, o estado C0 302 é um estado de consumo de energia ativo onde uma CPU executa uma gama completa de funções e consome energia total. Durante o estado C0 302, o gerenciamento de ener- gia para conservar energia não é empregado. O estado C1 304 é, em uma modalidade, um estado de consumo de energia de autoparada onde o ge- renciamento de energia avançado ("APM") para conservar energia pode ser executado. Uma CPU funcionando no estado C1 304 comumente consome menos energia do que a CPU funcionando no estado C0 302. Por exemplo, durante o estado C1 304 instruções são comumente não executadas e o cache de instruções está comumente vazio.

Em uma modalidade, o estado C2 306 é um estado de consumo de energia de concessão de parada onde menos energia é consumida no estado C2 306 do que ou no estado C0 302 ou no estado C1 304. Por exemplo, durante o estado C2 306 os sinais de relógio para a CPU podem ser parados. Em outra modalidade, a CPU é parcialmente desligada. Por exemplo, a porção principal da CPU é desligada enquanto que a porção de snoop da CPU ainda está ativa para monitorar o barramento dianteiro. Para entrar no estado C2 306, a CPU pode ou estar no estado C1 304 ou no es- tado C0 302. Do mesmo modo, o estado C2 306 pode se mover diretamente para o estado C0 302 sem entrar primeiramente no estado C1 304.

Em uma modalidade, o estado C3 308 é conhecido como o es- tado de sono profundo onde alguns componentes de um sistema, incluindo a CPU, são desligados. Nesta modalidade, a CPU é completamente desligada de modo que a frequência de relógio pode ser mudada no estado C3 308.

Para entrar no estado C3 308, a CPU está, em uma modalidade configurada para entrar no estado C2 306 antes de entrar no estado C3 308. Em uma modalidade alternativa, a CPU pode mudar diretamente do estado C0 302 para o estado C3 308. A Figura 4 é um diagrama de blocos 400 que ilustra um sistema que é capaz de entrar em diferentes estados de consumo de energia. O dia- grama de blocos 400 inclui um dispositivo de relógio 420, uma unidade de processamento ("PU") 401, dispositivos de memória 422, e um hub central de controle de entrada e de saída ("ICH") 416. A PU 401 ainda inclui uma CPU 402, um PLL 404, um hub central de controle gráfico ("GCH") 406, um hub central de controle de memória ("MCH") 408, uma interface de memória ("Ml") 410, e uma interface de entrada / saída ("l/O") 412. Outros blocos ou dispositivos podem ser adicionados no diagrama de blocos 400 mas eles não são pertinentes à compreensão da presente invenção.

Em uma modalidade, o dispositivo de relógio 420 fornece sinais de relógio para vários dispositivos incluindo a PU 401. Em outra modalidade, o dispositivo de relógio 420 fornece múltiplas frequências de relógio para facilitar os múltiplos estados de consumo de energia. Por exemplo, o disposi- tivo de relógio 420 fornece um sinal de relógio de 700 MHz para a PU 401 durante o estado de alto consumo de energia enquanto que o dispositivo de relógio 420 fornece um sinal de relógio de 400 MHz para a PU 401 durante o estado de baixo consumo de energia. Em ainda outra modalidade, o disposi- tivo de relógio 420 fornece sinais de relógio para a memória 422.

Em uma modalidade, a memória 422 contém múltiplos bancos de memória de alto desempenho, em uma modalidade, DRAMs (Memória de Acesso Randômico Direto) de alto desempenho, tais como, por exemplo, a DRAM Rambus® ("RDRAM") pode ser utilizada para a memória 422. Em uma modalidade alternativa, uma SRAM (Memória Estática de Acesso Ran- dômico) pode ser utilizada para a memória 422.

Em uma modalidade, o ICH 416 controla a transação de dados entre a PU 401 e os dispositivos externos, tais como, por exemplo, a memó- ria principal, o barramento do sistema, e vários dispositivos de entrada. Nes- ta modalidade, o ICH 416 não transita entre os estados de consumo de energia. A interface de l/O 412 é utilizada para comunicar entre a PU 401 e o ICH 416. Em uma modalidade, a interface de l/O 412 contém o seu próprio dispositivo de PLL de modo que quando o PLL 404 pára de fornecer os si- nais de relógio à interface de l/O 412 pode ainda ficar viva para monitorar o tráfego entre a PU 401 e o ICH 416. O PLL 404 recebe sinais de relógio do dispositivo de relógio 420 e redistribui os sinais de relógio para os vários componentes incluindo a CPU 402, o GCH 406, e o MCH 408. Durante o estado C3, em uma modali- dade o sinal de relógio do PLL 404 para a CPU 402 pode ser parado para conservar energia. Quando o sinal de relógio pára, a CPU 402 pára a execu- ção, o que normalmente conserva o consumo de energia. Uma vez que a CPU 402 pára a execução, em uma modalidade a execução pode ser reini- ciada por novos sinais de relógio. Em uma modalidade, o novo sinal de reló- gio do PLL 404 pode ter uma diferente frequência de relógio, tal como uma frequência de relógio mais lenta, para conservar o consumo de energia. Em outra modalidade, no estado C3, a CPU 402 pode ser desligada pelo PLL 404 e ser subsequentemente religada por um diferente nível de voltagem.

Em uma modalidade, o GCH 406 recebe sinais de relógio do PLL 404 e controla as implementações gráficas. Em uma modalidade, o MCH 408 também recebe sinais de relógio do PLL 404 e ele controla o acesso de memória via a Ml 410. Em uma modalidade, a Ml 410 é modelada para memórias específicas utilizadas na memória 422. Por exemplo, se uma RDRAM é utilizada na memória 422, a Ml 410 pode ser uma célula ASIC

Rambus® ("RAC"), a qual é utilizada para comunicar entre a PU 401 e a RDRAM. A PU 401 está, em uma modalidade, integrada em um único circui- to integrado ("IC") para conservar o consumo de energia.

Em uma operação, o PLL 404 é, em uma modalidade, desligado durante o estado C3. Uma vez que o PLL 404 é desligado, o PLL 404 sus- pende a distribuição de relógio na PU 401. Após os sinais de relógio do PLL

404 serem suspensos, vários componentes, tais como, por exemplo a CPU 402, o GCH 406 e o MCH 408, são desligados. Uma vez que a CPU 402 é suspensa, a CPU 402 pode ser subsequentemente religada com uma fre- quência de relógio mais baixa, o que pode requerer menos energia para operar. A Figura 5 é um diagrama de blocos 500 que ilustra uma moda- lidade de uma configuração de relógio. Em uma modalidade, o diagrama de blocos 500 contém um gerador de relógio 504, um Gerador de Relógio Rambus® Direto ("DRCG") 508, uma RDRAM 530, e um distribuidor de reló- gio 520. O DRCG 508 ainda contém um PLL 502 e um alinhador de fase 510. O distribuidor de relógio 520 também contém um PLL 522 e um alinha- dor de fase 512. Outros blocos podem ser adicionados ao diagrama de blo- cos 500, mas eles não são importantes para a compreensão da invenção.

Em uma modalidade, o gerador de relógio 504 envia sinais de relógio para o PLL 502 e o PLL 522 via o barramento de relógio 544, 546, respectivamente. Em uma modalidade, o PLL 502 é utilizado para distribuir sinais de relógio para o DRCG 508 onde o DRCG 508 distribui adicionalmen- te os sinais de relógio para a RDRAM 530. De modo a regular os sinais de relógio entre o DRCG 508 e o distribuidor de relógio 520, os alinhadores de fase 510 e 512 são utilizados para sincronizar os sinais de relógio.

Em uma operação, durante o estado C3, o relógio de referência, o qual é carregado pelo barramento de relógio 544, do gerador de relógio 504 para o DRCG 508 está ativo, em uma modalidade. No entanto, o alinha- dor de fase 512 está suspenso de modo que o distribuidor de relógio 520 pára de distribuir os sinais de relógio. Em uma modalidade, quando o gera- dor de relógio suspende a distribuição de relógio para a RDRAM 530, a RDRAM 530 ainda recebe sinais de relógio do DRCG 508, o qual é utilizado para a regeneração de memória. Após a transição de frequência e de volta- gem, o alinhador de fase 510 e 512 são religados e um novo estado de con- sumo de energia pode ser entrado. A Figura 6 é diagrama de tempo 600 que ilustra um processo para a troca entre os estados de consumo de energia, tal como uma transi- ção de Geyserville. O diagrama de tempo 600 ilustra uma transição de Gey- serville de um estado de alto consumo de energia ou estado C0 para um estado de baixo consumo de energia ou estado C3.

Em uma modalidade, a CPU escreve uma solicitação de transi- ção de Geyserville para o registro de controle de Geyserville, o que inicia uma transição de Geyserville. Quando a CPU emite uma escrita de Geyser- ville ("GWt") 640 no barramento dianteiro ("FSB") 601 da CPU no ciclo de relógio 670, o snoop de FSB é bloqueada e a GWt 640 é adiantada para a Interface de Hub Central 604. Após o MCH receber a GWt 624 na interface de hub central a GWt 624 é adiantada para o ICH no qual uma sequência de transição de Geyserville é introduzida. A seguir, uma parada de relógio de CPU é emitida no FSB 601 da CPU no ciclo de relógio 671 e um sinal de goto-Geyserville ("Go_Gy") 626 na interface de hub central 604 é emitido.

Após Go_Gy 626 ficar ativo, a transição do estado de C0 660 para o estado C2 662 acontece. No ciclo de relógio 672, um procedimento de manutenção 607 é executado. Em uma modalidade, o procedimento de manutenção 607 executa uma calibração de temperatura e de corrente, uma regeneração de memória, e uma calibração de corrente. Após a execução do procedimento de manutenção 607, um comando de Geyserville confirma- do ("Ack_Gy") 628 é iniciado na interface de hub central 604.

Após Ack_Gy 628 ser emitido na interface de hub central 604, o MCH envia uma mensagem de permissão para execução da transição de Geyserville. No ciclo de relógio 673, a saída do detector de fase ou alinhador é parada. Em uma modalidade, o percurso de retorno de DRCG é mantido vivo. A seguir, as transições de frequência e de voltagem acontecem antes do final do ciclo de relógio 673. Após a transição de voltagem, a qual pode demorar mais do que a transição de frequência, a relação de barramento mudará. Após a mudança da relação de barramento, o snoop do FSB é habi- litada. No ciclo de relógio 674, os dispositivos transitam em um estado de sono do estado desligado. A Figura 7 é um gráfico de fluxo 700 que ilustra um processo de troca de níveis de consumo de energia. Um processo começa no bloco de início e prossegue para o bloco 702. No bloco 702, o processo suspende o PLL de fornecer uma primeira frequência de relógio. Após o bloco 702, o processo prossegue para o bloco 704. No bloco 704, o processo suspende a CPU. Após o bloco 704, o processo prossegue para o bloco 706 onde o pro- cesso suspende o GCH. Após o bloco 706, o processo prossegue para o bloco 708. No bloco 708, o processo religa o PLL com uma segunda fre- quência de relógio. Após o bloco 708, o processo prossegue para o bloco 710 onde o processo religa a CPU em resposta à segunda frequência de relógio. Após o bloco 710, o processo termina no bloco final. A Figura 8 é um gráfico de fluxo 800 que ilustra um processo de entrada em um baixo nível de consumo de energia de um alto nível de con- sumo de energia. Um processo começa no bloco de início e prossegue para o bloco 802. No bloco 802, o processo inicia uma transição e bloqueia o snoop de FSB. Após o bloco 802, o processo se move para o bloco 804 on- de o processo inicia a sequência de transição. Após o bloco 804, o processo prossegue para o bloco 806. No bloco 806, o processo executa as calibra- ções de temperatura e de corrente, a regeneração de memória, e a trans- missão de calibração. Após o bloco 806, o processo prossegue para o bloco 808 onde o processo sai do estado de sono ou estado C2. Após o bloco 808, o processo prossegue para o bloco 812. No bloco 812, o processo suspende a saída do alinhador de fase. Após o bloco 812, o processo prossegue para o bloco 814, onde o processo inicia as transições de frequência e de volta- gem. Após o bloco 814, o processo prossegue para o bloco 816. No bloco 816, o processo espera pela finalização da transição. Após o bloco 816, o processo prossegue para o bloco 818, onde o processo habilita o snoop de FSB. Após o bloco 818, o processo prossegue para o bloco 820 onde o pro- cesso entra no estado de sono ou estado C2. Após o bloco 820, o processo termina.

Na descrição detalhada acima, o método e aparelho da presente invenção foram descritos com referência às suas modalidades exemplares específicas. No entanto, será evidente que várias modificações e mudanças podem ser feitas nela sem se afastar do espírito e do escopo mais amplo da presente invenção. A presente especificação e figuras devem ser conse- quentemente vistas como ilustrativas ao invés de restritivas.

Assim, um método e um sistema para conservar o consumo de energia foi descrito.

Claims (21)

1. Circuito integrado para controlar a energia e o desempenho do processador para os sistemas de processador de laço de bloqueio de fase (PLL) único que compreende: uma unidade de processamento central CPU (402); um hub de controle gráfico GCH (406) acoplado à CPU (402); um hub de controle de memória MCH (408) acoplado à CPU (402) e configurado para controlar as transações de memória; e um laço de bloqueio de fase PLL (404) acoplado à CPU (402) caracterizado pelo fato de que o PLL (404) é configurado para suspender a operação da CPU (402) e o GCH (406) em uma primeira fre- quência e para resumir a operação da CPU (402) e do GCH (406) em uma segunda frequência para permitir a CPU (402) e o GCH (406) operar em mais de um estado de consumo de energia.

2. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que a CPU (402) está configurada para operar mais do que uma frequência de relógio para conservar o consumo de energia.

3. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que o PLL (404) fornece mais do que uma frequência de relógio.

4. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que ainda compreende: uma interface de memória Ml (410) acoplada ao MCH (408) e configurada para se comunicar com vários dispositivos de memória externos; e uma interface de entrada e saída l/O (412) acoplada no MCH (408) e configurada para controlar o tráfego de l/O.

5. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que o circuito integrado está ainda acoplado a um con- trolador de l/O (416) e a um dispositivo de relógio (420).

6. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que a CPU (402) é capaz de operar em mais do que um nível de voltagem em resposta aos sinais de relógio do PLL (404).

7. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que o MCH (408) é capaz de operar em mais do que um modo de frequência em resposta aos sinais de relógio do PLL (404).

8. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que o MCH (408) é capaz de operar em mais do que um nível de voltagem em resposta aos sinais de relógio do PLL (404).

9. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que o GCH (406) é capaz de operar em mais do que um modo de frequência em resposta aos sinais de relógio do PLL (404).

10. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que o GCH (406) é capaz de operar em mais do que um nível de voltagem em resposta aos sinais de relógio do PLL (404).

11. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que o MCH (408) controla a Memória de Acesso Ran- dômico Dinâmica Rambus® RDRAM.

12. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que: o PLL (404) está disposto para receber um sinal de operação de suspensão a partir da CPU (402), o PLL (404) está disposto para suspender a operação da CPU (402) e da GCH (406) pela cessação do fornecimento de um primeiro sinal de frequência de relógio em resposta ao recebimento do sinal a partir da CPU (402); o PLL (404) está ainda disposto para religar e fornecer um se- gundo sinal de frequência de relógio para a CPU (402) e para o GCH (406), e a CPU (402) e o GCH (406) estão dispostos para religar a ope- ração mediante recebimento do segundo sinal de frequência de relógio em um estado de consumo de energia diferente daquele no primeiro estado de frequência de relógio.

13. Circuito integrado, de acordo com a reivindicação 12, carac- terizado pelo fato de que os estados de consumo de energia diferentes correspondem a duas voltagens diferentes.

14. Circuito integrado, de acordo com a reivindicação 1, caracte- rizado pelo fato de que o PLL (404) aciona a CPU (402), o GCH (406) e o MCH (408) cada um em diferentes frequências de relógio.

15. Método para controlar a energia e o desempenho do proces- sador para os sistemas de processador de laço de bloqueio de fase (pll) úni- co compreendendo as etapas de: suspender (702) um laço de bloqueio de fase PLL (404) que está incorporado em um circuito integrado IC (401) de fornecer uma primeira fre- quência de relógio; suspender (704) uma unidade de processamento central CPU (402) que está incorporada no IC (401) a partir da execução em resposta à suspensão de PLL (404); religar (708) o PLL (404) para fornecer uma frequência de reló- gio; e religar (710) a CPU (402) em resposta à frequência de relógio religada, caracterizado pelo fato de que ainda compreende as etapas de: suspender (706) um hub central de controle gráfico GCH (406) que está incorporado no IC (401) a partir da execução em resposta à sus- pensão do PLL (404); religar o GCH (406) em resposta à frequência de relógio religa- da; e em que a frequência de relógio religada é uma segunda fre- quência de relógio para permitir a CPU (402) e a GCH (404) operarem em mais do que um estado de consumo de energia.

16. Método, de acordo com a reivindicação 15, caracterizado pelo fato de que ainda compreende as etapas de: suspender (706) um hub central de controle de memória MCH (408) que está incorporado no IC (401) a partir da execução em resposta à suspensão de PLL (404); e religar o MCH (408) em resposta à segunda frequência de reló- gio.

17. Método, de acordo com a reivindicação 15, caracterizado pelo fato de que a etapa de suspender o PLL (404) ainda compreende en- trar (808) no estado de suspensão em resposta a resultados de calibração de temperatura e de corrente (806).

18. Método para controlar a energia e o desempenho do proces- sador para os sistemas de processador de laço de bloqueio de fase (pll) úni- co compreendendo as etapas de: suspender (702) um laço de bloqueio de fase PLL (404) que está incorporado em um circuito integrado IC (401) de fornecer um primeiro nível de tensão; suspender (704) uma unidade de processamento central CPU (402) que está incorporada no IC (401) da execução em resposta à suspen- são de PLL (404); religar (708) o PLL (404) para fornecer um nível de tensão; e religar (710) a CPU em resposta ao nível de tensão religado; caracterizado pelo fato de que ainda compreende as etapas de: suspender (706) um hub central de controle gráfico GCH (406) que está incorporado no IC (401) a partir da execução em resposta à sus- pensão do PLL (404); religar o GCH (406) em resposta ao nível de tensão religado; e em que o nível de tensão religado é um segundo nível de tensão para permitir a CPU (402) e a GCH (404) operarem em mais do que um es- tado de consumo de energia.

19. Método, de acordo com a reivindicação 18, caracterizado pelo fato de que ainda compreendendo as etapas de: suspender um hub central de controle de memória MCH (408) que está incorporado no IC (401) a partir da execução em resposta à sus- pensão de PLL (404); e religar o MCH (408) em resposta ao segundo nível de tensão.

20. Método, de acordo com a reivindicação 18, caracterizado pelo fato de que a etapa de suspender (702) o PLL (404) ainda compreen- de a etapa de entrar no estado de suspensão em resposta a resultados de calibração de temperatura e de corrente.

21. Método, de acordo com a reivindicação 18, caracterizado pelo fato de que ainda compreende as etapas de: receber um sinal de operação de suspensão no PLL (404) a par- tir da CPU (402); em que a suspensão fornecendo o primeiro sinal de tensão é em resposta ao recebimento do sinal de operação de suspensão a partir da CPU (402).