CN114064529A - 可配置的减少的存储器启动 - Google Patents

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P·拉贾戈帕尔
S·穆蒂亚卢
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Abstract

本申请公开了可配置的减少的存储器启动。系统、装置和方法可提供用于在引导序列期间基于电池状态和用户接口而启用存储器模块中的第一排集合、并且在该引导序列期间基于电池状态和用户接口而禁用存储器模块中的第二排集合的技术。该技术还可生成系统地址空间与第一排集合中的第一区块集合之间的映射，并将该第一排集合中的第二区块集合从该映射中排除。

Description

可配置的减少的存储器启动
相关申请的交叉引用
本申请要求2020年8月6日提交的印度临时专利申请号2020041033777的优先权权益。
技术领域
实施例总体上涉及计算机存储器。更具体地，实施例涉及用于计算平台上的高效服务质量(QoS)的可配置的减少的存储器启动。
背景技术
随着来自终端用户的对更多存储器需求的需要不断增长，现代计算设备制造商正在设计具有大存储器量的诸如膝上型计算机、台式机、服务器系统和电话之类计算设备。除了平台物料清单(BOM)成本增加之外，还存在其他显著的挑战，包括：TCO(总拥有成本，例如如何保持不论使用情况/需求而均保持以大平台存储器操作的功耗)增加、能效认证挑战(例如，
Figure BDA0003149992900000011
合规性)、源自相当大存储器量的缺陷增加、由于与存储器训练相关联的瓶颈而减缓了引导时间、对所有填充的存储器区块进行上电的残余电池要求增加等。这些挑战在客户端设备(例如，具有有限的电池、形状因子)中和服务器(TCO、能效合规性等)中都可能存在问题。
附图说明
通过阅读以下说明书和所附权利要求并通过参考以下附图，实施例的各种优势对本领域技术人员将变得显而易见，其中：
图1是根据实施例的状态机的示例的框图；
图2是根据实施例的引导流程的示例的流程图；
图3是根据实施例的操作流程的示例的流程图；
图4是根据实施例的用于禁用对未使用的排的刷新的操作流程的示例的流程图；
图5是根据实施例的从可配置的最小存储器启动(CMMS)转变到正常模式的操作流程的示例的图示；
图6是根据实施例的对性能增强的计算系统中的基本输入输出系统(BIOS)进行操作的方法的示例的流程图；
图7是对性能增强的计算系统中的存储器控制器进行操作的方法的示例的流程图；
图8是根据实施例的转变到正常模式的方法的示例的流程图；
图9是根据实施例的性能增强的计算系统的示例的框图；
图10是根据实施例的半导体设备的示例的图示；
图11是根据实施例的处理器的示例的框图；以及
图12是根据实施例的基于多处理器的计算系统的示例的框图。
具体实施方式
现有解决方案可在系统引导或活跃操作期间保持整个系统存储器处于全功能模式，而不论活跃存储器使用量。自刷新模式是在系统转变至低功率状态时广泛使用的仅有的功率节省模式。现有的解决方案缺少高效的最小存储器管理，由此导致TCO增加、能效认证问题、DPM(百万缺陷率)增加。相应地，质量可能降低，引导可能变慢，并且使用移动设备上有限的残余电池的效率可能变低。
实施例提出了一种用于计算平台上的高效QoS(服务质量)的可配置的最小存储器启动(CMMS)，其解决了上文跨客户端设备、IoT(物联网)组件、边缘设备和云配置的大型存储器情况下的挑战。结果是，提供了显著的平台改善，并且为客户/合作方提供了更好的TCO。
实施例解决了存储器是否在所有场景中均被所有终端用户最大程度地使用的问题。在一些场景中，仅有很少的用户可完全地使用存储器(例如，在大多数时间，存储器可能未被完全地利用)。
CMMS技术涉及：
-系统OS(操作系统)设置或系统管理设置，提供用于配置/定制CMMS模式的用户接口。系统管理员/用户可提供在引导期间或在引导后要被打开的存储器区块配置选项，以用于在有限的残余电池阈值的情况下进行高效的平台引导。
-功率递送系统(PMIC/功率管理集成电路、P单元)，具有感测残余电池荷电状态和当前充电速率的能力，以确定打开的最小平台存储器配置块，从而在CMMS模式下尽快地使设备通电而不会损害该设备。
-在重新引导时，早期UEFI(统一可扩展固件接口)PI(平台初始化)驱动程序监视移动设备电池，
如果电池正常，则技术可启动所有硬件并唤起主移动OS。
否则如果<正常电池，则读取EFI_MIN_MEMORY_STARTUP_POLICY(EFI_最小_存储器_启动_策略)，并仅激励具有断言的对应配置位的要素。
-UEFI知晓CMMS模式，并且向驱动程序披露平台中适当的存储器资源可用性。相应地，从FW(固件)到UI(用户接口)的整个系统堆叠动态地被定制成处于CMMS模式。
-支持从CMMS模式到主OS操作模式的无缝动态转变，其中一旦足够的电池和热阈值被满足就可支持完整的特征和设备而不需要重新引导。
下文是在早期环境中运行时的示例配置：
如果电池<临界值并且电池并非正在充电，则关机；
如果电池<临界值并且电池正在充电，则引导至充电模式；
如果电池>CMMS_要求，则引导至MPS(最小功率启动)模式；
如果电池>正常_引导_要求，则引导至正常模式。
CMMS技术涉及系统基于针对各种CMMS配置文件的UEFI BIOS使用模式试探法来标识关键存储器区块以支持快速引导。
针对其中功率更为重要而额外的存储器并不关键的用例，CMMS技术提供最大的功率节省并延长了电池寿命。CMMS技术还使得能够在低电池场景下延长电池寿命。而且，可使用CMMS技术来获得能效认证。其他优点包括：整体改善的TCO节省、更快速的引导、基于系统需要的最佳引导和可缩放存储器配置(例如，从CMMS到正常模式的动态切换)、通过处于CMMS模式而实现对具有无法纠正的错误的存储器的热插拔，等等。
图1示出用于所提出的CMMS模式的系统架构和状态机21。在所图示的示例中，通电事件将系统从关机状态20转变至第一状态22，在第一状态22中，UEFI确定残余电池电平。如果残余电池电平低于临界阈值，则系统从第一状态22转变回到关机状态20。如果残余电池电平高于临界阈值，但是低于正常引导阈值且高于最小功率启动阈值，则系统从第一状态22转变至与CMMS配置对应的第二状态24(例如，PMIC/P单元自动地关闭对功率轨的供电)。当电池电平既超过临界阈值又超过正常引导阈值时，系统从第二状态24转变至与正常引导配置对应的第三状态26。系统还可响应于电池电平既超过临界阈值又超过正常引导阈值而从第一状态22转变至第三状态26。在实施例中，电池电平降至临界阈值以下使得系统从第二状态24或第三状态26转变至关机状态20。
图2示出高级引导操作流程30(例如，其中中间的框表示新的且有利的功能)。在所图示的示例中，在框32处发生通电事件，其中BIOS获得控制并且在框34处开启最小功率模式。在实施例中，框36将存储器映射BIOS使用限制于几个段。另外，框38可保持未使用的存储器段处于PASR(部分阵列自刷新)模式，禁用刷新，或者使未使用的存储器段完全断电。框40可继续预引导阶段的剩余部分，其中，框42引导至对OS充电。
图3示出从用户接口到UEFI的、将平台PMIC配置成用于CMMS模式的过程50。在所图示的示例中，在块52处建立热和功率启动配置设置。所图示的块54进行热和功率管理，这可涉及与PMIC块56交换热敏电阻值，该PMIC块56耦合至电池和充电单元58。块54向P单元块60发送热“信用”(例如，突发禁用)消息。在实施例中，块60基于引导模式对一个或多个IP(知识产权)块(例如，功能域)进行上电，并且将(多个)IP块设置为以指定的频率操作。P单元块60可向功率管理块62发送功率状态消息。
在一个示例中，PMIC块56与UEFI 64(64a-64g)交换引导模式信息。UEFI块64a确定残余电池电平，其中，可在UEFI块64b处作出关于电池电平是否足以用于正常操作模式的判定。如果是，则UEFI块64c将引导模式设置为正常全功率模式，并且UEFI块64d向OS和/或驱动程序披露适当的IP块配置(例如，基于所选择的引导模式)。如果UEFI块64b判定电池电平不足以用于正常操作模式，则UEFI块64e判定电池电平是否足以用于CMMS启动。如果电池电平足以用于CMMS启动，则UEFI块64f可将引导模式设置为CMMS，并且流程进行至UEFI块64d。如果UEFI块64e确定电池电平不足以用于CMMS启动，则UEFI块64g可引导至对OS充电。
图5示出相对于正常模式，在CMMS模式下的示例引导流程70，并且示出从CMMS到正常模式的转变。在所图示的示例中，预EFI初始化(PEI)72使用残余电池和最小功率策略。另外，瞬态系统加载(TSL)和运行时(RT)序列74运行最终OS引导加载程序、最终OS环境和OS当前的应用。
示例CMMS模式涉及以下功率节省配置：
禁用对未使用的排/区块的刷新
存储器参考代码(MRC，例如存储器初始化代码)可禁用对未使用的排的刷新(例如，训练未使用的排，但保持刷新被禁用)。因为未使用的排未被用于引导，因此刷新仅在切换至OS时被启用。此种功能也可在存储器控制器(MC)改变的情况下实现。例如，MC监视去往每个区块/排的通信量。根据JEDEC(电子器件工程联合委员会)，区块是DRAM(动态随机存取存储器)芯片内的存储器块，而排是模块上的存储器块(例如，原先被称为两侧模块或两区块模块的模块现在可被称为两排模块)。如果区块/排尚未遇到单个写命令，则MC可由于此类区块/排中不存在有效内容而通过不向此类区块/排发出刷新来智能地节省功率。
对存储器控制器(MC)中调度器逻辑的改变可保持对向区块和/或排的写入进行跟踪，并且使得仅在区块或排已经遇到写入的情况下才能够进行刷新和自刷新。在现有解决方案中，用于启用/禁用刷新的SW(软件)控制在排级别可以是可用的。利用所提出的改变，MC可以决定以区块粒度控制刷新，提供更大的功率节省(例如，系统实现方式可以采用两种不同的映射方案——一种针对低电池/高功率节省场景，并且另一种针对常规引导/性能场景)。
功率节省存储器映射方案可选择将DRAM空间的连续块从排中的仅几个区块映射到系统地址空间。在此种情况下，存储器控制器将“写入”(写入操作)仅调度至映射到系统空间的那几个区块。所有其他区块将是空闲的，并且相对于这些区块将不发生写入。经修改的存储器控制器调度器逻辑禁用对尚未看到任何写入的区块的刷新。由此，当区块被活跃地使用时，相比于现有解决方案节省了更多的功率——更多的功率节省来自于排中的区块的子集不会被刷新。
可在到DIMM或平台中的各个排的功率供给路径中添加功率控制电子开关。此种开关使得SW(例如，BIOS)能够完全禁用对DIMM(双列直插存储器模块)内未使用的排或作为整体的DIMM(如果受平台实现方式支持)的供电。
使排或DIMM完全掉电
对于存储器关闭配置，DRAM设备(并且由此，排)可被断电(例如，使用平台控制)。对于DIMM，可以对DIMM规格进行改变，从而为各个排提供独立的功率控制。可作出平台改变，以独立地控制用于各个DIMM的功率，从而进行DIMM级断电。此种方法的缺点可能是，在上电时可能需要JEDEC初始化序列来对DRAM进行初始化(例如，可基于DIMM类型来进行某种最小训练)。此类方法可能由此涉及更多的等待时间。缓解高等待时间的潜在选项中的一个选项是，对初始化向量进行高速缓存并且跨配置模式/简档重用所高速缓存的向量。
为了与平台共享策略信息，可定义以下策略对象：
#定义EFI_最小_存储器_启动_策略_GUID\
0xbd8f7aa5,0xa7f5,0x46b5,0x80,0x7f,0xb6,0x58,0x6b,0xd,0x2f,0xaa)；
配置对象结构：
typedef struct{
MEMORY_PROPERTIES props；
MEMORY CONFIGURATION configs；
PERFORMANCE_CONFIGURATION Perf；
UI_ELEMENTS_CONFIGURATION ui；
STORAGE_CONFIGURATION Storage；
HOTSWAP_CONFIGURATION hotswap；
}EFI_MIN_MEMORY_STARTUP_POLICY；
(类型定义结构{
存储器_属性属性；
存储器 配置 配置；
性能_配置性能；
UI_要素_配置 ui；
存储_配置 存储；
热插拔_配置 热插拔；
}EFI_最小_存储器_启动_策略；
)
在实施例中，整个OS通过友好UI披露最终执行UEFI->SetVariable()调用的上述配置(图1)，使得在进行降低性能重新引导时，CMMS驱动程序使用该策略来决定要激励什么硬件以及如何对用户接口进行参数化。
更具体地，图4示出方法80，其中，在框82处发生上电和BIOS开启。在实施例中，框84检查电池状态，其中，可在框86处作出关于该电池状态是否指示临界电平的判定。如果电池状态不指示临界电平，则所图示的框88进行至具有全性能配置的正常引导。否则，框90可确定是否存在多个排或者多于一个DIMM。如果是，则框92基于所配置的策略(例如，每排仅一个DIMM)使得能够选择DIMM/排启用。框92还可禁用对其他排/DIMM的供电。所图示的框94使用BIOS来执行DDR训练和/或存储器初始化。如果在框90处确定既不存在多个排也不存在多于一个DIMM，则方法80可绕过框92并且直接进行至框94。
框96可提供将存储器连续地映射到尽可能少的区块。在实施例中，框98启用存储器控制器中的正常存储器操作和刷新。一旦BIOS被完成，框100就将控制切换到对OS充电和电池临界值软件。另外，在框102处，存储器控制器可监视对区块的写入，其中在框104处作出关于相对于被监视的区块是否已经发生写入的判定。如果是，则在框106处存储器控制器启用对已经遇到数据写入的区块的刷新。所图示的方法80随后返回到框102。如果在框104处确定相对于被监视的区块已经发生写入，则方法80可绕过框106并且直接进行至框102。框92、96、102、104和106(其在常规系统中不存在)提供显著的性能优势。
图6示出了在性能增强的计算系统中操作BIOS的方法110。方法110可在一个或多个模块中被实现为逻辑指令的集合，这些逻辑指令被存储在诸如随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、固件、闪存等之类的机器或计算机可读存储介质中，被存储在诸如例如可编程逻辑阵列(PLA)、现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)之类的可配置逻辑中，被存储在使用诸如例如专用集成电路(ASIC)、互补金属氧化物半导体(CMOS)或晶体管-晶体管逻辑(TTL)技术之类的电路技术的固定功能逻辑硬件，或被存储在以上各项的任何组合中。
例如，可以用一种或多种编程语言的任何组合来编写用于实施在方法中所示的操作的计算机程序代码，这些编程语言包括诸如JAVA、SMALLTALK、C++等的面向对象的编程语言以及诸如“C”编程语言或类似编程语言的常规的过程编程语言。另外，逻辑指令可包括汇编程序指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、状态设置数据、用于集成电路的配置数据、使对于硬件(例如，主机处理器、中央处理单元/CPU、微控制器等)而言是原生的电子电路和/或其他结构组件个性化的状态信息。
所图示的处理框112提供：在引导序列期间，基于电池状态和用户接口而启用存储器模块中的第一排集合。在一个示例中，框114在所述引导序列期间基于电池状态和用户接口而禁用存储器模块中的第二排集合。在实施例中，电池状态指示残余电池荷电状态低于正常阈值且高于降低的(例如，最小)存储器启动阈值。在一个示例中，用户接口包括配置对象结构，该配置对象结构定义以下各项中的一项或多项：存储器属性、存储器配置、性能配置、用户接口要素配置、存储配置或热插拔配置。所图示的处理框116还提供生成系统地址空间与第一排集合中的第一区块集合之间的映射，并且框118将该第一排集合中的第二区块集合从该映射中排除。在实施例中，映射与低电池映射方案相关联。
图7示出了在性能增强的计算系统中操作存储器控制器的方法120。方法120可在一个或多个模块中被实现为逻辑指令的集合，这些逻辑指令被存储在诸如RAM、ROM、PROM、固件、闪存等之类的机器可读或计算机可读存储介质中，被存储在诸如例如PLA、FPGA、CPLD等之类的可配置逻辑中，被存储在使用诸如例如ASIC、CMOS或TTL技术等之类的电路技术的固定功能逻辑硬件中，或被存储在以上各项的任何组合中。所图示的框122提供监视相对于第一区块集合的写活动，其中，框124基于该写活动而禁用第一区块集合中的一个或多个区块中的刷新。
图8示出转变至正常模式的方法130。方法130可在一个或多个模块中被实现为逻辑指令的集合，这些逻辑指令被存储在诸如RAM、ROM、PROM、固件、闪存等之类的机器可读或计算机可读存储介质中，被存储在诸如例如PLA、FPGA、CPLD等之类的可配置逻辑中，被存储在使用诸如例如ASIC、CMOS或TTL技术等之类的电路技术的固定功能逻辑硬件中，或被存储在以上各项的任何组合中。
所图示的处理框132提供检测电池状态的改变。框132还可提供：在CMMS模式期间收集遥测(例如，使用)数据，其中遥测数据与第一排集合及第二排集合相关联。此类方法可通过支持未来增强的部署来进一步增强可缩放性。在实施例中，框134响应于改变而启用第二排集合，其中框136响应于该改变而将第二排集合并入到映射中。在实施例中，该改变指示残余电池荷电状态高于正常阈值。
图9示出了包括可执行程序指令170的计算系统150，这些指令在由主机处理器152、图形处理器160或输入/输出模块(IO)158中的一者或多者执行时使得计算系统150执行已经讨论过的方法110(图6)、方法120(图7)和/或方法130(图8)的一个或多个方面。在实施例中，指令170是从存储器模块156(例如DIMM)和/或大容量存储168中检取的。另外，图形处理器160、主机处理器152和/或IO模块158被合并到芯片上系统(SoC)162中，该芯片上系统(SoC)162也耦合至显示器164和/或(无线、有线)网络控制器166。所图示的系统150还包括电池157。
图10示出了半导体封装设备172。所图示的设备172包括一个或多个衬底174(例如，硅、蓝宝石、砷化镓)和耦合至(多个)衬底174的逻辑176(例如，晶体管阵列和其他集成电路/IC组件)。逻辑176可至少部分地被实现在可配置逻辑或固定功能逻辑硬件中。在一个示例中，逻辑176实现已讨论的方法110(图6)、方法120(图7)、和/或方法130(图8)的一个或多个方面。
在一个示例中，逻辑176包括定位(例如，嵌入)在(多个)衬底174内的晶体管沟道区。因此，逻辑176与(多个)衬底174之间的接口可以不是突变结。逻辑176还可被认为包括在(多个)衬底174的初始晶圆上生长的外延层。
图11图示出根据一个实施例的处理器核200。处理器核200可以是用于任何类型的处理器的核，该处理器诸如微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器、或用于执行代码的其他设备。虽然图11中仅图示了一个处理器核200，但处理元件可替代地包括多于一个的图11中所图示的处理器核200。处理器核200可以是单线程核，或对于至少一个实施例，处理器核200可以是多线程的，因为其每个核可包括多于一个的硬件线程上下文(或“逻辑处理器”)。
图11还图示出耦合至处理器核200的存储器270。存储器270可以是本领域技术人员已知的或以其他方式对本领域技术人员可用的各种各样的存储器(包括存储器层级结构的各个层)中的任何一种。存储器270可包括要由处理器核200执行的一条或多条代码213指令，其中代码213可实现已讨论的方法110(图6)、方法120(图7)和/或方法130(图8)的一个或多个方面。处理器核200遵循由代码213指示的指令的程序序列。每条指令可进入前端部分210并由一个或多个解码器220处理。解码器220可生成微操作(诸如采用预定义格式的固定宽度的微操作)作为其输出，或者可生成反映原始代码指令的其他指令、微指令或控制信号。所图示的前端部分210还包括寄存器重命名逻辑225和调度逻辑230，该调度逻辑230一般分配资源并将与转换指令相对应的操作进行排队以供执行。
处理器核200被示出为包括具有一组执行单元255-1至255-N的执行逻辑250。一些实施例可包括专用于特定功能或功能集合的数个执行单元。其他实施例可包括仅一个执行单元或可以执行特定功能的一个执行单元。所图示的执行逻辑250执行由代码指令指定的操作。
在完成对由代码指令指定的操作的执行之后，后端逻辑260对代码213的指令进行引退。在一个实施例中，处理器核200允许乱序执行但是要求指令的有序引退。引退逻辑265可采取如本领域技术人员已知的各种形式(例如，重排序缓冲器等等)。以此方式，至少在由解码器生成的输出、由寄存器重命名逻辑225利用的硬件寄存器和表、以及由执行逻辑250修改的任何寄存器(未示出)方面，处理器核200在代码213的执行期间被变换。
虽然未在图11中图示，但处理元件可包括与处理器核200一起处于芯片上的其他元件。例如，处理元件可包括连同处理器核200一起的存储器控制逻辑。处理元件可包括I/O控制逻辑和/或可包括与存储器控制逻辑一起被集成的I/O控制逻辑。处理元件还可包括一个或多个高速缓存。
现在参考图12，所示出的是根据实施例的计算系统1000实施例的框图。图12中所示出的是多处理器系统1000，其包括第一处理元件1070和第二处理元件1080。尽管示出了两个处理元件1070和1080，但是要理解，系统1000的实施例还可包括仅一个此类处理元件。
系统1000被图示为点对点互连系统，其中第一处理元件1070和第二处理元件1080经由点对点互连1050耦合。应当理解，图12中所图示的互连中的任何或全部互连可被实现为多分支总线而不是点对点互连。
如图12中所示，处理元件1070和1080中的每一者可以是包括第一处理器核和第二处理器核(即，处理器核1074a和1074b、以及处理器核1084a和1084b)的多核处理器。此类核1074a、1074b、1084a、1084b可被配置成用于以与上文结合图11所讨论的方式类似的方式来执行指令代码。
每个处理元件1070、1080可包括至少一个共享高速缓存1896a、1896b。共享高速缓存1896a、1896b可存储分别由处理器的一个或多个组件(诸如核1074a、1074b，以及1084a、1084b)利用的数据(例如，指令)。例如，共享高速缓存1896a、1896b可本地地对存储器1032、1034中所存储的数据进行高速缓存以供处理器的组件进行更快速的访问。在一个或多个实施例中，共享高速缓存1896a、1896b可包括一个或多个中间级别高速缓存(诸如第2级(L2)、第3级(L3)、第4级(L4)、或其他级别的高速缓存)、末级高速缓存(LLC)和/或其组合。
虽然被示出为具有仅两个处理元件1070、1080，但要理解，实施例的范围不限于此。在其他实施例中，在给定的处理器中可存在一个或多个附加处理元件。替代地，处理元件1070、1080中的一者或多者可以是除处理器之外的元件，诸如加速器或现场可编程门阵列。例如，(多个)附加处理元件可包括与第一处理器1070相同的(多个)附加处理器、与第一处理器1070异构或不对称的(多个)附加处理器、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列、或任何其他处理元件。在包括架构、微架构、热、功耗特性等等一系列品质度量方面，处理元件1070、1080之间可以存在各种差异。这些差异自身可有效地表现为处理元件1070、1080之中的不对称性和异构性。对于至少一个实施例，各处理元件1070、1080可驻留在同一管芯封装中。
第一处理元件1070可进一步包括存储器控制器逻辑(MC)1072以及点对点(P-P)接口1076和1078。类似地，第二处理元件1080可包括MC1082以及P-P接口1086和1088。如图12中所示，MC 1072和1082将处理器耦合至相应的存储器，即存储器1032和存储器1034，这些存储器可以是本地附连到相应处理器的主存储器的部分。尽管MC 1072和MC 1082被图示为被集成到处理元件1070、1080中，但对于替代实施例，MC逻辑可以是处理元件1070、1080外部的分立逻辑，而不是被集成于其中。
第一处理元件1070和第二处理元件1080可分别经由P-P互连1076、1086耦合至I/O子系统1090。如图12中所示，I/O子系统1090包括P-P接口1094和1098。此外，I/O子系统1090包括将I/O子系统1090与高性能图形引擎1038耦合的接口1092。在一个实施例中，可使用总线1049将图形引擎1038耦合至I/O子系统1090。替代地，点对点互连可耦合这些组件。
进而，I/O子系统1090可经由接口1096耦合至第一总线1016。在一个实施例中，第一总线1016可以是外围组件互连(PCI)总线，或者可以是诸如PCI快速(PCI Express)总线或另一第三代I/O互连总线之类的总线，但是实施例的范围不限于此。
如图12中所示，各种I/O设备1014(例如，生物计量扫描仪、扬声器、相机、传感器)可连同总线桥1018一起耦合至第一总线1016，该总线桥1018可将第一总线1016耦合至第二总线1020。在一个实施例中，第二总线1020可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合至第二总线1020，这些设备包括例如键盘/鼠标1012、(多个)通信设备1026、以及诸如盘驱动器或其他大容量存储设备之类的可包括代码1030的数据存储单元1019。所图示的代码1030可实现已讨论的方法110(图6)、方法120(图7)和/或方法130(图8)的一个或多个方面。此外，音频I/O 1024可耦合至第二总线1020，并且电池1010可向计算系统1000提供功率。
注意，构想了其他实施例。例如，代替于图12的点对点架构，系统可实现多分支总线或者另一此类通信拓扑。而且，可替代地使用比图12中所示的更多或更少的集成芯片来对图12的元件进行分区。
附加说明和示例：
示例1包括一种计算系统，该计算系统包括：网络控制器；处理器，该处理器耦合至网络控制器；以及存储器模块，该存储器模块耦合至处理器，该存储器模块包括一组指令，这些指令在由处理器执行时使得该处理器用于：在引导序列期间、基于电池状态和用户接口而启用存储器模块中的第一排集合，在引导序列期间、基于电池状态和用户接口而禁用存储器模块中的第二排集合，生成系统地址空间与第一排集合中的第一区块集合之间的映射，以及将第一排集合中的第二区块集合从该映射中排除。
示例2包括如示例1所述的计算系统，进一步包括存储器控制器，其中，指令在由存储器控制器执行时使得该存储器控制器用于：监视相对于第一区块集合的写活动，以及基于该写活动而禁用第一区块集合中的一个或多个区块中的刷新。
示例3包括如示例1所述的计算系统，其中，用户接口包括配置对象结构，该配置对象结构定义以下各项中的一项或多项：存储器属性、存储器配置、性能配置、用户接口要素配置、存储配置或热插拔配置。
示例4包括如示例1所述的计算系统，其中，电池状态用于指示残余电池荷电状态低于正常阈值且高于降低的存储器启动阈值，并且其中，映射用于与低电池映射方案相关联。
示例5包括如示例1至4中任一项所述的计算系统，其中，指令在由处理器执行时进一步使得该处理器用于：在可配置的最小存储器启动模式期间收集遥测数据，其中，该遥测数据用于与第一排集合及第二排集合相关联；检测电池状态的改变；响应于该改变而启用第二排集合；以及响应于该改变而将第二区块集合并入到映射中。
示例6包括如示例5所述的计算系统，其中，改变用于指示残余电池荷电状态高于正常阈值。
示例7包括一种半导体设备，该半导体设备包括一个或多个衬底以及耦合至该一个或多个衬底的逻辑，其中，该逻辑至少部分地被实现在可配置逻辑或固定功能硬件逻辑中的一者或多者中，耦合至一个或多个衬底的逻辑用于：在引导序列期间，基于电池状态和用户接口而启用存储器模块中的第一排集合；在引导序列期间，基于电池状态和用户接口而禁用存储器模块中的第二排集合；生成系统地址空间与第一排集合中的第一区块集合之间的映射；以及将第一排集合中的第二区块集合从映射中排除。
示例8包括如示例7所述的设备，其中，耦合至一个或多个衬底的逻辑用于：监视相对于第一区块集合的写活动；以及基于该写活动而禁用第一区块集合中的一个或多个区块中的刷新。
示例9包括如示例7所述的设备，其中，用户接口包括配置对象结构，该配置对象结构定义以下各项中的一项或多项：存储器属性、存储器配置、性能配置、用户接口要素配置、存储配置或热插拔配置。
示例10包括如示例7所述的设备，其中，电池状态用于指示残余电池荷电状态低于正常阈值且高于降低的存储器启动阈值，并且其中，映射用于与低电池映射方案相关联。
示例11包括如示例7至10中任一项所述的设备，其中，耦合至一个或多个衬底的逻辑用于：在可配置的最小存储器启动模式期间收集遥测数据，其中，该遥测数据用于与第一排集合及第二排集合相关联；检测电池状态的改变；响应于该改变而启用第二排集合；以及响应于该改变而将第二区块集合并入到映射中。
示例12包括如示例11所述的设备，其中，改变用于指示残余电池荷电状态高于正常阈值。
示例13包括如示例7至12中任一项所述的设备，其中耦合至一个或多个衬底的逻辑包括定位在该一个或多个衬底内的晶体管沟道区。
示例14包括至少一种计算机可读存储介质，包括一组指令，这些指令在由计算系统执行时使得该计算系统用于：在引导序列期间，基于电池状态和用户接口而启用存储器模块中的第一排集合；在引导序列期间，基于电池状态和用户接口而禁用存储器模块中的第二排集合；生成系统地址空间与第一排集合中的第一区块集合之间的映射；以及将第一排集合中的第二区块集合从该映射中排除。
示例15包括如示例14所述的至少一种计算机可读存储介质，其中，指令在被执行时进一步使得计算系统用于：监视相对于第一区块集合的写活动；以及基于该写活动而禁用第一区块集合中的一个或多个区块中的刷新。
示例16包括如示例14所述的至少一种计算机可读存储介质，其中，用户接口包括配置对象结构，该配置对象结构定义以下各项中的一项或多项：存储器属性、存储器配置、性能配置、用户接口要素配置、存储配置或热插拔配置。
示例17包括如示例14所述的至少一种计算机可读存储介质，其中，电池状态用于指示残余电池荷电状态低于正常阈值且高于降低的存储器启动阈值，并且其中，映射用于与低电池映射方案相关联。
示例18包括如示例14至17中任一项所述的至少一种计算机可读存储介质，其中，指令在被执行时进一步使得计算系统用于：在可配置的最小存储器启动模式期间收集遥测数据，其中，该遥测数据用于与第一排集合及第二排集合相关联；检测电池状态的改变；响应于该改变而启用第二排集合；以及响应于该改变而将第二区块集合并入到映射中。
示例19包括如示例18所述的至少一种计算机可读存储介质，其中，改变用于指示残余电池荷电状态高于正常阈值。
示例20包括一种方法，该方法包括：在引导序列期间，基于电池状态和用户接口而启用存储器模块中的第一排集合；在引导序列期间，基于电池状态和用户接口而禁用存储器模块中的第二排集合；生成系统地址空间与第一排集合中的第一区块集合之间的映射；以及将第一排集合中的第二区块集合从该映射中排除。
示例21包括如示例20所述的方法，进一步包括：监视相对于第一区块集合的写活动；以及基于该写活动而禁用第一区块集合中的一个或多个区块中的刷新。
示例22包括如示例20所述的方法，其中，用户接口包括配置对象结构，该配置对象结构定义以下各项中的一项或多项：存储器属性、存储器配置、性能配置、用户接口要素配置、存储配置或热插拔配置。
示例23包括如示例20所述的方法，其中，电池状态用于指示残余电池荷电状态低于正常阈值且高于降低的存储器启动阈值，并且其中，映射用于与低电池映射方案相关联。
示例24包括如示例20至23中任一项所述的方法，进一步包括：在可配置的最小存储器启动模式期间收集遥测数据，其中，该遥测数据用于与第一排集合及第二排集合相关联；检测电池状态的改变；响应于该改变而启用第二排集合；以及响应于该改变而将第二区块集合并入到映射中。
示例25包括如示例24所述的方法，其中，改变用于指示残余电池荷电状态高于正常阈值。
示例26包括用于执行如示例20至25中任一项所述的方法的装置。
实施例适用于与所有类型的半导体集成电路(“IC”)芯片一起使用。这些IC芯片的示例包括但不限于处理器、控制器、芯片组组件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片、芯片上系统(SoC)、SSD/NAND控制器ASIC等等。另外，在一些附图中，信号导线用线表示。一些线可以是不同的以指示更具构成性的信号路径，可具有数字标号以指示构成性信号路径的数目，和/或可在一端或多端具有箭头以指示主要信息流向。然而，这不应以限制性方式来解释。相反，此类添加的细节可与一个或多个示例性实施例结合使用以促进更容易地理解电路。任何所表示的信号线，不管是否具有附加信息，实际上都可包括一个或多个信号，该一个或多个信号可在多个方向上行进，并且可用任何适合类型的信号方案来实现，例如利用差分对来实现的数字或模拟线路、光纤线路、和/或单端线路。
示例尺寸/模型/值/范围可能已经被给出，但是实施例不限于此。随着制造技术(例如，光刻法)随时间变得成熟，预计能制造出更小尺寸的设备。另外，为了说明和讨论的简单起见并且为了避免使实施例的某些方面模糊，到IC芯片和其他组件的公知的功率/接地连接可在附图内示出也可不示出。进一步地，可以以框图形式示出布置以避免使实施例模糊，并且还鉴于相对于此类框图布置的实现的细节高度依赖于将在其内实现实施例的计算系统这一事实，即，此类细节应当很好地在本领域技术人员的见识范围之内。在阐述了具体细节(例如，电路)以描述示例实施例的情况下，对本领域技术人员应当显而易见的是，实施例可以在没有这些具体细节的情况下或者利用这些具体细节的变型来实施。描述因此被视为是说明性的而不是限制性的。
术语“耦合的”在本文中可被用于表示所讨论的组件之间的任何类型的直接或间接关系，且可应用于电气的、机械的、流体的、光学的、电磁的、机电的或其他连接。另外，术语“第一”、“第二”等在本文中可仅用于便于讨论，并且不带有特定时间的或按时间顺序的意义，除非另有陈述。
如在本申请和权利要求书中所使用的，由术语“……中的一个或多个”联接的项列表可意指所列项的任何组合。例如，短语“A、B或C中的一个或多个”可意指A；B；C；A和B；A和C；B和C；或A、B和C。
本领域技术人员从前面的描述将领会，实施例的广泛技术能以各种形式来实现。因此，尽管已结合其特定示例描述了实施例，但实施例的真实范围不应当限于此，因为在研究附图、说明书和所附权利要求书之后，其他修改对于本领域技术人员将变得显而易见。

Claims (25)

1.一种计算系统，包括：
网络控制器；
处理器，所述处理器耦合至所述网络控制器；以及
存储器模块，所述存储器模块耦合至所述处理器，所述存储器模块包括一组指令，所述指令在由所述处理器执行时使得所述处理器用于：
在引导序列期间，基于电池状态和用户接口而启用所述存储器模块中的第一排集合，
在所述引导序列期间，基于所述电池状态和所述用户接口而禁用所述存储器模块中的第二排集合，
生成系统地址空间与所述第一排集合中的第一区块集合之间的映射，以及
将所述第一排集合中的第二区块集合从所述映射中排除。
2.如权利要求1所述的计算系统，进一步包括存储器控制器，其中，所述指令在由所述存储器控制器执行时使得所述存储器控制器用于：
监视相对于所述第一区块集合的写活动，以及
基于所述写活动而禁用所述第一区块集合中的一个或多个区块中的刷新。
3.如权利要求1所述的计算系统，其中，所述用户接口包括配置对象结构，所述配置对象结构定义以下各项中的一项或多项：存储器属性、存储器配置、性能配置、用户接口要素配置、存储配置或热插拔配置。
4.如权利要求1所述的计算系统，其中，所述电池状态用于指示残余电池荷电状态低于正常阈值且高于降低的存储器启动阈值，并且其中，所述映射用于与低电池映射方案相关联。
5.如权利要求1至4中任一项所述的计算系统，其中，所述指令在被所述处理器执行时进一步使所述处理器用于：
在可配置的最小存储器启动模式期间收集遥测数据，其中，所述遥测数据用于与所述第一排集合及所述第二排集合相关联，
检测所述电池状态的改变，
响应于所述改变而启用所述第二排集合，以及
响应于所述改变而将所述第二区块集合并入所述映射中。
6.如权利要求5所述的计算系统，其中，所述改变用于指示残余电池荷电状态高于正常阈值。
7.一种半导体设备，包括：
一个或多个衬底；以及
逻辑，所述逻辑耦合至所述一个或多个衬底，其中所述逻辑至少部分地被实现在可配置逻辑或固定功能硬件逻辑中的一者或多者中，耦合至所述一个或多个衬底的所述逻辑用于：
在引导序列期间，基于电池状态和用户接口而启用存储器模块中的第一排集合；
在所述引导序列期间，基于所述电池状态和所述用户接口而禁用所述存储器模块中的第二排集合；
生成系统地址空间与所述第一排集合中的第一区块集合之间的映射；以及
将所述第一排集合中的第二区块集合从所述映射中排除。
8.如权利要求7所述的设备，其中，耦合至所述一个或多个衬底的所述逻辑用于：
监视相对于所述第一区块集合的写活动；以及
基于所述写活动而禁用所述第一区块集合中的一个或多个区块中的刷新。
9.如权利要求7所述的设备，其中，所述用户接口包括配置对象结构，所述配置对象结构定义以下各项中的一项或多项：存储器属性、存储器配置、性能配置、用户接口要素配置、存储配置或热插拔配置。
10.如权利要求7所述的设备，其中，所述电池状态用于指示残余电池荷电状态低于正常阈值且高于降低的存储器启动阈值，并且其中，所述映射用于与低电池映射方案相关联。
11.如权利要求7至10中任一项所述的设备，其中，耦合至所述一个或多个衬底的所述逻辑用于：
在可配置的最小存储器启动模式期间收集遥测数据，其中，所述遥测数据用于与所述第一排集合及所述第二排集合相关联；
检测所述电池状态的改变；
响应于所述改变而启用所述第二排集合；以及
响应于所述改变而将所述第二区块集合并入所述映射中。
12.如权利要求11所述的设备，其中，所述改变用于指示残余电池荷电状态高于正常阈值。
13.如权利要求7至10中任一项所述的设备，其中，耦合至所述一个或多个衬底的所述逻辑包括定位在所述一个或多个衬底内的晶体管沟道区。
14.一种方法，包括：
在引导序列期间，基于电池状态和用户接口而启用存储器模块中的第一排集合；
在所述引导序列期间，基于所述电池状态和所述用户接口而禁用所述存储器模块中的第二排集合；
生成系统地址空间与所述第一排集合中的第一区块集合之间的映射；以及
将所述第一排集合中的第二区块集合从所述映射中排除。
15.如权利要求14所述的方法，进一步包括：
监视关于所述第一区块集合的写活动；以及
基于所述写活动而禁用所述第一区块集合中的一个或多个区块中的刷新。
16.如权利要求14所述的方法，其中，所述用户接口包括配置对象结构，所述配置对象结构定义以下各项中的一项或多项：存储器属性、存储器配置、性能配置、用户接口要素配置、存储配置或热插拔配置。
17.如权利要求14所述的方法，其中，所述电池状态用于指示残余电池荷电状态低于正常阈值且高于降低的存储器启动阈值，并且其中，所述映射用于与低电池映射方案相关联。
18.如权利要求14至17中任一项所述的方法，进一步包括：
在可配置的最小存储器启动模式期间收集遥测数据，其中，所述遥测数据与所述第一排集合及所述第二排集合相关联；
检测所述电池状态的改变；
响应于所述改变而启用所述第二排集合；以及
响应于所述改变而将所述第二区块集合并入所述映射中。
19.如权利要求18所述的方法，其中，所述改变指示残余电池荷电状态高于正常阈值。
20.一种半导体设备，包括：
用于在引导序列期间、基于电池状态和用户接口而启用存储器模块中的第一排集合的装置；
用于在所述引导序列期间、基于所述电池状态和所述用户接口而禁用所述存储器模块中的第二排集合的装置；
用于生成系统地址空间与所述第一排集合中的第一区块集合之间的映射的装置；以及
用于将所述第一排集合中的第二区块集合从所述映射中排除的装置。
21.如权利要求20所述的设备，进一步包括：
用于监视相对于所述第一区块集合的写活动的装置；以及
用于基于所述写活动而禁用所述第一区块集合中的一个或多个区块中的刷新的装置。
22.如权利要求20所述的设备，其中，所述用户接口包括配置对象结构，所述配置对象结构定义以下各项中的一项或多项：存储器属性、存储器配置、性能配置、用户接口要素配置、存储配置或热插拔配置。
23.如权利要求20所述的设备，其中，所述电池状态用于指示残余电池荷电状态低于正常阈值且高于降低的存储器启动阈值，并且其中，所述映射用于与低电池映射方案相关联。
24.如权利要求20至23中任一项所述的设备，进一步包括：
用于在可配置的最小存储器启动模式期间收集遥测数据，其中，所述遥测数据用于与所述第一排集合及所述第二排集合相关联的装置；
用于检测所述电池状态的改变的装置；
用于响应于所述改变而启用所述第二排集合的装置；以及
用于响应于所述改变而将所述第二区块集合并入所述映射中的装置。
25.如权利要求24所述的设备，其中，所述改变用于指示残余电池荷电状态高于正常阈值。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11593239B2 (en) * 2021-07-26 2023-02-28 Dell Products L.P. System and method for remotely booting a system
US20230029911A1 (en) * 2021-08-02 2023-02-02 Dell Products L.P. Systems and methods for battery context-aware limiting of bios managed operations
CN114327650B (zh) * 2021-12-17 2023-08-18 苏州浪潮智能科技有限公司 一种SetVariable服务实现方法、装置及介质

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI254856B (en) * 2004-10-29 2006-05-11 Via Tech Inc Memory interleave method
US8819359B2 (en) * 2009-06-29 2014-08-26 Oracle America, Inc. Hybrid interleaving in memory modules by interleaving physical addresses for a page across ranks in a memory module
JP5744118B2 (ja) * 2013-07-17 2015-07-01 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US20170285722A1 (en) * 2014-08-27 2017-10-05 Samsung Electronics Co., Ltd. Method for reducing battery consumption in electronic device

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