JPH04360313A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04360313A JPH04360313A JP3163953A JP16395391A JPH04360313A JP H04360313 A JPH04360313 A JP H04360313A JP 3163953 A JP3163953 A JP 3163953A JP 16395391 A JP16395391 A JP 16395391A JP H04360313 A JPH04360313 A JP H04360313A
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- JP
- Japan
- Prior art keywords
- signal
- buffer section
- input
- signal line
- channel transistor
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000011990 functional testing Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
し、特に、双方向バッファ回路を備えた半導体集積回路
に関する。
し、特に、双方向バッファ回路を備えた半導体集積回路
に関する。
【０００２】
【従来の技術】図３は、従来の半導体集積回路における
双方向バッファ回路の回路構成を示す図であり、１はパ
ッド、７は出力バッファ部、８は入力バッファ部、２は
入力あるいは出力信号をパッド１に伝える信号線、３は
入力信号を入力バッファ部８へ伝える信号線、４は図示
しない内部回路からの信号を出力バッファ部７へ伝える
信号線、５は出力バッファ部７へ入出力の切替制御信号
を伝える切替制御信号線、６は入力バッファ部８から図
示しない内部回路へ信号を伝える信号線である。
双方向バッファ回路の回路構成を示す図であり、１はパ
ッド、７は出力バッファ部、８は入力バッファ部、２は
入力あるいは出力信号をパッド１に伝える信号線、３は
入力信号を入力バッファ部８へ伝える信号線、４は図示
しない内部回路からの信号を出力バッファ部７へ伝える
信号線、５は出力バッファ部７へ入出力の切替制御信号
を伝える切替制御信号線、６は入力バッファ部８から図
示しない内部回路へ信号を伝える信号線である。
【０００３】次に、動作について説明する。切替制御信
号線５によって出力バッファ部７へ切替制御信号が伝え
られ、出力バッファ部７が出力モードとなった時、図示
しない内部回路からの出力信号は信号線４から出力バッ
ファ部７，信号線２を通してパッド１へ伝えられ、出力
される。
号線５によって出力バッファ部７へ切替制御信号が伝え
られ、出力バッファ部７が出力モードとなった時、図示
しない内部回路からの出力信号は信号線４から出力バッ
ファ部７，信号線２を通してパッド１へ伝えられ、出力
される。
【０００４】一方、制御信号線５によって出力バッファ
部７へ切替制御信号が伝えられ、出力バッファ部７がハ
イインピーダンス状態に入り、入力モードに切り替わっ
た時、パッド１からの入力信号は信号線２，３を通って
入力バッファ部８へ伝えられ、信号線６を通って図示し
ない内部回路に入力される。
部７へ切替制御信号が伝えられ、出力バッファ部７がハ
イインピーダンス状態に入り、入力モードに切り替わっ
た時、パッド１からの入力信号は信号線２，３を通って
入力バッファ部８へ伝えられ、信号線６を通って図示し
ない内部回路に入力される。
【０００５】
【発明が解決しようとする課題】従来の半導体集積回路
における双方向バッファ回路は以上のように構成されて
いるので、出力バッファ部７のモード切替時において、
出力バッファ部７がハイインピーダンス状態の時、パッ
ド１から入力バッファ回路７へ入力される信号が無く、
その結果、信号線６へ伝わる信号が不安定な状態になり
、図示しない内部回路（例えば、フリップフロップ回路
等）の信号が書き換えられ、内部回路が誤動作を起こす
場合があった。このため、機能試験時において出力バッ
ファ部７のハイインピーダンス状態を観測する際、実際
は回路が所望の設計通りに構成されていたとしても内部
回路が誤動作する場合があり、正確な試験を行うことが
できないというような問題があった。
における双方向バッファ回路は以上のように構成されて
いるので、出力バッファ部７のモード切替時において、
出力バッファ部７がハイインピーダンス状態の時、パッ
ド１から入力バッファ回路７へ入力される信号が無く、
その結果、信号線６へ伝わる信号が不安定な状態になり
、図示しない内部回路（例えば、フリップフロップ回路
等）の信号が書き換えられ、内部回路が誤動作を起こす
場合があった。このため、機能試験時において出力バッ
ファ部７のハイインピーダンス状態を観測する際、実際
は回路が所望の設計通りに構成されていたとしても内部
回路が誤動作する場合があり、正確な試験を行うことが
できないというような問題があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、出力バッファ部の切替周期時に
も内部回路が誤動作することなく、正確な機能試験を行
うことができる双方向バッファ回路を備えた半導体集積
回路装置を提供することにある。
ためになされたもので、出力バッファ部の切替周期時に
も内部回路が誤動作することなく、正確な機能試験を行
うことができる双方向バッファ回路を備えた半導体集積
回路装置を提供することにある。
【０００７】
【課題を解決するための手段】この発明にかかる半導体
集積回路装置は、入力バッファ部へ入力信号を伝える信
号線と電源との間に第１，第２のＰチャンネルトランジ
スタ、入力バッファ部へ入力信号を伝える信号線と接地
との間に第１，第２のＮチャンネルトランジスタを設け
、出力バッファ部へモード制御信号を伝える信号線から
延びる信号線を上記第１のＰチャンネルトランジスタと
第１のＮチャンネルトランジスタとに接続し、出力バッ
ファ部へ出力信号を伝える信号線から延びる信号線を上
記第１のＰチャンネルトランジスタと第２のＮチャンネ
ルトランジスタとに接続し、更に、上記第１のＰチャン
ネルトランジスタと第１のＮチャンネルトランジスタに
接続された上記２つの信号線の何れか一方にインバータ
を挿入したものである。
集積回路装置は、入力バッファ部へ入力信号を伝える信
号線と電源との間に第１，第２のＰチャンネルトランジ
スタ、入力バッファ部へ入力信号を伝える信号線と接地
との間に第１，第２のＮチャンネルトランジスタを設け
、出力バッファ部へモード制御信号を伝える信号線から
延びる信号線を上記第１のＰチャンネルトランジスタと
第１のＮチャンネルトランジスタとに接続し、出力バッ
ファ部へ出力信号を伝える信号線から延びる信号線を上
記第１のＰチャンネルトランジスタと第２のＮチャンネ
ルトランジスタとに接続し、更に、上記第１のＰチャン
ネルトランジスタと第１のＮチャンネルトランジスタに
接続された上記２つの信号線の何れか一方にインバータ
を挿入したものである。
【０００８】
【作用】この発明の半導体集積回路装置では、出力バッ
ファ部がモード制御信号によってハイインピーダンス状
態になった時、入力バッファ部へ入力信号を伝える信号
線と電源間及び入力バッファ部へ入力信号を伝える信号
線と接地間の双方にそれぞれ配設された、第１，第２の
Ｐチャンネルトランジスタと第１，第２のＮチャンネル
トランジスタのうち、上記モード制御信号によって、第
１のＰチャンネルトランジスタと、第１のＮチャンネル
トランジスタの何れか一方がＯＮ状態に制御され、その
結果、出力バッファ部への出力信号が伝わる第２のＰチ
ャンネルトランジスタと第２のＮチャンネルトランジス
タの何れか一方から、上記入力バッファ部へ入力信号を
伝える信号線を通して上記入力バッファ部に上記出力信
号が伝わるようになり、出力バッファ部がハイインピー
ダンス状態の時も、“Ｈ”或いは“Ｌ”の安定した信号
を入力バッファ部に入力でき、入力バッファ部に接続さ
れた所定の内部回路に安定した信号を入力することがで
きる。
ファ部がモード制御信号によってハイインピーダンス状
態になった時、入力バッファ部へ入力信号を伝える信号
線と電源間及び入力バッファ部へ入力信号を伝える信号
線と接地間の双方にそれぞれ配設された、第１，第２の
Ｐチャンネルトランジスタと第１，第２のＮチャンネル
トランジスタのうち、上記モード制御信号によって、第
１のＰチャンネルトランジスタと、第１のＮチャンネル
トランジスタの何れか一方がＯＮ状態に制御され、その
結果、出力バッファ部への出力信号が伝わる第２のＰチ
ャンネルトランジスタと第２のＮチャンネルトランジス
タの何れか一方から、上記入力バッファ部へ入力信号を
伝える信号線を通して上記入力バッファ部に上記出力信
号が伝わるようになり、出力バッファ部がハイインピー
ダンス状態の時も、“Ｈ”或いは“Ｌ”の安定した信号
を入力バッファ部に入力でき、入力バッファ部に接続さ
れた所定の内部回路に安定した信号を入力することがで
きる。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例による双方向バッフ
ァの回路構成を示す図であり、符号１〜８は図３に示す
従来の双方向バッファ回路と同じであり、説明を省略す
る。
する。図１は、この発明の一実施例による双方向バッフ
ァの回路構成を示す図であり、符号１〜８は図３に示す
従来の双方向バッファ回路と同じであり、説明を省略す
る。
【００１０】図において、９は電源、１４は接地、１０
はソースが電源９に接続された第１のＰチャンネルトラ
ンジスタ、１１はソースが第１のＰチャンネルトランジ
スタ１０のドレインに接続され、ドレインが入力信号線
３に接続された第２のＰチャンネルトランジスタ、１２
は第２のＰチャンネルトランジスタ１１のドレインと同
様に、ソースが入力信号線３に接続されてノードを形成
している第１のＮチャンネルトランジスタ、１３はソー
スが第１のＮチャンネルトランジスタ１２のドレインに
接続され、ソースが接地された第２のＮチャンネルトラ
ンジスタ、１５は上記第２のＰチャンネルトランジスタ
１１と上記第２のＮチャンネルトランジスタ１３のゲー
トを結び、出力バッファ部７へ信号を伝える信号線４に
接続された信号線、１６は出力バッファ部７の制御端子
と制御信号線５を結ぶ信号線、１７は制御信号線５とイ
ンバータ１８を介して第１のＰチャンネルトランジスタ
のゲートとを接続する信号線、１９は上記信号線１７と
上記第１のＮチャンネルトランジスタ１２のゲートを結
ぶ信号線である。
はソースが電源９に接続された第１のＰチャンネルトラ
ンジスタ、１１はソースが第１のＰチャンネルトランジ
スタ１０のドレインに接続され、ドレインが入力信号線
３に接続された第２のＰチャンネルトランジスタ、１２
は第２のＰチャンネルトランジスタ１１のドレインと同
様に、ソースが入力信号線３に接続されてノードを形成
している第１のＮチャンネルトランジスタ、１３はソー
スが第１のＮチャンネルトランジスタ１２のドレインに
接続され、ソースが接地された第２のＮチャンネルトラ
ンジスタ、１５は上記第２のＰチャンネルトランジスタ
１１と上記第２のＮチャンネルトランジスタ１３のゲー
トを結び、出力バッファ部７へ信号を伝える信号線４に
接続された信号線、１６は出力バッファ部７の制御端子
と制御信号線５を結ぶ信号線、１７は制御信号線５とイ
ンバータ１８を介して第１のＰチャンネルトランジスタ
のゲートとを接続する信号線、１９は上記信号線１７と
上記第１のＮチャンネルトランジスタ１２のゲートを結
ぶ信号線である。
【００１１】次に、動作について説明する。先ず、信号
線５からの制御信号が“Ｌ”から“Ｈ”になり、出力バ
ッファ部７が出力状態からハイインピーダンス状態にな
って切替周期に入ると、第１のＰチャンネルトランジス
タ１０のゲートへの信号は“インバータ１８を通じ“Ｌ
”になり、第１のＰチャンネルトランジスタ１０はＯＮ
状態になる。また、信号線５からの制御信号は信号線１
７，１９を通じて、第１のＮチャンネルトランジスタ１
２のゲートへ伝えられ、第１のＮチャンネルトランジス
タ１２はＯＮ状態となる。
線５からの制御信号が“Ｌ”から“Ｈ”になり、出力バ
ッファ部７が出力状態からハイインピーダンス状態にな
って切替周期に入ると、第１のＰチャンネルトランジス
タ１０のゲートへの信号は“インバータ１８を通じ“Ｌ
”になり、第１のＰチャンネルトランジスタ１０はＯＮ
状態になる。また、信号線５からの制御信号は信号線１
７，１９を通じて、第１のＮチャンネルトランジスタ１
２のゲートへ伝えられ、第１のＮチャンネルトランジス
タ１２はＯＮ状態となる。
【００１２】そして、第１のＰチャンネルトランジスタ
１０，第１のＮチャンネルチャンネル１２がともにＯＮ
状態となった上記の切替周期において、図示しない内部
回路から信号線４を通じて出力された出力信号が“Ｈ”
の時、該出力信号は信号線１５を通じて、第２のＰチャ
ンネルトランジスタ１１のゲートと第２のＮチャンネル
トランジスタ１３のゲートにそれぞれ伝わり、第２のＰ
チャンネルトランジスタ１１はＯＦＦ状態になり、第２
のＮチャンネルトランジスタ１３はＯＮ状態になって、
信号線３と接地１４が導通し、入力バッファ部８に“Ｌ
”の信号が入力される。一方、信号線４を通じ出力され
た出力信号が、“Ｌ”の時は、第２のＰチャンネルトラ
ンジスタ１１はＯＮ状態に、第２のＮチャンネルトラン
ジスタ１３はＯＦＦ状態になって、電源９と信号線３が
導通し、入力バッファ部８に“Ｈ”の信号が入力される
。このように、図示しない内部回路から出力された出力
信号が、“Ｈ”，“Ｌ”の何れであっても、出力バッフ
ァ部７の切替周期時に出力バッファ部７がハイインピー
ダンス状態にある時、入力バッファ部８に安定した信号
が入力されるようになる。
１０，第１のＮチャンネルチャンネル１２がともにＯＮ
状態となった上記の切替周期において、図示しない内部
回路から信号線４を通じて出力された出力信号が“Ｈ”
の時、該出力信号は信号線１５を通じて、第２のＰチャ
ンネルトランジスタ１１のゲートと第２のＮチャンネル
トランジスタ１３のゲートにそれぞれ伝わり、第２のＰ
チャンネルトランジスタ１１はＯＦＦ状態になり、第２
のＮチャンネルトランジスタ１３はＯＮ状態になって、
信号線３と接地１４が導通し、入力バッファ部８に“Ｌ
”の信号が入力される。一方、信号線４を通じ出力され
た出力信号が、“Ｌ”の時は、第２のＰチャンネルトラ
ンジスタ１１はＯＮ状態に、第２のＮチャンネルトラン
ジスタ１３はＯＦＦ状態になって、電源９と信号線３が
導通し、入力バッファ部８に“Ｈ”の信号が入力される
。このように、図示しない内部回路から出力された出力
信号が、“Ｈ”，“Ｌ”の何れであっても、出力バッフ
ァ部７の切替周期時に出力バッファ部７がハイインピー
ダンス状態にある時、入力バッファ部８に安定した信号
が入力されるようになる。
【００１３】次に、上記の切替周期が終了し、出力バッ
ファ部７が入力状態になって、入力モードに完全に切り
替わった時、パッド１から入力信号が入力されても、第
１，第２のＰチャンネルトランジスタ１０，１１及び、
第１，第２のＮチャンネルトランジスタ１２，１３はイ
ンピーダンスが高いので、この入力信号は、そのまま信
号線３を通って、入力バッファ部８に入力される。
ファ部７が入力状態になって、入力モードに完全に切り
替わった時、パッド１から入力信号が入力されても、第
１，第２のＰチャンネルトランジスタ１０，１１及び、
第１，第２のＮチャンネルトランジスタ１２，１３はイ
ンピーダンスが高いので、この入力信号は、そのまま信
号線３を通って、入力バッファ部８に入力される。
【００１４】一方、制御信号線５からの制御信号が“Ｌ
”で出力バッファ部７が出力状態にある出力モード時は
、該制御信号は信号線１７を通り、第１のＰチャンネル
トランジスタ１０のゲートにインバータ１８を介して“
Ｈ”として入力され、第１のＰチャンネルトランジスタ
１０をＯＦＦ状態にし、更に、該制御信号は信号線１７
，１９を通って第１のＮチャンネルトランジスタ１２の
ゲートに入力され、第１のＮチャンネルトランジスタを
ＯＦＦ状態にし、図示しない内部回路からの出力信号４
は出力バッファ部７を通り、信号線２，３、入力バッフ
ァ部８を通って図示しない内部回路に入力される。
”で出力バッファ部７が出力状態にある出力モード時は
、該制御信号は信号線１７を通り、第１のＰチャンネル
トランジスタ１０のゲートにインバータ１８を介して“
Ｈ”として入力され、第１のＰチャンネルトランジスタ
１０をＯＦＦ状態にし、更に、該制御信号は信号線１７
，１９を通って第１のＮチャンネルトランジスタ１２の
ゲートに入力され、第１のＮチャンネルトランジスタを
ＯＦＦ状態にし、図示しない内部回路からの出力信号４
は出力バッファ部７を通り、信号線２，３、入力バッフ
ァ部８を通って図示しない内部回路に入力される。
【００１５】このような本実施例の双方向バッファ回路
では、入力バッファ部８へ入力信号を伝える信号線３と
電源９及び接地１４との間に、各々が直列接続された第
１，第２のＰチャンネルトランジスタ１０，１１と第１
，第２のＮチャンネルトランジスタ１２，１３を設け、
出力バッファ部７へのモード制御信号によって上記トラ
ンジスタ１０，１２の動作制御が行われ、その結果、出
力バッファ部７とともに上記トランジスタ１１，１３に
伝えられる出力信号が信号線３を通して入力バッファ部
８へ入力されるため、前記出力バッファ部７がハイイン
ピーダンス状態の時は、上記のように入力バッファ部８
にトランジスタを介して安定した“Ｈ”或いは“Ｌ”の
信号が入力でき、また、前記出力バッファ部７が出力モ
ードの時は“Ｈ”或いは“Ｌの出力信号がそのまま信号
線２，３を通って入力バッファ部８に入力される。この
ため、入力バッファ部８へ常に安定した信号（“Ｈ”或
いは“Ｌ”）を入力することができ、入力バッファ部８
に接続された所定の内部回路は誤動作を起こすことがな
くなり、機能試験時に出力バッファ部７のハイインピー
ダンス状態を観測するような場合でも、正確に試験を行
うことができる。
では、入力バッファ部８へ入力信号を伝える信号線３と
電源９及び接地１４との間に、各々が直列接続された第
１，第２のＰチャンネルトランジスタ１０，１１と第１
，第２のＮチャンネルトランジスタ１２，１３を設け、
出力バッファ部７へのモード制御信号によって上記トラ
ンジスタ１０，１２の動作制御が行われ、その結果、出
力バッファ部７とともに上記トランジスタ１１，１３に
伝えられる出力信号が信号線３を通して入力バッファ部
８へ入力されるため、前記出力バッファ部７がハイイン
ピーダンス状態の時は、上記のように入力バッファ部８
にトランジスタを介して安定した“Ｈ”或いは“Ｌ”の
信号が入力でき、また、前記出力バッファ部７が出力モ
ードの時は“Ｈ”或いは“Ｌの出力信号がそのまま信号
線２，３を通って入力バッファ部８に入力される。この
ため、入力バッファ部８へ常に安定した信号（“Ｈ”或
いは“Ｌ”）を入力することができ、入力バッファ部８
に接続された所定の内部回路は誤動作を起こすことがな
くなり、機能試験時に出力バッファ部７のハイインピー
ダンス状態を観測するような場合でも、正確に試験を行
うことができる。
【００１６】図２は、本発明の第２の実施例による双方
向バッファ回路の回路構成を示す図であり、図において
、図１と同一符号は同一部分を示し、本実施例の回路は
上記実施例における信号線１５を、信号線１５ａ，イン
バータ２０、信号線１５ｂに置き換えたもので、入力バ
ッファ部８への入力信号を出力バッファ部７への出力信
号と同じにすることができる。
向バッファ回路の回路構成を示す図であり、図において
、図１と同一符号は同一部分を示し、本実施例の回路は
上記実施例における信号線１５を、信号線１５ａ，イン
バータ２０、信号線１５ｂに置き換えたもので、入力バ
ッファ部８への入力信号を出力バッファ部７への出力信
号と同じにすることができる。
【００１７】尚、上記２つの実施例では、何れも、第１
及び第２のＰチャンネルトランジスタ１０，１１と信号
線１７，１５をそれぞれ接続し、第１及び第２のＮチャ
ンネルトランジスタ１２，１３と信号線１９，１５をそ
れぞれ接続しているが、本発明においては上記実施例に
限らず、信号線１５を第１のＰチャンネルトランジスタ
１０と第１のＮチャンネルトランジスタ１２に接続して
も同様の効果を得ることができる。
及び第２のＰチャンネルトランジスタ１０，１１と信号
線１７，１５をそれぞれ接続し、第１及び第２のＮチャ
ンネルトランジスタ１２，１３と信号線１９，１５をそ
れぞれ接続しているが、本発明においては上記実施例に
限らず、信号線１５を第１のＰチャンネルトランジスタ
１０と第１のＮチャンネルトランジスタ１２に接続して
も同様の効果を得ることができる。
【００１８】
【発明の効果】以上のように、この発明によれば、出力
バッファ部が入力モードの時はもとより、出力モード時
及びハイインピーダンス状態にある時も、常に、入力バ
ッファ部に安定した信号を入力できるようにしたので、
入力バッファ部に接続された内部回路の誤動作がなくな
って、正確な機能試験時を行うことができる効果がある
。また、不安定な信号の影響を考慮してモデルを作る必
要がなくなるため、シュミレーション時のモデルを簡単
できる効果がある。
バッファ部が入力モードの時はもとより、出力モード時
及びハイインピーダンス状態にある時も、常に、入力バ
ッファ部に安定した信号を入力できるようにしたので、
入力バッファ部に接続された内部回路の誤動作がなくな
って、正確な機能試験時を行うことができる効果がある
。また、不安定な信号の影響を考慮してモデルを作る必
要がなくなるため、シュミレーション時のモデルを簡単
できる効果がある。
【図１】この発明の一実施例による双方向バッファ回路
の回路構成を示す図。
の回路構成を示す図。
【図２】この発明の他の実施例による双方向バッファ回
路の回路構成を示す図。
路の回路構成を示す図。
【図３】従来の双方向バッファ回路の回路構成を示す図
。
。
１ パッド
２ 信号線
３ 信号線
４ 出力信号線
５ 制御信号線
６ 入力信号線
７ 出力バッファ部
８ 入力バップァ部
９ 電源
１０ 第１のＰチャンネルトランジスタ１１ 第２
のＰチャンネルトランジスタ１２ 第１のＮチャンネ
ルトランジスタ１３ 第２のＮチャンネルトランジス
タ１４ 接地 １５ 信号線 １７ 信号線 １８ インバータ素子 １９ 信号線
のＰチャンネルトランジスタ１２ 第１のＮチャンネ
ルトランジスタ１３ 第２のＮチャンネルトランジス
タ１４ 接地 １５ 信号線 １７ 信号線 １８ インバータ素子 １９ 信号線
Claims (1)
- 【請求項１】 出力モード時には所定の回路からの出
力信号を出力バッファ部を介して出力させ、入力モード
時には該所定の回路への入力信号を入力バッファ部を介
して入力させる双方向バッファ回路を備えた半導体集積
回路装置において、上記入力バッファ部へ上記入力信号
を伝える信号線と電源との間に設けられた第１，第２の
Ｐチャンネルトランジスタと、上記入力バッファ部へ上
記入力信号を伝える信号線と接地との間に設けられた第
１，第２のＮチャンネルトランジスタと、上記出力バッ
ファ部のモード制御を行う制御信号を上記出力バッファ
部に伝える信号線と、上記出力バッファ部へ制御信号を
伝える信号線から延び、上記第１のＰチャンネルトラン
ジスタと上記第１のＮチャンネルトランジスタとに接続
された信号線と、上記出力バッファ部へ出力信号を伝え
る信号線から延び、上記第２のＰチャンネルトランジス
タ，第２のＮチャンネルトランジスタそれぞれ接続され
た２つの信号線とを備え、上記第１のＰチャンネルトラ
ンジスタと第１のＮチャンネルトランジスタに接続され
た上記２つの信号線の何れか一方には、インバータが挿
入されていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163953A JPH04360313A (ja) | 1991-06-06 | 1991-06-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163953A JPH04360313A (ja) | 1991-06-06 | 1991-06-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360313A true JPH04360313A (ja) | 1992-12-14 |
Family
ID=15783963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163953A Pending JPH04360313A (ja) | 1991-06-06 | 1991-06-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360313A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017762A1 (en) * | 1995-11-08 | 1997-05-15 | Advanced Micro Devices, Inc. | An input/output driver circuit for isolating with minimal power consumption a peripheral component from a core section |
| US5860125A (en) * | 1995-11-08 | 1999-01-12 | Advanced Micro Devices, Inc. | Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset |
| US5898232A (en) * | 1995-11-08 | 1999-04-27 | Advanced Micro Devices, Inc. | Input/output section of an integrated circuit having separate power down capability |
-
1991
- 1991-06-06 JP JP3163953A patent/JPH04360313A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017762A1 (en) * | 1995-11-08 | 1997-05-15 | Advanced Micro Devices, Inc. | An input/output driver circuit for isolating with minimal power consumption a peripheral component from a core section |
| US5860125A (en) * | 1995-11-08 | 1999-01-12 | Advanced Micro Devices, Inc. | Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset |
| US5898232A (en) * | 1995-11-08 | 1999-04-27 | Advanced Micro Devices, Inc. | Input/output section of an integrated circuit having separate power down capability |
| US6067627A (en) * | 1995-11-08 | 2000-05-23 | Advanced Micro Devices, Inc. | Core section having asynchronous partial reset |
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