JPS59202644A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59202644A JPS59202644A JP7695283A JP7695283A JPS59202644A JP S59202644 A JPS59202644 A JP S59202644A JP 7695283 A JP7695283 A JP 7695283A JP 7695283 A JP7695283 A JP 7695283A JP S59202644 A JPS59202644 A JP S59202644A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- supply wiring
- power supply
- semiconductor device
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Relating To Insulation (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置に係９、特に外部からの制御に
より内部に雑音を発生せしめ、雑音に対する装置の動作
状態ン簡易にして試験することができるようにした半導
体装置に関するものである。
より内部に雑音を発生せしめ、雑音に対する装置の動作
状態ン簡易にして試験することができるようにした半導
体装置に関するものである。
従来、半導体装置内の信号に雑音が加えられたときの動
作状態を試験する場合、その信号に雑音を与える方法と
して、外部より信号を入力する際に雑音を加えるか、ま
１−は半導体装置内の信号線に、直接探針を当てて雑音
を加えなければならな〜）。
作状態を試験する場合、その信号に雑音を与える方法と
して、外部より信号を入力する際に雑音を加えるか、ま
１−は半導体装置内の信号線に、直接探針を当てて雑音
を加えなければならな〜）。
また、内部回路動作に伴う雑音電圧が電源配線に重畳さ
れた場合の半導体装置の動作安定性を調べるためには、
電源電圧や動作モード等を変更した試験を数多く行う必
要があった。
れた場合の半導体装置の動作安定性を調べるためには、
電源電圧や動作モード等を変更した試験を数多く行う必
要があった。
従来の半導体装ｔは以上の理由により、雑音試験を容易
に行えないという欠点があった。
に行えないという欠点があった。
この発明は、上記のような従来の欠点を除去する；めに
なされＬもので、半導体装置内に雑音発生回路を具備せ
しめ、パッドに制御信号χ与えることにより前記雑音発
生回路を動作させて雑音χ発生せしめ、雑音による半導
体装置の動作への影響を簡便に知ることのできるように
した半導体装置を提供することｔ目的としている。以下
この発明の一実施例乞図面について説明する。
なされＬもので、半導体装置内に雑音発生回路を具備せ
しめ、パッドに制御信号χ与えることにより前記雑音発
生回路を動作させて雑音χ発生せしめ、雑音による半導
体装置の動作への影響を簡便に知ることのできるように
した半導体装置を提供することｔ目的としている。以下
この発明の一実施例乞図面について説明する。
第１図はこの発明の一実施例である雑音発生回路を示す
もので、１は第１の電源配線（Ｖｃｃｔ源）、２は第２
の１［源配線（接地電源）、３は制御信号線、４はスイ
ッチング手段であるＭＯＳ）ランジスタである。ＭＯＳ
）ランジスタ４のドレイン電極４ａは第１の電源配線１
に、ソース電極４ｂは第２の電源配線２に、また、ゲー
ト電極４ｃは制御信号線３にそれぞれ接続されている。
もので、１は第１の電源配線（Ｖｃｃｔ源）、２は第２
の１［源配線（接地電源）、３は制御信号線、４はスイ
ッチング手段であるＭＯＳ）ランジスタである。ＭＯＳ
）ランジスタ４のドレイン電極４ａは第１の電源配線１
に、ソース電極４ｂは第２の電源配線２に、また、ゲー
ト電極４ｃは制御信号線３にそれぞれ接続されている。
制御信号線３は、半導体装置（図示せず）の外部からの
制御信号印加用バンドに接続されている。
制御信号印加用バンドに接続されている。
第２図は第１図の制御信号線３に制御信号が印加された
ときの第１の電源配線１および第２の電源配線２の電圧
変化を概念的に示したタイミングチャートである。
ときの第１の電源配線１および第２の電源配線２の電圧
変化を概念的に示したタイミングチャートである。
制御信号線３ｉＣ接続されたＭＯＳ）ランジスタ４のゲ
ート電極４ｃｌＣ外部より電圧を印加して、ＭＯＳ）ラ
ンンスタ４を導通状態にすることにより（第２図（ａ）
）、■ｃｃ電位を接地電位へ引き込むような雑音を発生
させることができる（第２図（ｂ））。逆に、接地電位
に対しては、正方向の雑音電圧を印加することになる（
第２図（Ｃ））。
ート電極４ｃｌＣ外部より電圧を印加して、ＭＯＳ）ラ
ンンスタ４を導通状態にすることにより（第２図（ａ）
）、■ｃｃ電位を接地電位へ引き込むような雑音を発生
させることができる（第２図（ｂ））。逆に、接地電位
に対しては、正方向の雑音電圧を印加することになる（
第２図（Ｃ））。
なお、上記実施例では、第１の電源配線１と第２の電源
配線２とを接続するものケ示したが、第１の電源配線１
とｖｓＢ電源とを接続するものであってもよ（、また、
他の信号線といずれかの電源ン接続するものであっても
よい。
配線２とを接続するものケ示したが、第１の電源配線１
とｖｓＢ電源とを接続するものであってもよ（、また、
他の信号線といずれかの電源ン接続するものであっても
よい。
以上説明したように、この発明は外部制御信号による雑
音発生回路乞半導体装置内に具備せしめたので、半導体
装置のパッドに信号を印加するだけで内部信号に雑音を
与えることができ、雑音による半導体装置の動作への影
響を簡易に試験することができるという効果が得られる
。
音発生回路乞半導体装置内に具備せしめたので、半導体
装置のパッドに信号を印加するだけで内部信号に雑音を
与えることができ、雑音による半導体装置の動作への影
響を簡易に試験することができるという効果が得られる
。
第１図はこの発明の一実施例である雑音発生回路乞示す
図、第２図は第１図の動作説明のためのタイミングチャ
ートである。 図中、１は第１の電源配線、２は第２の電源配線、３は
制御信号線、４はＭＯＳトランジスタである。 代理人 大岩増雄 （外２名） 第１図 第２図 （ｃ）○、
図、第２図は第１図の動作説明のためのタイミングチャ
ートである。 図中、１は第１の電源配線、２は第２の電源配線、３は
制御信号線、４はＭＯＳトランジスタである。 代理人 大岩増雄 （外２名） 第１図 第２図 （ｃ）○、
Claims (1)
- 【特許請求の範囲】 （１） チップ上に配置された電源配線に人為的な雑
音電圧を重畳する雑音発生回路乞具備せしめ定ことを特
徴とする半導体装置。 （助 雑音発生回路は、第１の電源配線および第２の電
源配線間に接続されたスイッチング手段を有し、このス
イッチング手段が入力パッドに印加されＴこ外部制御信
号により制御され、前記第１と第２の電源配線間の抵抗
を急激に変化させる構成としたことを特徴とする特許請
求の範囲第（１）項記載の半導体装置。 （３） スイッチング手段は、Ｍｏｓトランジスタで
あることを特徴とする特許請求の範囲第（２）項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7695283A JPS59202644A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7695283A JPS59202644A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59202644A true JPS59202644A (ja) | 1984-11-16 |
Family
ID=13620107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7695283A Pending JPS59202644A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994165A (en) * | 1997-02-05 | 1999-11-30 | Nec Corporation | Method for mounting a semiconductor chip |
| JP2007155670A (ja) * | 2005-12-08 | 2007-06-21 | Nec Corp | 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法 |
-
1983
- 1983-04-30 JP JP7695283A patent/JPS59202644A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994165A (en) * | 1997-02-05 | 1999-11-30 | Nec Corporation | Method for mounting a semiconductor chip |
| JP2007155670A (ja) * | 2005-12-08 | 2007-06-21 | Nec Corp | 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法 |
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