JPS6342483A - 半導体装置のテスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置のテスト回路に関し、特に内部回路
をテストモードに切換える信号を発生するテスト回路に
関する。

〔従来の技術〕

従来、半導体装置の内部回路をテストモードに切換える
場合、第１の方法として、テストモードに切換える為の
ピンを１ピン余分に設け、テストモードに切換えたい時
に前記ピン〈以下テス１へピンと記す）に信号を入力す
る方法がとられている。

第２の方法としては、通常の動作電圧ではテストモード
へ切換わらない回路を用いて、テストモードへ切換えた
い時に通常の動作電圧の２〜３倍の高電圧まで入力電圧
を上げる方法がとられている。

〔発明が解決しようとする問題点〕

上述した従来の前者の方法においては、通常の動作では
全く使用しないピンを必要とする。また、後者の方法に
おいては、高電圧を印加しなければテストモードに切換
わらないという欠点に加え、入力ピンには静電破壊保護
の為に保護ダイオードが接続されているなめ、ある電圧
以上入力電圧を上げてもクランプされてしまい、拡散条
ｒ″＋によつてはテストモードに切換わらない事が起る
という欠点もある。

〔問題点を解決するための手段〕

本発明の半導体装置のテスト回路は、ソース（またはド
レイン）が一方の電源端子に接続されゲートに供給され
る制御信号により導通または非導通となる第１のトラン
ジスタと、該第１のトランジスタのドレイン（またはソ
ース）に一端が接続する抵抗と、該抵抗の他端にドレイ
ン（またはソース）が接続しゲートに供給される入力電
圧がテストモードを示す電圧であるときドレイン（また
はソース）からテスト信号を発生させるデプレッション
型の第２のトランジスタとを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の回路図である。

この実施例は、ソースが電源端子８に接続されゲートに
供給される制御信号ＨＡＬＴにより導通または非導通と
なるＰチャネル型の第１のトランジスタ１と、この第１
のトランジスタ１のドレインに一端が接続する抵抗と、
この抵抗の他端にドレインが接続しゲートに供給される
入力電圧がテストモードを示す電圧であるときドレイン
からテスト信号を発生させるデプレッション型の第２の
トランジスタ２とを含んで構成されている。

Ｐチャネルトランジスタ３はゲートが接地されており、
ゲートにｒ□、が入力されていることになるから、抵抗
として作用する。

次に、この実施例の動作について説明する。

まず、スタンバイ時には、制御端子５に入力される制御
信号ＨＡＬＴは「１」に設定される。このとき、Ｐチャ
ネル型の第１のトランジスタ１は非導通となり、電源８
から接地電源へ貫通電流が流れるのを遮断している。

正常動作時には、制御信号ＨＡＬＴは「０」に設定され
る、すると、Ｐチャネル型の第１のトランジスタ１は導
通状態となる。この状態で、入力端子４に通常動作での
入力電圧（正の電圧）が印加されると、第２のトランジ
スタ２はデプレッション型であるため導通状態となる。

従って、トランジスタ１〜３で構成される回路はレシオ
回路となる。抵抗となるＰチャネル型のトランジスタ３
はｇｌを非常に小さく設計しておくため、オン抵抗が大
きく、接続点１１のレベルは低レベルとなり、信号がイ
ンバータ９．１０を介してレベル調整がなされて端子６
に「０」が出力される。

次に、テスト時には、制量端子５に入力される制御信号
ＨＡＬＴは「０」に設定される。そして、入力端子４へ
通常動産の入力電圧外である負の電圧を印加する時、Ｐ
チャネル型第１のトランジスタ１は導通状態となる。ま
たＰチャネル型トランジスタ３も「０」が入力されてい
るため導通状態となる。但し、負の電圧を印加すると、
デプレッション型の第２のトランジスタ２が非導通状態
となり、接続点Ｎのレベルは高レベルとなり、信号がイ
ンバータ９．１０を介してレベル調整がなされて端子５
にテスト信号として「１」が出力される。

以上より、本実施例によって回路の通常の動作では使用
しない電圧を入力端子４へ印加することによりテスト信
号を発生させ、内部回路をテストモードへ切換えること
が実現される。

〔発明の効果〕

以上説明したように、本発明は、回路の通常の動作電圧
外である負の電圧を入力端子に加えることにより、内部
回路をテストモードに切換えることができるテスト回路
を設けたので、従来のようにテストビンを設ける必要が
なくなり、従来テスタトピンとして利用していたピンを
他の機能のために用いることができるという効果がある
。また、デプレッション型トランジスタに負の電圧を加
えることによってテスト信号を発生させるため、従来の
ように高電圧を印加する必要がなく、ＬＳＩテスターの
出せる電圧範囲内で容易にしかも確実にテストモードへ
切換えることができるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図である。 １・・第１のトランジスタ、２・・・第２のトランジス
タ、３・・・抵抗、４・・・入力端子、５・・・制御端
子、６．７・・端子、８・・・電源、９，１０，１１．
１２・・・インバータ。

Claims (1)

【特許請求の範囲】
1. ソース（またはドレイン）が一方の電源端子に接続され
   ゲートに供給される制御信号により導通または非導通と
   なる第１のトランジスタと、該第１のトランジスタのド
   レイン（またはソース）に一端が接続する抵抗と、該抵
   抗の他端にドレイン（またはソース）が接続しゲートに
   供給される入力電圧がテストモードを示す電圧であると
   きドレイン（またはソース）からテスト信号を発生させ
   るデプレッション型の第２のトランジスタとを含むこと
   を特徴とする半導体装置のテスト回路。