JPS61195369A - 電子回路の入力／出力回路 - Google Patents
電子回路の入力／出力回路Info
- Publication number
- JPS61195369A JPS61195369A JP60037309A JP3730985A JPS61195369A JP S61195369 A JPS61195369 A JP S61195369A JP 60037309 A JP60037309 A JP 60037309A JP 3730985 A JP3730985 A JP 3730985A JP S61195369 A JPS61195369 A JP S61195369A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- terminal
- output
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえば半導体集積回路などに設けられ、動
作状態のテストなどに好適に用いられる電子回路の入力
／出力回路に関する。
作状態のテストなどに好適に用いられる電子回路の入力
／出力回路に関する。
背景技術
近年半導体集積回路の集積密度は向上され、製造された
半導体集積回路の動作試験などを行なう試験回路なども
、これに伴なって多数組み込まれるようになった。この
ような試験回路を作動させる従来技術では、半導体集積
回路にテスＹ信号入力用の端子を設けていた。この端子
から試験用の信号を入力し、半導体集積回路の動作試験
などを行なっていた。一方、前述したように半導体集積
回路の大規模化に伴ない、実際の使用時において使用さ
れる端子数が増加し、したがって試験入力用端子として
使用できる端子数には限界が課せられてきた。
半導体集積回路の動作試験などを行なう試験回路なども
、これに伴なって多数組み込まれるようになった。この
ような試験回路を作動させる従来技術では、半導体集積
回路にテスＹ信号入力用の端子を設けていた。この端子
から試験用の信号を入力し、半導体集積回路の動作試験
などを行なっていた。一方、前述したように半導体集積
回路の大規模化に伴ない、実際の使用時において使用さ
れる端子数が増加し、したがって試験入力用端子として
使用できる端子数には限界が課せられてきた。
発明が解決しようとする問題点
前述のような従来技術では、試験回路の数を増大しよう
としても、用いることができる試験入力用の端子数に限
界があるという問題点があった。
としても、用いることができる試験入力用の端子数に限
界があるという問題点があった。
本発明は、上述の問題点を解決し、試験入力用に新たな
端子を設けることなく、半導体集積回路の試験回路を増
加することができろ入力／出力回路を提供することを目
的とする。
端子を設けることなく、半導体集積回路の試験回路を増
加することができろ入力／出力回路を提供することを目
的とする。
問題点を解決するための手段
本発明は、電子回路に設けられ、信号が入力または出力
される端子と、 この端子を介する信号に関して入力状Ｆ！または出力状
態の切換え野ノ作を行なう第１スイッチング手収と、 前記端子を介して入力または出力される信号の導通／遮
断状態を切換える第２スイッチング手段とを含むことを
特徴とする電子回路の入力／出力回路である。
される端子と、 この端子を介する信号に関して入力状Ｆ！または出力状
態の切換え野ノ作を行なう第１スイッチング手収と、 前記端子を介して入力または出力される信号の導通／遮
断状態を切換える第２スイッチング手段とを含むことを
特徴とする電子回路の入力／出力回路である。
作 用
電子回路に信号が入力または出力される端子には、第１
および第２スイッチング手ｆ父が設（すられる。第１ス
イッチング手段を出力状態に切換えると、前記端子は出
力用の端子としで用いることができる。また第１スイッ
チング手段を入力状態に切換えると、前記端子を介して
信号を人力することができる。一方、前記端子に設けら
れた第２スイッチング手段を導通状態に切換えることに
よって、前記端子からの信号は、第２スイッチング手段
を通過することができる。またｆＩｆＪ２スイフチング
手段を遮断状態に切換えると、前記端子からの信号はこ
の第２スイッチング手段によって遮断される。したがっ
てこの端子を入力および出力の双方に用いることができ
る。
および第２スイッチング手ｆ父が設（すられる。第１ス
イッチング手段を出力状態に切換えると、前記端子は出
力用の端子としで用いることができる。また第１スイッ
チング手段を入力状態に切換えると、前記端子を介して
信号を人力することができる。一方、前記端子に設けら
れた第２スイッチング手段を導通状態に切換えることに
よって、前記端子からの信号は、第２スイッチング手段
を通過することができる。またｆＩｆＪ２スイフチング
手段を遮断状態に切換えると、前記端子からの信号はこ
の第２スイッチング手段によって遮断される。したがっ
てこの端子を入力および出力の双方に用いることができ
る。
実施例
図面は、本発明の一実施例の電子回路である半導体集積
回路１の入力／出力回路２の電気的構成を示す電気回路
図である。この人力／出力回路２には端子３，４が備え
られる。第１スイッチング手段５を介する信号は、後述
されるように端子３を介して出力されることができる。
回路１の入力／出力回路２の電気的構成を示す電気回路
図である。この人力／出力回路２には端子３，４が備え
られる。第１スイッチング手段５を介する信号は、後述
されるように端子３を介して出力されることができる。
第１スイッチング手１１５には、ｐ型金属−酸化模一半
導体型トランジスタ（以下、ｐＭＯ８型Ｏ８ンジスタと
略称する）６，７が備えられ、ｎ型金属−酸化膜−半導
体型トランジスタ（以下、ｎＭＯ３型Ｏ３ンジスタと略
称する）８，９が備λら虹る。
導体型トランジスタ（以下、ｐＭＯ８型Ｏ８ンジスタと
略称する）６，７が備えられ、ｎ型金属−酸化膜−半導
体型トランジスタ（以下、ｎＭＯ３型Ｏ３ンジスタと略
称する）８，９が備λら虹る。
ｐＭＯ３型トランノスタ６のソースは？Ｉｔ源電圧ＶＢ
に接続され、そのドレインは９ＭＯ８型トランジスタ７
のソースに接続される。ｐＭＯ８型トラシトランクスタ
フインは、ライン１０を介してｎＭＯ８型トランクスタ
８のソースに接続され、ｎＭ ＯＳ 型）ランジスタ８
のドレイン１よ、ｎＭ。
に接続され、そのドレインは９ＭＯ８型トランジスタ７
のソースに接続される。ｐＭＯ８型トラシトランクスタ
フインは、ライン１０を介してｎＭＯ８型トランクスタ
８のソースに接続され、ｎＭ ＯＳ 型）ランジスタ８
のドレイン１よ、ｎＭ。
Ｓ型トランノスタ９のソースに接続される。１ＭＯ８型
９のドレインは接地される。またライン１０が、前記端
子３にライン１１を介して接続される。
９のドレインは接地される。またライン１０が、前記端
子３にライン１１を介して接続される。
また前記ライン１１は、分岐ライン１２を介して第２ス
イッチング手段１３に接続される。第２スイッチング手
段１３は、インバータＩＮＶＩとＮＡＮＤデートＧとを
備える。ＮＡＮＤデートＧからの信号は、反転されて出
力される。ＮＡＮＤゲートＧの一方入力側には、インバ
ータＴＮＶＩを介してライン１２からの信号が与えられ
る。
イッチング手段１３に接続される。第２スイッチング手
段１３は、インバータＩＮＶＩとＮＡＮＤデートＧとを
備える。ＮＡＮＤデートＧからの信号は、反転されて出
力される。ＮＡＮＤゲートＧの一方入力側には、インバ
ータＴＮＶＩを介してライン１２からの信号が与えられ
る。
また前記端子４には、ライン１４を介してインバータＩ
ＮＶ２が接続され、インバータＩＮＶ２の出力は、ライ
ン１５に導出される。前記ライン１４には、抵抗Ｒを介
して電源電圧ＶＢが与えられる。
ＮＶ２が接続され、インバータＩＮＶ２の出力は、ライ
ン１５に導出される。前記ライン１４には、抵抗Ｒを介
して電源電圧ＶＢが与えられる。
ライン１４の接続点１６からの分岐ライン１７は、１Ｍ
Ｏ８型トランジスタ９のデートに接続される。前記２イ
ン１５からの分岐ライン１８は、９ＭＯ３型トランジス
タ６のデー（に接続される。
Ｏ８型トランジスタ９のデートに接続される。前記２イ
ン１５からの分岐ライン１８は、９ＭＯ３型トランジス
タ６のデー（に接続される。
また分岐ライン１８からの分岐ライン１９は、ＮＡＮＤ
デートＧの他方入力端子に接続される。
デートＧの他方入力端子に接続される。
またｐＭＯ８型トラシトランジスタフＭＯ８型Ｏ８ンジ
スタ８とのデートは、ライン２０によって接続され、こ
のライン２０には、この人力／出力回路２が、後述され
るように出力状態になったときに出力される信号が、ラ
イン２１を介して与えられる。
スタ８とのデートは、ライン２０によって接続され、こ
のライン２０には、この人力／出力回路２が、後述され
るように出力状態になったときに出力される信号が、ラ
イン２１を介して与えられる。
このような構成を有する入力／出力回路１の動作を説明
するにの人力／出力回路２を、テスト信号の入力のため
の入力回路として用いる場合に関して説明する。このと
き、端子４にローレベルの信号を与え、端子４から入力
される信号Ｔをローレベルとする。このとき信号Ｔは、
ライン１４、インバータＩＮＶ２およびライン１５．１
８を介して、反転された信号ＴがｐＭＯ３型トラシトラ
ンタロのデートに与えられるにのとき信号Ｔはハイレベ
ルであり、したがってｐＭＯ８型）ランジスタ６は遮断
状態となる。
するにの人力／出力回路２を、テスト信号の入力のため
の入力回路として用いる場合に関して説明する。このと
き、端子４にローレベルの信号を与え、端子４から入力
される信号Ｔをローレベルとする。このとき信号Ｔは、
ライン１４、インバータＩＮＶ２およびライン１５．１
８を介して、反転された信号ＴがｐＭＯ３型トラシトラ
ンタロのデートに与えられるにのとき信号Ｔはハイレベ
ルであり、したがってｐＭＯ８型）ランジスタ６は遮断
状態となる。
また信号Ｔは、ライン１７を介してｎＭＯ３型トランク
スタ９のデートに与えられる。したがってｎＭＯ３型Ｏ
３ンジスタ９は遮断状態となる。
スタ９のデートに与えられる。したがってｎＭＯ３型Ｏ
３ンジスタ９は遮断状態となる。
すなわち第１スイッチング手Ｆｉ５は遮断状態とされる
。したがって端子３を介するテスＹ信号が、この人力／
出力回路２が含まれるたとえば半導体集積回路１などの
テスト対象の部分に、ライン１１を介して入力されるこ
とを防ぐことができる。
。したがって端子３を介するテスＹ信号が、この人力／
出力回路２が含まれるたとえば半導体集積回路１などの
テスト対象の部分に、ライン１１を介して入力されるこ
とを防ぐことができる。
また信号Ｔは、インバータＩＮＶ２を介して反転され、
したがって信号ＴがＮＡＮＤデー）Ｇの他方入力側に与
えられる。したがってＮＡＮＤデートＧはオン状態とな
る。またＮＡＮＤデートＧの一方入力側には、ライン１
２を介するテスト用信号が、インバータＩＮＶＩによっ
て反転されて与えられる。またＮＡＮＤＩｙｐ−） Ｇ
の出力は反転される。したがってＮＡＮＤデー）Ｇｌか
らは、端子３に与えられたテスト用信号が出力される。
したがって信号ＴがＮＡＮＤデー）Ｇの他方入力側に与
えられる。したがってＮＡＮＤデートＧはオン状態とな
る。またＮＡＮＤデートＧの一方入力側には、ライン１
２を介するテスト用信号が、インバータＩＮＶＩによっ
て反転されて与えられる。またＮＡＮＤＩｙｐ−） Ｇ
の出力は反転される。したがってＮＡＮＤデー）Ｇｌか
らは、端子３に与えられたテスト用信号が出力される。
次に、この人力／出力回路２を出力用回路として用いる
場合について説明する。このとき端子４は、常ｔこハイ
レベルの状態にセットされる。したがって端子４は、こ
の人力／出力回路２が含まれる半導体集積回路１の外部
側から、制御信号を与□えることなく、常に信号Ｔをノ
１イレベルとする。
場合について説明する。このとき端子４は、常ｔこハイ
レベルの状態にセットされる。したがって端子４は、こ
の人力／出力回路２が含まれる半導体集積回路１の外部
側から、制御信号を与□えることなく、常に信号Ｔをノ
１イレベルとする。
この信号Ｔは、ライン１４、インバータＩＮＶ２および
ライン１５．１８を介して、ｐＭＯ３型Ｏ３ンジスタ６
のデートにローレベルの信号Ｔとして与えられる。
ライン１５．１８を介して、ｐＭＯ３型Ｏ３ンジスタ６
のデートにローレベルの信号Ｔとして与えられる。
また信号Ｔは、ライン１７を介して、ｎＭＯ３型Ｏ３ン
ジスタ９のゲートに与えられる。したがってｐＭＯ３型
Ｏ３ンジスタ６およびｎＭＯ３型トランノスタ９は、導
通状態となる。したがってライン２１を介して、出力信
号がライン２０に与えられたとき、この出力信号に従っ
てｐＭＯ８型トラシトランジスタフ７ｎＭＯ３型トラン
ジスタ８が相互にオン／オフの動作を繰返し、出力信号
がライン１１および端子３を介して外部に出力される。
ジスタ９のゲートに与えられる。したがってｐＭＯ３型
Ｏ３ンジスタ６およびｎＭＯ３型トランノスタ９は、導
通状態となる。したがってライン２１を介して、出力信
号がライン２０に与えられたとき、この出力信号に従っ
てｐＭＯ８型トラシトランジスタフ７ｎＭＯ３型トラン
ジスタ８が相互にオン／オフの動作を繰返し、出力信号
がライン１１および端子３を介して外部に出力される。
このとき信号Ｔは、ライン１４およびインバータＩＮＶ
２を介して反転され、信号Ｔとしてライン１９を介して
ＮＡＮＤデー）Ｇの他方入力側に与えられる。したがっ
てＮＡＮＤデートＧ（よ常ζこオフ状態である。すなわ
ち前述したよう１こ、ライン２１を介して出力される信
号が、ライ１１、ライン１２を介してＮＡＮＤデートＧ
から出力されることが防がれる。
２を介して反転され、信号Ｔとしてライン１９を介して
ＮＡＮＤデー）Ｇの他方入力側に与えられる。したがっ
てＮＡＮＤデートＧ（よ常ζこオフ状態である。すなわ
ち前述したよう１こ、ライン２１を介して出力される信
号が、ライ１１、ライン１２を介してＮＡＮＤデートＧ
から出力されることが防がれる。
以上のように本実施例にお−１では、端子３を入力およ
び出力の双方に用し・るようにすること力ずできた。
び出力の双方に用し・るようにすること力ずできた。
前述の実施例において、第１スイッチング手段３はｐＭ
Ｏ３型Ｏ３ンクスタロ、７およびｎＭＯ３型トランノス
タ８，９から構ｅ、されたが、本発明はこのようなｐＭ
Ｏ３型Ｏ３ンジスタおよびｎＭ。
Ｏ３型Ｏ３ンクスタロ、７およびｎＭＯ３型トランノス
タ８，９から構ｅ、されたが、本発明はこのようなｐＭ
Ｏ３型Ｏ３ンジスタおよびｎＭ。
Ｓ型トランノスタにかぎることな〈実施されることがで
きる。また第２スイッチング手段１３の構成も、図面に
示す構成にかぎるものではな＋１１゜効 果 以上のように本発明に従えば、電子回路に信号が入力ま
たは出力される端子を設け、この端子を介する信号に関
して、入力状態または出力状態のた。またこの端子を介
して、入力または出力される信号の導通／連断状態を切
換える第２スイッチング手段を設けた。したがってこの
端子は、第１スイッチング手段を入力状態に切換え、第
２スイッチング手段を導通状態に切換えることによって
、入力用の端子として用いることができる。一方、第１
スイッチング手段を出力状態に切換え、第２スイッチン
グ手段を、遮断状態に切換えることによって、この端子
を出力用の端子として用いることができる。このように
して、端子を入力および出力の双方に用いることができ
ｔこので、入力／出力に必要な端子数を、格段に減少す
ることができる。
きる。また第２スイッチング手段１３の構成も、図面に
示す構成にかぎるものではな＋１１゜効 果 以上のように本発明に従えば、電子回路に信号が入力ま
たは出力される端子を設け、この端子を介する信号に関
して、入力状態または出力状態のた。またこの端子を介
して、入力または出力される信号の導通／連断状態を切
換える第２スイッチング手段を設けた。したがってこの
端子は、第１スイッチング手段を入力状態に切換え、第
２スイッチング手段を導通状態に切換えることによって
、入力用の端子として用いることができる。一方、第１
スイッチング手段を出力状態に切換え、第２スイッチン
グ手段を、遮断状態に切換えることによって、この端子
を出力用の端子として用いることができる。このように
して、端子を入力および出力の双方に用いることができ
ｔこので、入力／出力に必要な端子数を、格段に減少す
ることができる。
図面は本発明の一実施例の入力／出力回路１の電気的構
成を説明する電気回路図である。 １・・・半導体集積回路、２・・・入力／出力回路、３
゜４・・・端子、５・・・第１スイッチング手段、１３
・・・第２スイッチング手段
成を説明する電気回路図である。 １・・・半導体集積回路、２・・・入力／出力回路、３
゜４・・・端子、５・・・第１スイッチング手段、１３
・・・第２スイッチング手段
Claims (1)
- 【特許請求の範囲】 電子回路に設けられ、信号が入力または出力される端子
と、 この端子を介する信号に関して入力状態または出力状態
の切換え動作を行なう第１スイッチング手段と、 前記端子を介して入力または出力される信号の導通／遮
断状態を切換える第２スイッチング手段とを含むことを
特徴とする電子回路の入力／出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037309A JPS61195369A (ja) | 1985-02-26 | 1985-02-26 | 電子回路の入力／出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037309A JPS61195369A (ja) | 1985-02-26 | 1985-02-26 | 電子回路の入力／出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61195369A true JPS61195369A (ja) | 1986-08-29 |
Family
ID=12494092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037309A Pending JPS61195369A (ja) | 1985-02-26 | 1985-02-26 | 電子回路の入力／出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61195369A (ja) |
-
1985
- 1985-02-26 JP JP60037309A patent/JPS61195369A/ja active Pending
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