KR101262740B1 - 시스템 엘.에스.아이. - Google Patents

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KR101262740B1 KR1020060007293A KR20060007293A KR101262740B1 KR 101262740 B1 KR101262740 B1 KR 101262740B1 KR 1020060007293 A KR1020060007293 A KR 1020060007293A KR 20060007293 A KR20060007293 A KR 20060007293A KR 101262740 B1 KR101262740 B1 KR 101262740B1
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

저소비 전력모드를 가지는 시스템 LSI의 소비전력을 더욱 저감한다. 분주기(15)에서 통상 동작용의 클록 신호 CKH(5MHz)와, 외부기억장치(30)로의 데이터전송용의 클록 신호 CKL(1MHz)를 생성한다. RAM(13)의 내용을 외부기억장치(30)로 옮겨 놓고 저소비 전력모드로 이행할 때, 모드 선택신호 PSM에서 클록 신호 CKL을 선택하여 CPU(11)에 공급하여 데이터전송을 행한다. 데이터전송 종료 후, 종료 신호 FIN에 의해 FF(19)을 셋트하고, CPU(11)로의 클록 신호 CLK를 정지한다. 외부개입 신호INT에 의해 FF(19)이 리셋되면, CPU(11)로의 클록 신호 CLK의 공급이 재개되고, 외부기억장치(30)로 옮겨놓은 데이터가 데이터전송용의 클록 신호 CKL로 RAM(13)으로 되돌아 온다. 그 후에 모드 선택신호 PSM에 의해 클록 신호 CKH가 선택되고, 통상 동작으로 복귀한다.
분주기, RAM, 외부기억장치, 시스템 LSI

Description

시스템 엘.에스.아이.{SYSTEM LSI}
도 1은 본 발명의 실시예 1을 나타내는 시스템 LSI의 구성도,
도 2는 종래의 저소비 전력모드를 가지는 시스템 LSI의 구성도,
도 3은 도 1의 동작을 나타내는 신호 파형도,
도 4는 도 1의 동작을 설명하는 흐름도,
도 5는 본 발명의 실시예 2를 나타내는 시스템 LSI의 구성도이다.
[도면의 주요부분에 대한 부호의 설명]
11 : CPU 12 : ROM
13 : RAM 14 : SIO
15, 15A : 분주기 16,21 : 셀렉터
17 : OR 18 : 개입 검출 회로
19 : FF 20 : 레지스터
30 : 외부기억장치
본 발명은, 시스템 LSI(Large Scale Integration)의 저소비전력화 기술에 관한 것이다.
도 2는, 종래의 저소비 전력모드를 가지는 시스템 LSI의 구성도이다.
이 시스템 LSI은, 중앙처리 유닛(이하, 「CPU」라고 한다)(11), 읽기 전용 메모리(이하,「ROM」라고 한다)(12), 수시 읽고 쓰기 가능 메모리(이하, 「RAM」이라고 한다)(13), 시리얼 입출력부(이하,「SIO」라고 한다)(14), 분주기(15) 및 도시하지 않은 각종 주변회로를 하나의 집적회로로서 정리한 것이다.
CPU(11)는, 클록 신호 CLK의 타이밍에 의거하여 ROM(12)이나 RAM(13)의 메모리에 받아들여진 프로그램에 따라서 소정의 연산 제어 처리를 행하는 것이다. ROM(12)은, 전원이 차단되어도 기억 내용이 유지되는 비휘발성의 메모리로, 부트나 이니셜·프로그램·로더(IPL) 및 외부개입 처리 등의 프로그램이 수용되어 있다. RAM(13)은, 전원을 차단하면 기억 내용이 소멸하는 휘발성의 메모리이며, 어플리케이션 ·프로그램이나, 처리중의 데이터를 기억하기 위해 이용된다.
SIO(14)는, CPU(11)와 외부장치(이 경우에는, 플래시 메모리 등의 외부기억장치(30)) 사이에서의 데이터전송을 주관하는 것으로, CPU(11)로부터 병렬로 부여되는 데이터를 직렬로 변환하여 외부장치에 출력하고, 외부장치로부터 직렬로 입력되는 데이터를 병렬로 변환하여 CPU(11)에 부여하는 것이다. 분주기(15)는, 외부로부터 부여되는 시스템 클록 SCK(예를 들면 10MHz)을 분주하고, CPU(11)에 부여하는 고속의 클록 신호 CKH(예를 들면 5MHz)와, SI0(14)에 부여하는 시리얼 전송용의 저속의 클록 신호 CKL(예를 들면 1MHz)를 생성하는 것이다.
다음에 이 시스템 LSI에 있어서의 저소비 전력모드로의 이행시와, 저소비 전력모드로부터의 복귀시의 동작을 설명한다.
CPU(11)는, 일련의 처리가 종료하여 저소비 전력모드로 이행해야 할 상태가 되면, RAM(13)내의 데이터를 1바이트 단위로 판독하여 SIO(14)에 부여한다. SIO(14)는, CPU(11)로부터 부여된 데이터를, 클록 신호 CKL를 따라 직렬 데이터로 변환하여 외부기억장치(30)에 전송한다. SIO(14)는, 1바이트의 데이터의 전송이 완료하면, CPU(11)에 대하여 전송 완료 신호 DON을 출력한다. 이에 따라 CPU(11)는, 다음의 1바이트의 데이터를 SIO(14)에 부여한다. 그리고, 보존해야 할 데이터가 전부 외부기억장치(30)에 전송되면, CPU(11)는, RAM(13)을 포함하는 소정의 회로의 전원을 차단하여, 저소비 전력모드가 된다. 단, 외부개입 신호INT를 검출하여 저소비 전력모드로부터의 복귀를 행하기 위해서, CPU(11), ROM(12) 및 분주기(15)는, 저소비 전력모드라도 전원이 투입된 상태가 되고 있다.
다음에 저소비 전력모드에서 CPU(11)에 외부개입 신호INT가 부여되면, CPU(11)는, ROM(12)에 기억되어 있는 프로그램에 따라, 전원을 차단하고 있었던 회로에 전원을 공급한다. 그 후에 CPU(11)는 SIO(14)에 대하여, 1바이트 단위에서의 데이터 판독명령을 발행한다. SIO(14)는, 명령에 따라 외부기억장치(30)로부터 1바이트를 판독하고, CPU(11)에 대하여 전송 완료 신호 DON을 출력한다. CPU(11)는, 판독된 데이터를 RAM(13)에 수용한다. CPU(11)는, 필요한 데이터를 전부 RAM(13)에 받아들일 때까지, SIO(14)에 데이터 판독명령을 발행한다. 소정의 데이 터가 RAM(13)에 받아들여진 시점에서, CPU(11)는 통상 동작으로 이행한다.
[특허문헌 1] 일본국 공개특허공보 특개평8-234865호 공보
상기 특허문헌 1에는, 마이크로컴퓨터의 소비전력을 저감하기 위해서 클록 주파수를 전환해도, 이 마이크로컴퓨터와 주변기기와의 통신 속도가 일정하게 유지되는 장치가 기재되어 있다.
그러나, 상기 시스템 LSI에서는, 다음과 같은 과제가 있었다.
저소비 전력모드로의 이행시 및 저소비 전력모드로부터의 복귀시에, SIO(14)와 외부기억장치(30) 사이의 데이터전송은, 이 SIO(14)에 부여되는 클록 신호 CKL에 따라 행해진다. 한편, 이 사이, CPU(11)에는 클록 신호 CLH가 부여되고 있다. 클록 신호 CKH는 클록 신호 CKL에 비해 주파수가 높으므로, CPU(11)는 필요 이상으로 고속인 클록 신호로 동작하게 되어 전력 소비를 낭비하였다.
또한 CPU(11)는, 저소비 전력모드로부터의 복귀에 대비하여 외부개입 신호INT를 대기할 필요가 있기 때문에, 클록 신호 CKH를 정지할 수 없어 소비전력의 저감에 한계가 있었다.
본 발명은, 저소비 전력모드를 가지는 시스템 LSI의 소비전력을, 더욱 저감하는 것을 목적으로 한 것이다.
본 발명의 시스템 LSI는, 저소비 전력모드 시에 전원이 차단되어 기억 내용 이 소멸하는 휘발성의 메모리와, 통상 동작시에는 소정의 논리처리를 행함과 동시에 저소비 전력모드로의 이행에 앞서 상기 메모리의 기억 내용을 외부기억장치로 옮겨놓고, 저소비 전력모드로부터의 복귀시에는 상기 외부기억장치의 기억 내용을 상기 메모리로 되돌리는 처리를 행하는 CPU와, 통상 동작 모드로부터 저소비 전력모드로의 이행시에, 상기 CPU를 통해 상기 메모리로부터 판독된 데이터를 외부기억장치에 전송하고, 저소비 전력모드로부터의 복귀시에는, 상기 외부기억장치로부터 판독된 데이터를 상기 CPU에 전송하는 데이터 입출력 회로와, 외부로부터 부여되고 또는 부여된 신호에 의거하여 생성된 제1의 클록 신호를 분주하여 제2의 클록 신호를 생성함과 동시에, 상기 제2의 클록 신호를 상기 데이터 입출력 회로에 데이터전송용 클록으로서 공급하는 분주회로와, 상기 CPU로부터 통상 동작 모드가 지정되었을 때에 상기 제1의 클록 신호를 선택하고, 저소비 전력모드가 지정되었을 때에는 상기 제2의 클록 신호를 선택하는 선택회로와, 상기 선택회로와 상기 CPU사이에 설치되어, 상기 메모리로부터 상기 외부기억장치로의 데이터전송이 종료했을 때 상기 선택회로로부터 상기 CPU로의 클록 신호의 공급을 정지하고, 외부개입을 검출했을 때 상기 선택회로로부터 상기 CPU로의 클록 신호의 공급을 재개하는 클록 공급 회로를 구비한 것을 특징으로 한다.
분주회로에서, 제1의 (고속) 클록 신호와, 복수의 저속 클록 신호를 생성하고, 선택신호에 따라 복수의 저속 클록 신호 중에서, 외부기억장치의 데이터전송속도에 대응한 클록 신호를 제2의 클록 신호로서 선택함으로써, 데이터전송용의 클록 신호를 최적인 주파수로 설정할 수 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 다음의 바람직한 실시예의 설명을 첨부된 도면과 대조하여 읽으면 보다 완전하게 밝혀질 것이다. 단, 도면은, 오로지 해설을 위한 것으로, 본 발명의 범위를 한정하는 것은 아니다.
[실시예 1]
도 1은, 본 발명의 실시예 1을 나타내는 시스템 LSI의 구성도이며, 도 1안의 요소와 공통 요소에는 공통 부호가 첨부되고 있다.
이 시스템 LSI는, 도 2와 같이, CPU(11), ROM(12), RAM(13), SIO(14) 및 분주기(15)를 가지고 있다.
CPU(11)는, 클록 신호 CLK의 타이밍에 의거하여 ROM(12)이나 RAM(13)의 메모리에 수용된 프로그램에 따라 소정의 연산 제어 처리를 행하는 것이다. ROM(12)은, 부트나 IPL 및 외부개입 처리 등의 프로그램을 받아들이는 것으로, RAM(13)은, 애플리케이션 프로그램이나, 처리중인 데이터를 기억하는 것이다.
SIO(14)는, CPU(11)와 외부기억장치(30)(이 경우에는, 플래시 메모리 등) 사이에서의 데이터전송을 주관하는 것으로, CPU(11)로부터 병렬로 부여되는 데이터를 직렬로 변환하여 외부기억장치(30)에 출력하고, 이 외부기억장치(30)로부터 직렬로 입력되는 데이터를 병렬로 변환하여 CPU(11)에 부여하는 것이다. SIO(14)는, 1바이트의 전송 완료시에 CPU(11)에 대하여 전송 완료 신호 DON을 출력하도록 되어 있다.
분주기(15)는, 외부로부터 부여되는 시스템 클록 SCK(예를 들면 10MHz)를 분 주 하여, 고속의 클록 신호 CKH(예를 들면 5MHz)와, 저속의 클록 신호 CKL(예를 들면 1MHz)을 생성하는 것이다. 클록 신호 CKL은, SIO(14)에 직렬 데이터전송용의 타이밍 신호로서 부여되고 있다.
또한 이 시스템 LSI는, 셀렉터(SEL)(16), 논리합 게이트(이하,「OR」이라고 한다)(17), 개입 검출 회로(18), 세트·리셋형의 플립플롭(이하,「FF」라고 한다)(19) 및 도시하지 않은 각종 주변회로를 가지고 있다.
셀렉터(16)는, CPU(11)로부터 부여되는 모드 선택신호 PSM에 따라, 분주기(15)에서 생성된 클록 신호 CKH, CKL중 어느 한쪽을 선택하는 것이다. 셀렉터(16)의 출력측은, OR(17)의 한쪽의 입력측에 접속되어 있다.
개입 검출 회로(18)는, 외부개입 신호INT를 검출하는 것으로, 이 개입 검출 회로(18)의 출력측이, FF(19)의 리셋 단자R에 접속되어 있다. 또한 FF(19)의 세트 단자S에는, CPU(11)로부터 종료 신호 FIN이 부여되도록 되어 있고, 이 FF(19)의 출력측이 OR(17)의 다른쪽의 입력측에 접속되어 있다. 그리고, OR(17)의 출력 신호가 클록 신호 CLK로서, CPU(11)에 부여되도록 되어 있다. 즉 OR(17), 개입 검출 회로(18) 및 FF(19)는, CPU(11)에 대한 클록 공급 회로를 구성하고 있다.
도 3은, 도 1의 동작을 나타내는 신호 파형도이고, 도 4는, 도 1의 동작을 설명하는 흐름도이다. 다음에 도 1의 동작을 설명한다.
(1)통상 동작
통상 동작에서는, FF(19)은 리셋되고, 이 FF(19)으로부터 출력되는 신호 S19는 레벨 "L"이 되고 있다. 또한 CPU(11)로부터 셀렉터(16)에 부여되는 모드 선택 신호 PSM은 통상 동작 모드(예를 들면 레벨 "H")가 설정되고, 분주기(15)에서 생성된 고속의 클록 신호 CKH가 선택되어, OR(17)에 부여된다. 이에 따라 CPU(11)에는, 5MHz의 클록 신호 CKH가 클록 신호 CLK로서 부여된다. 또한 SIO(14)에는 1MHz의 클록 신호 CKL이 데이터전송용의 클록 신호로서 부여된다.
(2)저소비 전력모드로의 이행 동작
CPU(11)는, 일련의 처리가 종료하여 저소비 전력모드로 이행해야 할 상태가 되면, 모드 선택신호 PSM을 저소비 전력모드(예를 들면 "L")로 전환한다. 이에 따라 셀렉터(16)에 의해 저속의 클록 신호 CKL가 선택되고, OR(17)을 거쳐서 클록 신호 CLK로서, CPU(11)에 부여된다. 이에 따라 CPU(11)에 부여되는 클록 신호 CLK는, 5MHz에서 1MHz로 저감된다.
CPU(11)는, 1MHz의 클록 신호 CLK에 따라, RAM(13)내의 데이터를 1바이트 단위로 판독하고 SI0(14)에 부여한다. SIO(14)는, CPU(11)로부터 부여된 데이터를, 클록 신호 CKL에 따라 직렬 데이터로 변환하여 외부기억장치(30)에 전송한다. SIO(14)는, 1바이트의 데이터의 전송이 완료하면, CPU(11)에 대하여 전송 완료 신호 DON을 출력한다. 이에 따라 CPU(11)는, 다음 1바이트의 데이터를 SIO(14)에 부여한다. 그리고, 보존해야 할 데이터가 전부 외부기억장치(30)에 전송되면, CPU(11)는, RAM(13) 및 SIO(14)을 포함하는 소정 회로의 전원을 차단하고, 또한 FF(19)에 대하여, 종료 신호 FIN을 출력한다.
(3)저소비 전력 동작
전원이 차단된 회로는, 동작이 정지함과 동시에, 유지되고 있던 상태가 소멸 한다. 또한 종료 신호 FIN에 의해 FF(19)이 셋트되면, 신호 S19는 "H"가 되고, OR(17)으로부터 출력되는 클록 신호 CLK는 "H"로 고정된다. 이에 따라 CPU(11)의 동작은 정지하지만, 전원은 차단되지 않고 있으므로, 이 CPU(11)는 동작 정지전의 상태로 유지된다. 따라서, CPU(11)로부터 출력되는 모드 선택신호 PSM은 "L"상태이다. 한편, 개입 검출 회로(18)는 항상 전원이 투입되고 있어, 외부개입 신호INT의 입력을 감시한다.
(4)저소비 전력모드로부터의 복귀 동작
저소비 전력모드에서 외부개입 신호INT가 부여되면, 개입 검출 회로(18)에 의해 FF(19)이 리셋된다. 이에 따라 신호 S19가 "L"이 되고, 셀렉터(16)에서 선택된 클록 신호 CKL이, 클록 신호 CLK로서 CPU(11)에 부여된다.
CPU(11)는, 동작 정지 전의 상태로부터 동작을 개시하고, 저소비 전력을 위해 전원을 차단하고 있었던 RAM(13)등의 회로에 전원을 공급한다.
그 후에 CPU(11)는 SIO(14)에 대하여, 1바이트 단위에서의 데이터 판독명령을 발행한다. SIO(14)는, 명령에 따라 외부기억장치(30)로부터 1바이트를 판독하고, CPU(11)에 대하여 전송 완료 신호 DON을 출력한다. CPU(11)는, 판독된 데이터를 RAM(13)에 수용한다. CPU(11)는, 필요한 데이터를 전부 RAM(13)에 수용할 때까지, SIO(14)에 데이터 판독명령을 발행한다. 소정의 데이터가 RAM(13)에 수용된 시점에서, CPU(11)는 모드 선택신호 PSM을 "H"로 바꾼다. 이에 따라 셀렉터(16)에 의해 고속의 클록 신호 CKH가 선택되어, 클록 신호 CLK로서 CPU(11)에 부여되고, CPU(11)는 통상 동작으로 이행한다.
이상과 같이, 이 실시예 1의 시스템 LSI는, 저소비 전력모드로의 이행시와 이 저소비 전력모드로부터의 복귀시에, CPU(11)에 공급하는 클록 신호 CLK를 저속의 클록 신호 CKL로 바꾸기 위한 셀렉터(16)를 가지고 있다. 이에 따라 외부기억장치(30) 사이에서 옮겨 놓은 데이터를 전송하는 동안에, CPU(11)의 소비전력을 저감할 수 있다.
또한 저소비 전력모드에서, CPU(11)에 부여하는 클록 신호 CLK를 정지시키기 위한 OR(17)을 가지고 있다. 이에 따라 저소비 전력모드에서 CPU(11)의 동작이 정지하고, CPU(11)의 소비전력을 더 저감할 수 있다는 이점이 있다.
또한 이 시스템 LSI와 외부기억장치(30) 사이의 데이터전송은 시리얼 전송이 되고 있지만, 페러렐 전송의 외부기억장치에 대하여도 마찬가지로 적용가능하다. 그 경우는, SIO(14)대신에 페러렐 전송용의 입출력 회로를 사용할 필요가 있다.
또한 분주기(15)에서는, 시스템 클록 SCK을 1/2로 분주하여 클록 신호 CKH를 생성하고, 1/10로 분주하여 클록 신호 CKL을 생성하고 있지만, 분주비는 임의이다. 예를 들면 시스템 클록 SCK를 분주하지 않고, 그대로 클록 신호 CKH로 해도 된다.
[실시예 2]
도 5는, 본 발명의 실시예 2를 나타내는 시스템 LSI의 구성도이며, 도 1안의 요소와 공통인 요소에는 공통 부호가 붙여지고 있다.
이 시스템 LSI는, 도 1의 시스템 LSI에, 레지스터(REG)(20)와 셀렉터(21)를 추가함과 동시에, 분주기(15) 대신에, 시스템 클록 SCK를 분주하여, 고속의 클록 신호 CKH 외에, 복수의 저속의 분주 클록을 생성하는 분주기(15A)를 설치하고 있 다.
셀렉터(21)는, 분주기(15A)에서 생성된 복수의 분주 클록 안에서, 레지스터(20) 에 설정된 값에 근거하여 어느 하나를 선택하고, 저속의 클록 신호 CKL로서 출력하는 것이다. 레지스터(20)의 값은, CPU(11)로부터 설정되도록 되어 있다. 분주기(15A)로 생성된 클록 신호 CKH와, 셀렉터(16)로 선택된 클록신호 CKL은 셀렉터(16)에 부여되고, CPU(11)로부터 부여되는 모드 선택신호 PSM에 의해 한쪽이 선택되도록 되어 있다. 그 외의 구성은 도 1과 동일하다.
이 시스템 LSI의 동작은, 저속의 클록 신호 CKL이, 레지스터(20)에 설정된 값에 의거하여 선택되는 외에는, 도 1의 시스템 LSI와 동일하다.
이상과 같이, 이 실시예 2의 시스템 LSI는, 저소비 전력 모드로의 이행시와 이 저소비 전력모드로부터의 복귀시에, CPU(11)에 공급하는 클록 신호 CLK를 저속의 클록 신호 CKL로 바꾸기 위한 셀렉터(16)와, 저소비 전력모드에 있어서 CPU(11)에 부여하는 클록 신호 CLK를 정지시키기 위한 OR(17)을 가지고 있다. 이에 따라 실시예 1과 같은 이점이 있다.
또한 이 실시예 2의 시스템 LSI는, 저속의 클록 신호 CKL을 선택하기 위한 레지스터(20)와 셀렉터(21)를 가지고 있다. 이에 따라 외부기억장치의 데이터전송 속도에 맞추어 데이터전송용의 클록 신호 CKL의 최적인 주파수를 선택할 수 있다는 이점이 있다.
또, 레지스터(20)의 값은, CPU(11)로부터 설정하도록 구성하고 있지만, 레지스터(20) 대신에 설정용의 스위치를 설치하거나, SIO(14)와 외부기억장치를 접속하 는 커넥터의 신호에 의해 외부기억장치측에서 설정하도록 해도 된다.
본 발명에서는, CPU로부터 통상 동작 모드가 지정되었을 때 제1의 (고속) 클록신호를 선택하고, 저소비 전력모드가 지정되었을 때에는 제2의 (저속) 클록 신호를 선택하는 선택회로와, 이 선택회로와 CPU 사이에 설치되어, 메모리로부터 외부기억장치로의 데이터전송이 종료했을 때에 CPU로의 클록 신호의 공급을 정지하고, 외부개입을 검출했을 때 CPU로의 클록 신호의 공급을 재개하는 클록 공급 회로를 가지고 있다. 따라서, 저소비 전력모드로의 이행시에, 메모리로부터 외부기억장치로 데이터전송을 행하고 있는 동안에, CPU의 클록 신호를 저속으로 함으로써 소비전력을 저감할 수 있다. 또 메모리로부터 외부기억장치로의 데이터전송이 종료했을 때에는, CPU로의 클록 신호가 정지되므로, CPU의 소비전력을 더욱 저감할 수 있다.

Claims (2)

  1. 저소비 전력모드 시에 전원이 차단되어 기억 내용이 소멸하는 휘발성의 메모리와,
    통상 동작시에는 소정의 연산제어처리를 행함과 동시에 상기 저소비 전력모드로의 이행에 앞서 상기 메모리의 기억 내용을 외부기억장치로 옮겨 놓고, 상기 저소비 전력모드로부터의 복귀시에는 상기 외부기억장치의 기억 내용을 상기 메모리로 되돌리는 처리를 행하는 중앙처리 유닛과,
    통상 동작 모드로부터 상기 저소비 전력모드로의 이행시에, 상기 중앙처리 유닛을 거쳐 상기 메모리로부터 판독된 데이터를 상기 외부기억장치에 전송하고, 상기 저소비 전력모드로부터의 복귀시에는, 상기 외부기억장치로부터 판독된 데이터를 상기 중앙처리 유닛에 전송하는 데이터 입출력 회로와,
    외부로부터 부여되고, 또는 부여된 신호에 의거하여 생성된 제1의 클록 신호를 분주하여 제2의 클록 신호를 생성함과 동시에, 상기 제2의 클록 신호를 상기 데이터 입출력 회로에 데이터 전송용 클록으로서 공급하는 제1의 분주회로와,
    상기 중앙처리 유닛으로부터 상기 통상 동작 모드가 지정되었을 때에 상기 제1의 클록 신호를 선택하고, 저소비 전력모드가 지정되었을 때에는 상기 제2의 클록 신호를 선택하는 제1의 선택회로와,
    상기 제1의 선택회로와 상기 중앙처리 유닛 사이에 설치되고, 상기 메모리로부터 상기 외부기억장치로의 데이터전송이 종료했을 때 상기 제1의 선택회로로부터 상기 중앙처리 유닛으로의 상기 제2의 클록 신호의 공급을 정지하고, 외부개입을 검출했을 때 상기 제1의 선택회로로부터 상기 중앙처리 유닛으로의 상기 제2의 클록 신호의 공급을 재개하는 클록 공급 회로를 구비한 것을 특징으로 하는 시스템 LSI.
  2. 저소비 전력모드 시에 전원이 차단되어 기억 내용이 소멸하는 휘발성의 메모리와,
    통상 동작시에는 소정의 연산제어처리를 행함과 동시에 상기 저소비 전력모드로의 이행에 앞서 상기 메모리의 기억 내용을 외부기억장치로 옮겨 놓고, 상기 저소비 전력모드로부터의 복귀시에는 상기 외부기억장치의 기억 내용을 상기 메모리로 되돌리는 처리를 행하는 중앙처리 유닛과,
    통상 동작 모드로부터 상기 저소비 전력모드로의 이행시에, 상기 중앙처리 유닛을 거쳐서 상기 메모리로부터 판독된 데이터를 상기 외부기억장치에 전송하고, 상기 저소비 전력 모드로부터의 복귀시에는, 상기 외부기억장치로부터 판독된 데이터를 상기 중앙처리 유닛에 전송하는 데이터 입출력 회로와,
    외부로부터 부여되고, 또는 부여된 신호에 의거하여 생성된 제1의 클록 신호를 분주하여 각각 주파수가 다른 복수의 제2의 클록 신호를 생성하는 제2의 분주회로와,
    선택신호에 따라 상기 복수의 제2의 클록 신호 중에서 하나를 선택함과 동시에, 그 선택한 제2의 클록 신호를 출력하는 제2의 선택회로와,
    상기 중앙처리 유닛으로부터 상기 통상 동작 모드가 지정되었을 때에 상기 제1의 클록 신호를 선택하고, 상기 저소비 전력모드가 지정되었을 때에는 상기 제2의 선택회로에서 선택된 상기 제2의 클록 신호를 선택하는 제1의 선택회로와,
    상기 제1의 선택회로와 상기 중앙처리 유닛 사이에 설치되고, 상기 메모리로부터 상기 외부기억장치로의 데이터전송이 종료했을 때에 상기 제1의 선택회로로부터 상기 중앙처리 유닛으로의 상기 제2의 클록 신호의 공급을 정지하고, 외부개입을 검출했을 때 상기 제1의 선택회로로부터 상기 중앙처리 유닛으로의 상기 제2의 클록 신호의 공급을 재개하는 클록 공급 회로를 구비한 것을 특징으로 하는 시스템 LSI.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
CN1893477B (zh) * 2005-07-04 2010-06-09 深圳市东进通讯技术股份有限公司 一种过机卡及采用过机卡的cti系统
US7886122B2 (en) * 2006-08-22 2011-02-08 Qimonda North America Corp. Method and circuit for transmitting a memory clock signal
US20100115323A1 (en) * 2007-04-11 2010-05-06 Panasonic Corporation Data store system, data restoration system, data store method, and data restoration method
TW200849087A (en) * 2007-06-01 2008-12-16 Holtek Semiconductor Inc Method of accelerating the excution of repeatative commands and its micro controller
US8874831B2 (en) 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US8904098B2 (en) 2007-06-01 2014-12-02 Netlist, Inc. Redundant backup using non-volatile memory
US8301833B1 (en) 2007-06-01 2012-10-30 Netlist, Inc. Non-volatile memory module
JP2009124508A (ja) * 2007-11-15 2009-06-04 Sony Corp 情報蓄積装置、情報表示方法およびコンピュータプログラム
JP5305076B2 (ja) * 2008-09-03 2013-10-02 株式会社デンソー マイクロコンピュータ
US20100169698A1 (en) * 2008-12-25 2010-07-01 Kabushiki Kaisha Toshiba Recording medium control element, recording medium control circuit board, and recording medium control device
US8347132B2 (en) * 2009-01-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for reducing processor power consumption
JP5423207B2 (ja) * 2009-07-24 2014-02-19 アイシン精機株式会社 車両用開閉体制御装置
KR101636324B1 (ko) * 2009-08-19 2016-07-05 삼성전자주식회사 파워 게이팅 장치
US10198350B2 (en) 2011-07-28 2019-02-05 Netlist, Inc. Memory module having volatile and non-volatile memory subsystems and method of operation
US10380022B2 (en) 2011-07-28 2019-08-13 Netlist, Inc. Hybrid memory module and system and method of operating the same
US10838646B2 (en) 2011-07-28 2020-11-17 Netlist, Inc. Method and apparatus for presearching stored data
US10372551B2 (en) 2013-03-15 2019-08-06 Netlist, Inc. Hybrid memory system with configurable error thresholds and failure analysis capability
US9436600B2 (en) 2013-06-11 2016-09-06 Svic No. 28 New Technology Business Investment L.L.P. Non-volatile memory storage for multi-channel memory system
US10248328B2 (en) 2013-11-07 2019-04-02 Netlist, Inc. Direct data move between DRAM and storage on a memory module
US10303235B2 (en) * 2015-03-04 2019-05-28 Qualcomm Incorporated Systems and methods for implementing power collapse in a memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751172A (en) * 1995-02-24 1998-05-12 Canon Kabushiki Kaisha Electronic apparatus having a computer
KR20020026814A (ko) * 2000-10-02 2002-04-12 포만 제프리 엘 컴퓨터 시스템의 중지 및 재개 동작을 위한 방법 및 장치
US20040148533A1 (en) * 2003-01-28 2004-07-29 Ken Nicholas Power management controller and method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1115572A (ja) * 1997-06-23 1999-01-22 Diamond Electric Mfg Co Ltd 停電バックアップ回路
US7225353B1 (en) * 2001-10-03 2007-05-29 Palm, Inc. Information preservation on a portable electronic device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751172A (en) * 1995-02-24 1998-05-12 Canon Kabushiki Kaisha Electronic apparatus having a computer
KR20020026814A (ko) * 2000-10-02 2002-04-12 포만 제프리 엘 컴퓨터 시스템의 중지 및 재개 동작을 위한 방법 및 장치
JP2002182803A (ja) * 2000-10-02 2002-06-28 Internatl Business Mach Corp <Ibm> コンピュータ・システムの動作のサスペンドとレジュームを行う方法および装置
US20040148533A1 (en) * 2003-01-28 2004-07-29 Ken Nicholas Power management controller and method

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Publication number Publication date
JP2006323469A (ja) 2006-11-30
US20060282694A1 (en) 2006-12-14
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CN100530045C (zh) 2009-08-19
US7600142B2 (en) 2009-10-06

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