CN1866166A - 系统大规模集成电路 - Google Patents

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Abstract

本发明使具有低功耗模式的系统大规模集成电路的功耗进一步降低。利用分频器(15)生成通常动作用的时钟信号CKH(5MHz)和至外部存储装置(30)的数据传送用的时钟信号CKL(1MHz)。当将RAM(13)的内容保存在外部存储装置(30)中并且转向低功耗模式时，由模式选择信号PSM选择时钟信号CKL并且将其提供给CPU(11)进行数据传送。数据传送结束后，通过结束信号FIN使FF(19)置位，并且停止传送给CPU(11)的时钟信号CLK。当通过外部中断信号INT使FF(19)复位时，重新开始给CPU(11)提供时钟信号CLK，保存在外部存储装置(30)中的数据通过数据传送用时钟信号CKL返回到RAM(13)中。此后，通过模式选择信号PSM选择时钟信号CKH，复原到通常动作。

Description

系统大规模集成电路
技术领域
本发明涉及一种系统LSI(Large Scale Integration：大规模集成电路)的低功耗化技术。
背景技术
图2是以往的具有低功耗模式的系统LSI的构成图。
此系统LSI是由中央处理单元(以下称为“CPU”)11、只读存储器(以下称为“ROM”)12、可随机读写存储器(以下称为“RAM”)13、串行输入输出部(以下称为“SIO”)14、分频器15、以及图中没有示出的各种外围电路构成的一个集成电路。
CPU11基于时钟信号CLK的定时，根据存储在ROM12或RAM13的存储器中的程序，进行规定的运算控制处理。ROM12是即使切断电源也能保持存储内容的非易失性存储器，存储有引导程序和初始程序装入程序(IPL)以及外部中断处理等程序。由于RAM13是当电源切断时存储内容消失的易失性存储器，用于存储应用程序和处理中的数据。
SIO14用于控制在CPU11与外部装置(此处，指闪存等的外部存储装置30)之间进行的数据传送，其使由CPU11并行提供的数据变换为串行并输出给外部装置，使由外部装置串行输入的数据变换为并行并提供给CPU11。分频器15对从外部提供的系统时钟SCK(例如，10MHz)进行分频，生成提供给CPU11的高速时钟信号CKH(例如，5MHz)和提供给SIO14的用于串行传送的低速时钟信号CKL(例如，1MHz)。
下面，说明该系统LSI转向低功耗模式时以及由低功耗模式复原时的动作。
当CPU11结束一连串处理而成为应转向低功耗模式的状态时，以一个字节为单位读出RAM13内的数据并将其提供给SIO14。SIO14根据时钟信号CKL，将由CPU11提供的数据变换为串行数据并将其传送给外部存储装置30。当SIO14进行完1字节的数据传送后，给CPU11输出传送完成信号DON。由此，CPU11给SIO14提供下一字节的数据。而且，当应保存的数据全部传送给外部存储装置30时，CPU11切断包含有RAM13的规定电路的电源，并成为低功耗模式。但是，为了检测出外部中断信号INT并进行从低功耗模式的复原，成为即使在低功耗模式下CPU11、ROM12以及分频器15也要接入电源的状态。
接下来，当在低功耗模式下给CPU11提供外部中断信号INT时，CPU11根据存储在ROM12中的程序，给已经切断电源的电路提供电源。然后，CPU11对SIO14发出以1字节为单位的数据读出命令。SIO14根据命令从外部存储装置30读出1字节数据，对CPU11输出传送完成信号DON。CPU11将读出的数据存储在RAM13中。CPU11对SIO14发出数据读出命令，直到将所需的数据全部存储在RAM13中为止。在规定的数据存储在RAM13中的时刻，CPU11移向通常动作。
[专利文献1]日本专利特开平8-234865号公报
在上述专利文献1中记载了这样一种装置：即使为了降低微机的功耗而切换时钟频率，该装置也能使该微机与外围设备的通信速度保持恒定。
但是，在上述系统LSI中存在有下列问题。
当转向低功耗模式时以及从低功耗模式复原时，SIO14与外部存储装置30之间的数据传送是根据提供给此SIO14的时钟信号CKL而进行的。另一方面，在此期间，给CPU11提供时钟信号CLH。由于时钟信号CKH比时钟信号CKL的频率高，因此CPU11在需要以上的高速时钟信号下进行动作，白白消耗了电力。
另外，由于CPU11需要准备自低功耗模式复原并且等待接收外部中断信号INT，因此不能停止时钟信号CKH，功耗的降低是有限的。
发明内容
本发明的目的是使具有低功耗模式的系统LSI的功耗进一步降低。
本发明的系统LSI的特征是包括：易失性存储器，在低功耗模式时切断电源，使存储内容消失；CPU，在通常动作时进行规定的逻辑处理，并且在转向低功耗模式之前先将上述存储器的存储内容保存在外部存储装置中，当自低功耗模式复原时进行使该外部存储装置的存储内容返回到该存储器中的处理；数据输入输出电路，由通常动作模式转向低功耗模式时，经由上述CPU将从上述存储器读出的数据传送给外部存储装置，当自低功耗模式复原时，将从该外部存储装置读出的数据传送给该CPU；分频电路，对从外部提供的、或根据被提供的信号而生成的第一时钟信号进行分频，生成第二时钟信号，并且将该第二时钟信号作为数据传送用时钟提供给上述数据输入输出电路；选择电路，当由上述CPU指定为通常动作模式时选择上述第1时钟信号，当由CPU指定为低功耗模式时选择上述第2时钟信号；以及时钟供给电路，设置在上述选择电路与上述CPU之间，当由上述存储器至上述外部存储装置的数据传送结束时停止供给由该选择电路至该CPU的时钟信号，当检测到外部中断时重新开始提供由该选择电路至该CPU的时钟信号。
在本发明中具有：选择电路，当由CPU指定为通常动作模式时选择第一(高速)时钟信号，当由CPU指定为低功耗模式时选择第2(低速)时钟信号；以及时钟供给电路，设置在该选择电路和CPU之间，当自存储器至外部存储装置的数据传送结束时停止提供至CPU的时钟信号，当检测到外部中断时重新开始给CPU提供时钟信号。因此，当转向低功耗模式时，在自存储器至外部存储装置进行数据传送的过程中，可以通过使CPU的时钟信号成为低速从而降低功耗。另外，当自存储器至外部存储装置的数据传送结束时，由于给CPU的时钟信号停止，因此可以进一步降低CPU的功耗。
附图说明
图1是表示本发明实施例1的系统LSI的构成图。
图2是以往的具有低功耗模式的系统LSI的构成图。
图3是表示图1的动作的信号波形图。
图4是说明图1的动作的流程图。
图5是表示本发明实施例2的系统LSI的构成图。
具体实施方式
通过采用分频电路生成第一(高速)时钟信号和多个低速时钟信号，根据选择信号从多个低速时钟信号中选择与外部存储装置的数据传送速度相对应的时钟信号来作为第二时钟信号，从而可以将数据传送用的时钟信号设定成最佳的频率。
当结合并参照附图来阅读下面的优选实施例的说明时，本发明的上述以及其他目的和新特征就会变得显而易见了。但是，附图仅是用于进行解释的而并不限定本发明的范围。
[实施例1]
图1是表示本发明实施例1的系统LSI的构成图，对和图2中的部件相同的部件付与共同的附图标记。
与图2相同，该系统LSI具有CPU11、ROM12、RAM13、SIO14、以及分频器15。
CPU11基于时钟信号CLK的定时，根据存储在ROM12和RAM13的存储器中的程序来进行规定的运算控制处理。ROM12存储引导程序和IPL、以及外部中断处理等程序，而RAM13存储应用程序和处理中的数据。
SIO14控制CPU11与外部存储装置30(在此为闪存等)之间的数据传送，将从CPU11并行提供的数据变换为串行后向外部存储装置30输出，将自该外部存储装置30串行输入的数据变换为并行后将其提供给CPU11。SIO14在进行完一字节的传送后给CPU11输出传送完成信号DON。
分频器15对从外部提供的系统时钟SCK(例如，10MHz)进行分频，生成高速时钟信号CKH(例如5MHz)和低速时钟信号CKL(例如1MHz)。时钟信号CKL提供给SIO14作为串行数据传送用的定时信号。
进而，该系统LSI具有选择器(SEL)16、“或”门(以下称为“OR”)17、中断检测电路18、置位·复位型触发器(以下称为“FF”)19、以及图中没有示出的各种外围电路。
选择器16根据从CPU11提供的模式选择信号PSM，选择由分频器15生成的时钟信号CKH、CKL中的任一个信号。选择器16的输出侧连接到OR17的一个输入侧。
中断检测电路18检测外部中断信号INT，该中断检测电路18的输出侧连接到FF19的复位端子R上。另外，给FF19的置位端子S上提供来自CPU11的结束信号FIN，使该FF19的输出侧连接到OR17的另一个输入侧上。而且，OR17的输出信号作为时钟信号CLK提供给CPU11。即，OR17、中断检测电路18以及FF19构成对CPU11的时钟供给电路。
图3是表示图1的动作的信号波形图，图4是说明图1的动作的流程图。下面说明图1的动作。
(1)通常动作
在通常动作下，FF19复位，由该FF19输出的信号S19成为“L”电平。此外，由CPU11给选择器16提供的模式选择信号PSM设定通常动作模式(例如，“H”电平)，选择由分频器15生成的高速时钟信号CKH，并将其提供给OR17。由此，在CPU11中，提供5MHz的时钟信号CKH作为时钟信号CLK。另外，给SIO14提供1MHz的时钟信号CKL作为数据传送用的时钟信号。
(2)转向低功耗模式的动作
当CPU11结束一连串处理且应转向低功耗模式时，将模式选择信号PSM切换为低功耗模式(例如“L”)。由此，由选择器16选择低速时钟信号CKL，并经由OR17提供给CPU11作为时钟信号CLK。这样，提供给CPU11的时钟信号CLK由5MHz降低为1MHz。
CPU11按照1MHz的时钟信号CLK以1字节为单位读出RAM13内的数据，并且将其提供给SIO14。SIO14按照时钟信号CKL，将从CPU11提供的数据变换为串行数据并将其传送给外部存储装置30。当SIO14进行完一字节的数据传送后，给CPU11输出传送完成信号DON。这样，CPU11给SIO14提供下一字节的数据。而且，当应保存的数据全部传送给外部存储装置30时，CPU11断开包含有RAM13以及SIO14的规定电路的电源，进而给FF19输出结束信号FIN。
(3)低功耗动作
切断了电源的电路停止动作，并且保持的状态也消失。另外，当根据结束信号FIN使FF19置位时，信号S19成为“H”，从OR17输出的时钟信号CLK固定为“H”。这样，虽然CPU11停止动作，但是由于电源没有切断，因此该CPU11保持在动作停止前的状态。由此，从CPU11输出的模式选择信号PSM一直为“L”。另一方面，中断检测电路18一直接入电源，对外部中断信号INT的输入进行监视。
(4)由低功耗模式的复原动作
当在低功耗模式下提供外部中断信号INT时，通过中断检测电路18使FF19复位。由此，信号S19成为“L”，由选择器16选择的时钟信号CKL被提供给CPU11作为时钟信号CLK。
CPU11从动作停止前的状态开始动作，给为了实现低功耗而切断电源的RAM13等电路提供电源。
之后，CPU11对于SIO14发出以一字节为单位的数据读出命令。SIO14根据命令读出来自外部存储装置30的一字节，给CPU11输出传送完成信号DON。CPU11将读出的数据存储在RAM13中。CPU11对SIO14发出数据读出命令，直到将需要的数据全部存储在RAM13中为止。在规定的数据存储在RAM13中的时刻，CPU11将模式选择信号PSM切换为“H”。由此，通过选择器16选择高速时钟信号CKH，并将其提供给CPU11作为时钟信号CLK，CPU11转向通常动作。
如上所述，该实施例一的系统LSI具有选择器16，其用于当系统转向低功耗模式时以及由该低功耗模式复原时，将提供给CPU11的时钟信号CLK切换为低速时钟信号CKL。由此，在与外部存储装置30之间传送保存数据的过程中，可以降低CPU11的功耗。
进而，具有OR17，其用于在低功耗模式下，停止提供给CPU11的时钟信号CLK。由此，在低功耗模式下使CPU11的动作停止，具有可以使该CPU11的功耗进一步降低的优点。
再有，虽然该系统LSI与外部存储装置30之间的数据传送是串行传送，但是对于并行传送的外部存储装置也可以同样适用。在此情况下，需要使用并行传送用的输入输出电路来代替SIO14。
此外，虽然分频器15对系统时钟SCK进行1/2分频生成时钟信号CKH，进行1/10分频生成时钟信号CKL，但分频比可以是任意的。例如，也可以不对系统时钟SCK分频而直接作为时钟信号CKH。
[实施例2]
图5是表示本发明实施例2的系统LSI的构成图，对和图1中的部件相同的部件付与共同的附图标记。
该系统LSI在图1的系统LSI上增加了寄存器(REG)20和选择器21，并且设置分频器15A来代替分频器15，该分频器15A除了对系统时钟SCK进行分频生成高速时钟信号CKH之外，还生成多个低速的分频时钟。
选择器21根据寄存器20中设定的值从通过分频器15A生成的多个分频时钟中选择任意一个，并将其作为低速时钟信号CKL进行输出。寄存器20的值是由CPU11设定的。将通过分频器15A生成的时钟信号CKH和通过选择器21选择的时钟信号CKL提供给选择器16，通过从CPU11提供的模式选择信号PSM来选择其中的一个信号。该系统的其他构成与图1所示的系统相同。
该系统LSI的动作是根据在寄存器20中设定的值来选择低速时钟信号CKL，除此之外与图1的系统LSI相同。
如上所述，该实施例2中的系统LSI具有选择器16和OR17，其中选择器16用于当系统转向低功耗模式时和从该低功耗模式复原时，将提供给CPU11的时钟信号CLK切换为低速时钟信号CKL，OR17用于在低功耗模式下停止提供给CPU11的时钟信号CLK。由此，该实施例就有与实施例1相同的优点。
进而，该实施例2的系统LSI具有用于选择低速时钟信号CKL的寄存器20和选择器21。由此，具有可以和外部存储装置的数据传送速度保持一致地选择数据传送用的时钟信号CKL的最佳频率的优点。
再有，虽然寄存器20的值构成为由CPU11进行设定，但是也可以设置设定用的开关来取代寄存器20，或者通过连接SIO14与外部存储装置的连接器的信号来从外部存储装置一侧设定寄存器20的值。

Claims (2)

1.一种系统大规模集成电路，其特征在于包括：
易失性存储器，在低功耗模式时切断电源，使存储内容消失；
中央处理单元，在通常动作时进行规定的逻辑处理，并且在转向低功耗模式之前先将上述存储器的存储内容保存在外部存储装置中，当自低功耗模式复原时进行将该外部存储装置的存储内容返回到该存储器中的处理；
数据输入输出电路，自通常动作模式转向低功耗模式时，经由上述中央处理单元将从上述存储器读出的数据传送给外部存储装置，当自低功耗模式复原时将从该外部存储装置读出的数据传送给该中央处理单元；
分频电路，对从外部提供的、或根据被提供的信号而生成的第一时钟信号进行分频，生成第2时钟信号，并且将该第2时钟信号提供给上述数据输入输出电路作为数据传送用时钟；
选择电路，当由上述中央处理单元指定为通常动作模式时，选择上述第1时钟信号，当由上述中央处理单元指定为低功耗模式时，选择上述第2时钟信号；以及
时钟供给电路，设置于上述选择电路和上述中央处理单元之间，当自上述存储器至上述外部存储装置的数据传送结束时，停止供给自该选择电路至该中央处理单元的时钟信号，当检测到外部中断时，重新开始供给自该选择电路至该中央处理单元的时钟信号。
2.一种系统大规模集成电路，其特征为包括：
易失性存储器，在低功耗模式时切断电源，使存储内容消失；
中央处理单元，在通常动作时进行规定的逻辑处理，并且在转向低功耗模式之前先将上述存储器的存储内容保存在外部存储装置中，当自低功耗模式复原时进行将该外部存储装置的存储内容返回到该存储器中的处理；
数据输入输出电路，自通常动作模式转向低功耗模式时，经由上述中央处理单元将从上述存储器读出的数据传送给外部存储装置，当自低功耗模式复原时将从该外部存储装置读出的数据传送给该中央处理单元；
分频电路，对从外部提供的、或根据被提供的信号而生成的第一时钟信号进行分频，生成频率各不相同的多个第二时钟信号；
第一选择电路，根据选择信号从上述多个第二时钟信号中选择一个信号，并且将该选择的时钟信号提供给上述数据输入输出电路作为数据传送用时钟；
第二选择电路，当由上述中央处理单元指定为通常动作模式时，选择上述第一时钟信号，当由上述中央处理单元指定为低功耗模式时，选择由上述第1选择电路选择的上述第二时钟信号；以及
时钟供给电路，设置于上述第二选择电路和上述中央处理单元之间，当自上述存储器至上述外部存储装置的数据传送结束时，停止供给自第二选择电路至该中央处理单元的时钟信号，当检测出外部中断时，重新开始供给自该第二选择电路至该中央处理单元的时钟信号。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101770279B (zh) * 2009-01-07 2012-06-20 台湾积体电路制造股份有限公司 减少处理器电力损耗的方法以及系统

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
CN1893477B (zh) * 2005-07-04 2010-06-09 深圳市东进通讯技术股份有限公司 一种过机卡及采用过机卡的cti系统
US7886122B2 (en) * 2006-08-22 2011-02-08 Qimonda North America Corp. Method and circuit for transmitting a memory clock signal
US20100115323A1 (en) * 2007-04-11 2010-05-06 Panasonic Corporation Data store system, data restoration system, data store method, and data restoration method
US8874831B2 (en) 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US8904098B2 (en) 2007-06-01 2014-12-02 Netlist, Inc. Redundant backup using non-volatile memory
US8301833B1 (en) 2007-06-01 2012-10-30 Netlist, Inc. Non-volatile memory module
TW200849087A (en) * 2007-06-01 2008-12-16 Holtek Semiconductor Inc Method of accelerating the excution of repeatative commands and its micro controller
JP2009124508A (ja) * 2007-11-15 2009-06-04 Sony Corp 情報蓄積装置、情報表示方法およびコンピュータプログラム
JP5305076B2 (ja) * 2008-09-03 2013-10-02 株式会社デンソー マイクロコンピュータ
US20100169698A1 (en) * 2008-12-25 2010-07-01 Kabushiki Kaisha Toshiba Recording medium control element, recording medium control circuit board, and recording medium control device
JP5423207B2 (ja) * 2009-07-24 2014-02-19 アイシン精機株式会社 車両用開閉体制御装置
KR101636324B1 (ko) * 2009-08-19 2016-07-05 삼성전자주식회사 파워 게이팅 장치
US10380022B2 (en) 2011-07-28 2019-08-13 Netlist, Inc. Hybrid memory module and system and method of operating the same
US10838646B2 (en) 2011-07-28 2020-11-17 Netlist, Inc. Method and apparatus for presearching stored data
US10198350B2 (en) 2011-07-28 2019-02-05 Netlist, Inc. Memory module having volatile and non-volatile memory subsystems and method of operation
US10372551B2 (en) 2013-03-15 2019-08-06 Netlist, Inc. Hybrid memory system with configurable error thresholds and failure analysis capability
US9436600B2 (en) 2013-06-11 2016-09-06 Svic No. 28 New Technology Business Investment L.L.P. Non-volatile memory storage for multi-channel memory system
US10248328B2 (en) 2013-11-07 2019-04-02 Netlist, Inc. Direct data move between DRAM and storage on a memory module
US10303235B2 (en) * 2015-03-04 2019-05-28 Qualcomm Incorporated Systems and methods for implementing power collapse in a memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08234865A (ja) * 1995-02-24 1996-09-13 Canon Inc マイクロコンピュータを有する機器
JPH1115572A (ja) * 1997-06-23 1999-01-22 Diamond Electric Mfg Co Ltd 停電バックアップ回路
KR20020026814A (ko) * 2000-10-02 2002-04-12 포만 제프리 엘 컴퓨터 시스템의 중지 및 재개 동작을 위한 방법 및 장치
US7225353B1 (en) * 2001-10-03 2007-05-29 Palm, Inc. Information preservation on a portable electronic device
US7100062B2 (en) * 2003-01-28 2006-08-29 Hewlett-Packard Development Company, L.P. Power management controller and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101770279B (zh) * 2009-01-07 2012-06-20 台湾积体电路制造股份有限公司 减少处理器电力损耗的方法以及系统

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