CN1277685A - 存储器控制器和存储器控制方法 - Google Patents

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Abstract

一种用于电视机或其他视频电器内系统LSI提供的集成存储器的控制器和控制方法。在本发明的存储器控制器中,当输入与同步信号不同步的时钟信号中止命令信号时,产生与同步信号同步的中止命令信号。根据同步的中止命令信号中止集成存储器内的时钟信号。由于只有在集成存储器处于空闲状态时才中止时钟信号供给,所以可以节省系统LSI的功耗而不破坏集成存储器。

Description

存储器控制器和存储器控制方法
发明领域
本发明涉及用于节省功耗的存储器控制器，它在系统LSI空闲状态下停止时钟信号而与此同时又防止系统LSI内集成的存储器的破坏。
背景技术
在逻辑LSI和微型计算机中，为了节省功耗，经常在空闲时停止时钟信号。逻辑LSI中所用存储器主要是SRAM，它可与其他半导体方便地结合使用。SRAM基本上由触发器单元组成，在LSI空闲时如果停止时钟信号不会有什么问题。
最近，由于半导体工艺技术的进步，不同半导体工艺制造的存储器(例如DRAM和快闪存储器)普遍被集成入一块LSI内。由于集成的DRAM限于LSI的尺寸，不具备集成存储器的保护电路，所以需要根据用于控制DRAM所确定的程序运行。因此在包含DRAM的系统LSI中，需要采用不同于包含SRAM的逻辑LSI或微型计算机的方法来停止时钟信号以节省功耗。
图4示出了信号处理电路和控制信号生成电路(用于控制普通视频电器中的信号处理电路)中时钟信号停止控制的方法实例。以下借助图4描述普通的时钟信号停止控制方法。当接收水平同步信号1时，信号处理电路101根据水平同步信号1完成各种信号处理。控制信号生成电路102在接收到水平同步信号1时生成各种控制信号，包括根据水平同步信号1的信号处理电路101的控制信号。
在这两个电路内部，有时钟信号控制单元用于停止和重新启动时钟信号用于信号处理和控制信号产生。这些电路由逻辑LSI和SRAM组成。在这种结构的普通视频电器中，以下描述信号处理电路101和控制信号生成电路102的时钟信号停止控制操作的方法。
信号处理电路101和控制信号生成电路102根据水平同步信号1操作。当信号处理电路101和控制信号生成电路102从时钟信号供给控制信号2接收与水平同步信号1不同步的时钟信号中止命令时，立即响应命令，信号处理电路101使时钟信号控制单元停止时钟信号。同样，控制信号生成电路102也停止其内部时钟信号。
当时钟信号停止时，信号处理电路101和控制信号生成电路102暂时中止其操作，并且在时钟信号供给控制信号2给出时钟信号重新启动命令时，立即响应命令重新启动时钟信号供给，并且重新开始操作。因此，通过简单地停止时钟信号，信号处理电路101和控制信号生成电路102被设定为空闲状态，并且节省了功耗。
在普通时钟信号停止控制方法中，由于信号处理电路和控制信号生成电路由SRAM和逻辑电路组成，所以即使按照与水平同步信号不同步的时钟信号供给控制信号来停止或重新启动时钟信号供给也不会有问题。
但是在LSI与具有逻辑状态的诸如DRAM之类存储器集成时，当忽视存储器逻辑状态的异步时钟信号供给控制信号输入LSI并且根据这种信号停止时钟信号供给时，存储器单元可能遭到破坏。
发明内容
本发明的时钟信号停止控制器，其中具有逻辑状态的存储器与用于视频电器内的LSI等集成在一起，其特征在于按照下列程序停止和重新启动时钟信号供给而不会破坏存储器单元。
1)接收与水平同步信号不同步的时钟信号供给控制信号作为基准信号，产生与水平同步信号同步的时钟信号供给控制信号。
2)对应同步时钟信号供给控制信号，只有在集成存储器逻辑状态为空闲状态时停止时钟信号。
3)在根据同步时钟信号供给控制信号重新启动时钟信号之后，初始化集成存储器。
本发明的存储控制器为了控制对存储器的时钟信号供给，具有下列组成单元。
a)操作命令生成电路，用于根据输入的水平同步信号生成控制集成存储器的操作命令。
b)控制信号生成电路，用于通过接收与水平同步信号不同步的时钟信号供给控制信号生成各种与水平同步信号同步的控制信号。
c)开机供电序列命令生成电路，用于根据来自控制信号生成电路的控制信号生成加电序列命令。
d)命令选择器，用于根据来自控制信号生成电路的输出信号从操作命令生成电路或加电序列命令生成电路选择输出信号并向集成存储器输出选定的信号。
e)时钟信号截断电路，用于根据来自控制信号生成电路的控制信号截断从时钟信号生成电路输入集成存储器内的时钟信号。
在这种结构下，本发明具有如下特点。
在带集成存储器的系统LSI中，即使由与水平同步信号不同步的时钟信号供给控制信号输入时钟信号中止命令信号，也总是在集成存储器空闲状态下停止时钟信号供给。因此本发明利用时钟信号停止功能可以节省系统LSI内的功耗而不破坏集成存储器。
附图的简要说明
图1为本发明实施例的存储器控制器框图。
图2为集成存储器逻辑状态转移图。
图3为时序图，它示出了当时钟信号供给停止和重新启动时每个信号与集成存储器激活状态之间的关系。
图4示出了执行普通时钟信号停止控制方法的电路实例。
实施发明的较佳方式
以下借助附图描述本发明实施例。图2为集成存储器的逻辑状态转移图。以下借助图2描述当停止或重新启动到集成存储器的时钟信号供给时存储器的逻辑状态转移。
1)如图2所示，集成存储器的逻辑状态包括激活状态(例如进行数据写入或读取操作的状态)、空闲状态(例如不进行数据写入或读取的操作)、中止时钟信号供给的中止状态以及用于初始化的初始化状态。
2)在从激活状态至中止状态的转移中，如图2中单点划线所示，存储器控制器通过否操作(NOP)命令将集成存储器设定为空闲状态一次，并且通过中止命令信号CKS中止时钟信号。
3)当集成存储器设定为激活状态时，该状态如图2所示点划线所示变化。首先通过由供给命令信号CKA重新启动时钟信号供给将处于中止状态的集成存储器设定为空闲状态，随后由加电序列(POS)命令初始化集成存储器。在完成初始化之后，由NOP命令将集成存储器设定为空闲状态。随后，根据操作命令系列的初始化操作命令，集成存储器设定为激活状态。处于激活状态下的存储器根据连续给出的操作命令完成普通操作，例如数据读取或写入。
以下描述在上述启动或停止时钟信号供给时的逻辑状态转移下用于存储器控制的存储器控制器和存储器控制方法。在图1中，本发明的存储器控制器60包括操作命令生成电路10、控制信号生成电路20、加电序列命令(POS)生成电路30、命令选择器40和时钟信号截断电路80，并且存储器控制器60与集成存储器50包含在与CPU和其他电路一起的单片系统LSI55中。
操作命令生成电路10根据作为基准信号的输入水平同步信号1产生用于控制集成存储器50激活状态的存储器操作命令3。根据水平同步信号1的上升沿输出存储器操作命令3。存储器操作命令3由将集成存储器50设定为空闲状态的NOP命令和完成普通操作的操作命令组成。操作命令3包括多个使集成读取器50读取和写入数据的命令。
控制信号生成电路20接收与输入的水平同步信号1不同步的时钟信号供给控制信号2，并且产生与水平同步信号1同步的多个控制信号。多个控制信号包括同步的时钟信号供给控制信号4、选择信号5和加电序列(POS)启动信号6。同步时钟信号供给控制信号4被送至操作命令生成电路10和时钟信号截断电路80。选择信号5被送至命令选择器40。加电序列(POS)启动信号6被送至POS命令生成电路30。时钟信号供给控制信号2包括时钟信号中止命令信号CKS1和时钟信号供给命令信号CKA1。同步时钟信号供给控制信号4包括时钟信号中止命令信号CKS2和时钟信号供给命令信号CKA2。
POS命令生成电路30根据POS启动信号6的上升沿产生POS命令7，并初始化集成存储器50。命令选择器40根据选择信号5改变存储器操作命令3或POS命令7，并且向集成存储器发送存储器控制信号8。集成存储器50根据存储器控制信号8操作，并且通过NOP命令的输入进入空闲状态。
命令选择器40接收存储器操作命令生成电路10和POS命令生成电路30的输出信号，并且改变两个输入信号和根据选择信号5输出其中一个。
时钟信号截断电路80根据同步时钟信号供给控制信号4通过或阻断系统LSI55外部提供的时钟信号生成电路70的时钟信号9a，并向集成存储器50发送时钟信号9b。同步时钟信号供给控制信号4包括用于指令时钟信号截断电路80提供时钟信号的时钟信号供给命令信号CKA2和用于指令阻断时钟信号的时钟信号中止命令信号CKS2。以下借助图3详述具有图1所示结构的存储器控制器的操作。
1)首先描述激活状态的操作。
在激活状态下，时钟信号供给命令信号CKA1作为时钟信号供给控制信号2而输入，并且同步时钟信号供给控制信号4为时钟信号供给命令信号CAK2(图3C)。因此时钟信号被提供给集成存储器(图3D)。命令选择器40根据选择信号5选择存储器操作命令3(图3F)。因此与水平同步信号同步的存储器操作命令3(图3A)被作为存储器控制信号8输入集成存储器。当接收水平同步信号时，操作命令生成电路10在规定时间之后发送操作命令。它还在开始输出操作命令之前和在输出操作命令之后(图3G，I)发送NOP命令。因此，按照NOP命令，集成存储器50在水平同步信号(图3J)前后一直处于空闲状态。
在NOP命令之后，多个操作命令依次连续发送，并且集成存储器根据规定操作。虽然示意图中未画出，但是图3G的操作包括多个命令。
另一方面，由于输入POS启动信号6处于高电平状态(图3E)，所以加电序列命令生成电路30总是发布NOP命令(图3H)。
2)以下描述时钟信号截断操作。
当时钟信号中止命令信号CKS1按照与水平同步信号1异步的时序输入时，控制信号生成电路20发送时钟信号中止命令信号CKS1作为与水平同步信号1上升沿(图3C)同步的时钟信号中止命令信号CKS2。在图中，时钟信号供给控制信号2在低电平时意味着时钟信号中止命令信号CKS1，而时钟信号供给控制信号4在低电平时意味着时钟信号中止命令信号CKS2。
在接收到时钟信号中止命令信号CKS2之后，时钟信号截断电路80立即截断时钟信号9a，并且中止时钟信号输入集成存储器50内(图3D)。集成存储器50在中止时钟信号供给时进入中止状态(图3J)。当中止时钟信号供给时，总是需要通过NOP命令使集成存储器50进入空闲状态，但是在本实施例中，由于集成存储器50已经由NOP命令设定为空闲状态，所以如果在输入时钟信号中止命令信号CKS2之后马上中止时钟信号则不会有问题。
由于选择信号5在输出时钟信号中止命令信号CKS2的同时改变为低电平，所以命令选择器40选择POS命令生成电路30(图3F)的输出信号，并送至集成存储器50。此时，存储器操作命令3输入命令选择器40并且POS命令生成电路30的输出信号为NOP命令(图3G，H)。因此NOP命令一直发送至集成存储器50(图3I)。控制信号生成电路20将时钟信号中止命令信号CKS2和POS启动信号6同时设定为低电平(图3E)。因此通过中止时钟信号供给，节省了系统LSI55空闲状态下的功耗。
3)最后描述时钟信号供给重新启动操作。
当时钟信号供给命令信号CKA1按照与水平同步信号1异步的时序输入控制信号生成电路20时，电路20使时钟信号供给命令CKA1与水平同步信号1的上升沿同步并且发送时钟信号供给命令信号CKA2作为结果(图3C)。在示意图中，时钟信号供给控制信号2为高电平时意味着时钟信号供给命令信号CKA1，而时钟信号供给控制信号4为高电平时意味着时钟信号供给命令信号CKA2。
时钟信号截断电路80在接收到时钟信号供给命令信号CKA2之后立即使时钟信号9a通过并且使时钟信号9b开始输入集成存储器50(图3D)。集成存储器50随时钟信号供给重新启动而进入空闲状态(图3J)。此时，存储器控制信号8为POS命令生成电路30发送的NOP命令(图3I)。
控制信号生成电路20在时钟信号供给命令信号CAK2输出之后的规定时间内将POS启动信号6设定为高电平(图3E)。POS命令生成电路30接收POS启动信号作为标志，发送POS命令(图3H)。集成存储器50按照通过命令选择器40传送的POS命令初始化(图3I，J)。在输出POS命令之后，POS命令生成电路30发送NOP命令，并且使集成存储器50进入空闲状态。
因此在时钟信号供给重新启动和存储器初始化之后，控制信号生成电路20根据给出时钟信号供给重新启动时序的水平同步信号将选择信号5改变为高电平。命令选择器40根据选择信号5改为选择存储器操作命令3。此时，输入命令选择器40的存储器操作命令3和POS命令7都是NOP命令(图3G，H)。因此即使选定信号改变，NOP命令也继续发送至集成存储器50(图3I)。
操作命令根据给出时钟信号供给命令信号CKA2时序的水平同步信号的下一水平同步信号发送操作命令，并且集成存储器50开始读取或写入数据。
如上所述，按照本发明的存储器控制器，在不破坏集成存储器单元的情况下，节省了系统LSI55空闲状态下的功耗。
在该实施例中，在输入水平同步信号时，由于保证集成存储器总是处于空闲状态，所以在输入水平同步信号之后，立即停止时钟信号输入集成存储器。但是考虑到更高的安全性，也可以在输出NOP命令之后规定时间内中止时钟信号供给。
工业实用性
因此按照本发明的存储器控制器，在集成存储器的系统LSI中，
(1)考虑到集成存储器的逻辑状态，时钟信号供给可以被中止而不破坏集成存储器。
(2)通过中止时钟信号供给，可以节省空闲状态下集成存储器的功耗。

Claims (12)

1.一种用于控制存储器的存储器控制器，其特征在于包括：
控制信号生成电路，用于使输入的时钟信号中止命令信号和时钟信号供给命令信号与基准信号同步，并且将它们作为同步的中止命令信号和供给命令信号发送；
时钟信号截断电路，用于接收所述同步中止命令信号并中止进入所述存储器的时钟信号供给，并接收所述同步供给命令信号以启动进入所述存储器的时钟信号供给；以及
操作命令生成电路，用于接收所述同步中止命令信号和供给命令信号，并且向所述存储器发送操作命令。
2.如权利要求1所述的存储器控制器，其特征在于当所述存储器处于空闲状态时所述时钟信号截断电路中止时钟信号供给。
3.如权利要求2所述的存储器控制器，其特征在于所述操作命令生成电路通过接收所述同步中止命令信号发送NOP命令，随后所述时钟信号截断电路中止时钟信号供给。
4.如权利要求1所述的存储器控制器，其特征在于进一步包括：
POS命令生成电路，用于根据所述控制信号生成电路发送的POS启动信号发送POS命令；以及
命令选择器，用于根据与所述同步中止命令信号和所述同步供给命令信号之一同步的选择信号选择所述操作命令与所述POS命令之一并向所述存储器输出选定的命令。
5.如权利要求4所述的存储器控制器，其特征在于所述控制信号生成电路至少在生成所述POS命令之前改变选择信号。
6.如权利要求4所述的存储器控制器，其特征在于所述POS命令生成电路在所述POS命令生成之后发送NOP命令；以及
所述控制信号生成电路在生成所述POS命令之后在输出NOP命令时改变选择信号。
7.如权利要求1所述的存储器控制器，其特征在于所述存储器为具有一定逻辑状态的存储器。
8.如权利要求1所述的存储器控制器，其特征在于所述存储器集成在包含所述存储器控制器的半导体内。
9.一种控制存储器的存储器控制方法，其特征在于包含以下步骤：
(a)使输入的时钟信号中止命令信号与基准信号同步，并且将同步信号作为同步中止命令信号输出；
(b)接收所述同步中止命令信号并中止进入所述存储器的时钟信号供给；
(c)使输入的时钟信号供给命令信号与基准信号同步，并且将同步信号作为同步供给命令信号输出；以及
(d)接收所述同步供给命令信号并启动进入所述存储器的时钟信号供给。
10.如权利要求9所述的存储器控制方法，其特征在于在所述步骤(b)中，当所述存储器处于空闲状态时中止时钟信号供给。
11.如权利要求10所述的存储器控制方法，其特征在于进一步包括：
(e)在所述步骤(a)与步骤(b)之间接收所述同步中止命令信号并发送NOP命令。
12.如权利要求9所述的存储器控制方法，其特征在于进一步包括：
(f)在所述步骤(d)之后向所述存储器输出POS命令。
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MY (1) MY122426A (zh)
WO (1) WO2000026754A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100442394C (zh) * 2002-12-26 2008-12-10 富士通株式会社 半导体存储装置及其控制方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7089438B2 (en) 2002-06-25 2006-08-08 Micron Technology, Inc. Circuit, system and method for selectively turning off internal clock drivers
US7196562B1 (en) * 2003-08-26 2007-03-27 Integrated Device Technology, Inc. Programmable clock drivers that support CRC error checking of configuration data during program restore operations
JP4526841B2 (ja) 2004-03-09 2010-08-18 ルネサスエレクトロニクス株式会社 メモリ制御装置およびこれを備えたデータ処理システム
DE102004052268B4 (de) * 2004-10-27 2016-03-24 Polaris Innovations Ltd. Halbleiterspeichersystem und Verfahren zur Datenübertragung zwischen einem Speichercontroller und einem Halbleiterspeicher
US8165024B2 (en) * 2008-04-03 2012-04-24 Alcatel Lucent Use of DPI to extract and forward application characteristics
US8737162B2 (en) 2009-01-12 2014-05-27 Rambus Inc. Clock-forwarding low-power signaling system
KR101581414B1 (ko) 2009-02-05 2015-12-30 삼성전자주식회사 전력 소모 감소를 위한 재구성 가능 프로세서 및 그 동작 방법
US9824056B2 (en) 2009-11-05 2017-11-21 Rambus Inc. Handshake signaling for interface clock management
WO2017014791A1 (en) 2015-07-23 2017-01-26 Renmatix, Inc. Method and apparatus for removing a fouling substance from a pressurized vessel
US11132307B2 (en) 2018-05-25 2021-09-28 Rambus Inc. Low latency memory access

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5157492A (en) * 1990-04-30 1992-10-20 Thomson Consumer Electronics, Inc. Sync validity detecting utilizing a microcomputer
JPH0628053A (ja) * 1992-07-09 1994-02-04 Fujitsu Ltd スタンバイモードを有する電子機器
US5452434A (en) * 1992-07-14 1995-09-19 Advanced Micro Devices, Inc. Clock control for power savings in high performance central processing units
JP2729012B2 (ja) 1992-08-03 1998-03-18 富士通株式会社 マイクロプロセッサの低消費電力化回路
US5473767A (en) * 1992-11-03 1995-12-05 Intel Corporation Method and apparatus for asynchronously stopping the clock in a processor
US5603036A (en) * 1993-02-19 1997-02-11 Intel Corporation Power management system for components used in battery powered applications
JPH07191954A (ja) 1993-12-27 1995-07-28 Matsushita Electric Ind Co Ltd マイクロコンピュータシステム
US5524249A (en) * 1994-01-27 1996-06-04 Compaq Computer Corporation Video subsystem power management apparatus and method
JP3647481B2 (ja) 1994-04-28 2005-05-11 富士通株式会社 マイクロコントローラ
JPH0836499A (ja) 1994-07-21 1996-02-06 Mitsubishi Denki Semiconductor Software Kk マイクロコンピュータ
US5615376A (en) * 1994-08-03 1997-03-25 Neomagic Corp. Clock management for power reduction in a video display sub-system
JPH08101657A (ja) * 1994-09-30 1996-04-16 Toshiba Corp コンピュータシステムおよびそのシステムにおけるｃｒｔディスプレイの消費電力制御方法
JP2924773B2 (ja) * 1996-03-28 1999-07-26 日本電気株式会社 位相同期システム
JPH1031530A (ja) 1996-07-16 1998-02-03 Hitachi Ltd 中央演算処理装置
JPH10105275A (ja) 1996-09-30 1998-04-24 Osaki Electric Co Ltd クロック出力装置
KR100283572B1 (ko) * 1997-02-24 2001-03-02 윤종용 Osd를 이용한 디스플레이 장치의 dpms 표시 방법
US5917350A (en) * 1997-03-28 1999-06-29 Cypress Semiconductor Corp. Asynchronous pulse discriminating synchronizing clock pulse generator with synchronous clock suspension capability for logic derived clock signals for a programmable device
KR100247586B1 (ko) * 1997-07-22 2000-03-15 윤종용 전원 공급 장치의 과도 현상 억제 회로
JP3927294B2 (ja) * 1997-10-03 2007-06-06 株式会社ルネサステクノロジ 半導体装置
KR100578112B1 (ko) * 1998-10-16 2006-07-25 삼성전자주식회사 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법
JP2001078054A (ja) * 1999-09-08 2001-03-23 Mitsubishi Electric Corp 垂直同期分離回路
JP2002099270A (ja) * 2000-07-19 2002-04-05 Sharp Corp 同期信号発生回路及びそれを用いた画像表示装置及び同期信号生成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100442394C (zh) * 2002-12-26 2008-12-10 富士通株式会社 半导体存储装置及其控制方法

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