JPH07191954A - マイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵ部１の回路の簡略化と低消費電力化を
実現する。 【構成】 ＣＰＵ部１とバスインターフェース部６にク
ロック１０を供給するクロックジェネレータ部３と、メ
モリ５とのデータの授受を制御するバスインターフェー
ス部６を有する１チップマイクロコンピュータ１００に
おいて、クロックジェネレータ部３がクロック制御装置
２を有しているので、メモリ５がデータの書き込みまた
は読み出しの準備をしている間は、クロックジェネレー
タ部６からＣＰＵ部１に供給するクロック１０を停止状
態に制御できる。したがって、ＣＰＵ部１がウェイト状
態制御機能を有する必要がなくなりＣＰＵ部１の回路の
簡素化を実現できる。またメモリ５が準備状態の間は、
ＣＰＵ部１の動作を停止させているので、ＣＰＵ部１に
よる無駄な電力消費を減らすことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロックに従ってＣＰ
Ｕ部が動作するマイクロコンピュータシステムに関する
ものである。

【０００２】

【従来の技術】以下、従来のマイクロコンピュータシス
テムについて図１１を参照しながら説明する。

【０００３】図１１は従来のマイクロコンピュータシス
テムの構成図である。１０１はＣＰＵ部で、１チップマ
イクロコンピュータ２００の命令実行を制御する。１０
５はメモリで、１チップマイクロコンピュータ２００に
外付けされ、書き込み読み出しが可能である。１０６は
バスインターフェース部で、メモリ１０５と１チップマ
イクロコンピュータ２００との間のデータの入出力をコ
ントロールする。１０３はクロックジェネレータ部で、
ＣＰＵ部１０１およびバスインターフェース部１０６に
動作クロック１１０を与える。また、バスインターフェ
ース部１０６の内部には無処理制御回路１０７ａを有
し、無処理制御回路１０７ａは、バスインターフェース
部１０６に動作クロックが入力されても何も処理しない
ように制御することができる。ＣＰＵ部１０１の内部に
も無処理制御回路１０７ｂを有し、無処理制御回路１０
７ｂはＣＰＵ部１０１に動作クロックが入力されても何
も処理しない状態（以下、ウェイト状態という）に制御
することができる。

【０００４】ＣＰＵ部１０１とバスインターフェース部
１０６は内部バス１２７で接続され、バスインターフェ
ース部１０６とメモリ１０５は外部バス１２８で接続さ
れている。

【０００５】以上のように構成された従来のマイクロコ
ンピュータシステムについて、以下その動作を説明す
る。

【０００６】まず、メモリ１０５と１チップマイクロコ
ンピュータ２００がデータの入出力を開始するために、
ＣＰＵ部１０１からバスインターフェース部１０６に対
して入出力信号１２６を出力する。同時に、バスインタ
ーフェース部１０６からメモリ１０５に対して、データ
の入出力を開始することを知らせるための入出力開始信
号１２５を出力する。入出力開始信号１２５を受けたメ
モリ１０５はデータの書き込みまたは読み出しの準備を
開始する。クロックジェネレータ部１０３からＣＰＵ部
１０１およびバスインターフェース部１０６にはつねに
クロック１１０が与えられ、メモリ１０５が書き込みま
たは読み出しの準備をしている間もクロック１１０は供
給され続ける。したがって、メモリ１０５が書き込みま
たは読み出しの準備をしている間は、無処理制御回路１
０７によってＣＰＵ部１０１およびバスインターフェー
ス部１０６をウェイト状態に制御していた。

【０００７】なお、ＣＰＵ部１０１およびバスインター
フェース部１０６をウェイト状態に制御する理由は、一
般にＣＰＵ部の方がメモリに比べて処理スピードがかな
り速いためである。すなわちメモリ１０５がＣＰＵ部１
０１からの現在の命令に対する書き込みまたは読み出し
の準備をしている間に、ＣＰＵ部１０１が現在の命令実
行を終え次の命令を実行してしまい、バスインターフェ
ース部１０６でメモリ１０５からのデータとＣＰＵ部１
０１からの命令信号が混じるなどして誤動作が発生して
しまうのを防ぐためである。

【０００８】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータシステムでは、メモリ１０５がデータの書き込み
または読み出しの準備をしている間、ＣＰＵ部１０１お
よびバスインターフェース部１０６から命令信号が出力
されないようにするため、ＣＰＵ部１０１およびバスイ
ンターフェース部１０６の内部にウェイト状態制御機能
を有する無処理制御回路１０７を構成する必要があっ
た。

【０００９】しかしながら、ＣＰＵ部１０１は命令の解
釈、実行の制御等のマイクロコンピュータシステムのあ
らゆる動作をコントロールしているため、回路は非常に
複雑であり、ＣＰＵ部１０１のあらゆる動作に対応して
ＣＰＵ部１０１をウェイト状態に制御できる無処理制御
回路１０７ｂも、複雑な回路となり、設計にはかなりの
労力を必要としていた。

【００１０】また、メモリ１０５がデータの書き込みま
たは読み出しの準備をしている間は、ＣＰＵ部１０１お
よびバスインターフェース部１０６は動作する必要がな
いにもかかわらず、クロックジェネレータ部１０３から
クロック１１０が与えられ続けるので、ＣＰＵ部１０１
が次の命令実行をしないように無処理制御機能によりウ
ェイト状態にしている。したがって、メモリ準備期間も
ＣＰＵ部１０１はウェイト状態で動作し続け、無駄な電
力消費をしていた。

【００１１】本発明は上記課題を解決するもので、ＣＰ
Ｕ部１０１にウェイト状態制御機能を有する必要がな
く、ＣＰＵ部１０１の簡素化が実現でき、またメモリ１
０５がデータの書き込みまたは読み出しの準備を行なっ
ている間は、ＣＰＵ部１０１の動作を停止させ、消費電
力を低減することができるマイクロコンピュータシステ
ムを提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は上記目的を達成
するために、ＣＰＵ部にクロックを与えるクロックジェ
ネレータ部をクロック制御部とクロック発生部で構成
し、メモリが書き込みまたは読み出し準備をしている間
は、クロックジェネレータ部に停止信号を供給するもの
である。

【００１３】

【作用】本発明は上記した構成により、メモリが書き込
みまたは読み出し準備をしている間は、クロックジェネ
レータ部がＣＰＵ部にクロックを供給しないように制御
することができる。

【００１４】

【実施例】以下本発明の第１の実施例について、図面を
参照しながら説明する。

【００１５】図１は本発明の第１の実施例のマイクロコ
ンピュータシステムの構成図である。

【００１６】図１において、１はＣＰＵ部で、１チップ
マイクロコンピュータ１００全体の命令の解釈や実行を
制御する。５はメモリで、１チップマイクロコンピュー
タ１００に外付けされ、書き込み読み出しが可能であ
る。６はバスインターフェース部で、メモリ５と１チッ
プマイクロコンピュータ１００との間のデータの入出力
をコントロールする。３はクロックジェネレータ部で、
内部にクロック制御装置２を有し、ＣＰＵ部１およびバ
スインターフェース部６に動作クロック１０を与える。
ＣＰＵ部１とバスインターフェース部６は内部バス（図
示せず）で接続され、バスインターフェース６とメモリ
５は外部バス（図示せず）で接続されている。

【００１７】以上のように構成された第１の実施例のマ
イクロコンピュータシステムにおいて、１チップマイク
ロコンピュータ１００がメモリ５に記憶しているデータ
を読み出すときの動作について、図１および図２に示し
たタイミングチャートを参照しながら説明する。

【００１８】まず、メモリ５のデータを読み出すため
に、ＣＰＵ部１からバスインターフェース部６に入力命
令信号２２を入力する。同時にアドレスデータ２７をバ
スインターフェース部６に入力する。続いてバスインタ
ーフェース部６からメモリ５に入力開始信号２４および
アドレスデータ２７を入力する。入力開始信号２４およ
びアドレスデータ２７を受けたメモリ５は指定されたア
ドレス値のデータを読み出すための準備を開始する。ま
た、バスインターフェース部６は入力命令信号２２を検
知したと同時に、メモリ５が読み出し準備状態であると
判断し、クロックジェネレータ部３に対し入力状態信号
２３を出力する。クロックジェネレータ部３に入力状態
信号２３が入力されると、クロック制御装置２からの命
令で、図２に示すように、ＣＰＵ部１およびバスインタ
ーフェース部６に供給するクロック１０を停止状態にす
る。クロック１０が停止状態になると、ＣＰＵ部１およ
びバスインターフェース部６は動作が停止する。メモリ
５がアドレスデータ２７によって指定されたデータを出
力できる状態になると、メモリ５からバスインターフェ
ース部６に外部バスを介して出力開始信号２５と指定さ
れたアドレス値のデータ２８を出力する。バスインター
フェース部６は出力開始信号２５の入力があると同時
に、クロックジェネレータ部３に対し入力開始状態信号
２６を出力する。クロックジェネレータ部３は入力開始
状態信号２６を受けて、クロック制御装置２により図２
に示すようにクロック１０を停止状態から動作状態にす
る。ＣＰＵ部１およびバスインターフェース部６は動作
状態のクロック１０が入力すると再び動作を開始する。

【００１９】次に、クロックジェネレータ部３の構成を
図７を参照しながらさらに詳細に説明する。

【００２０】図７はクロックジェネレータ部３の構成図
である。図７に示すように、４はクロック発振器で、ク
ロック制御装置２を介して外部にクロック１０を供給す
る。クロック制御装置２はＡＮＤ回路およびＲＳフリッ
プフロップ回路で構成されており、セット端子８および
リセット端子９からの入力信号で、クロック発振器４か
らのクロックを動作状態または停止状態に制御すること
ができる。

【００２１】以下、クロックジェネレータ部の動作を図
２および図７を参照しながら説明する。

【００２２】まず、リセット端子９にＨの入力状態信号
２３を入力すると、ＲＳフリップフロップ回路の出力は
Ｌとなり、ＡＮＤ回路の一方の入力端子にＬの信号が入
力される。したがってＡＮＤ回路の他方の入力端子に入
力されるクロック発振器４の出力のＨ，Ｌに関わらずク
ロック１０は停止状態になる。

【００２３】続いて、セット端子８にＨの入力開始状態
信号２６、リセット端子９にＬの入力状態信号２３を入
力すると、ＡＮＤ回路の一方の端子にＨの信号が入力さ
れ、クロック発振器４の動作状態のクロックをそのまま
クロック１０としてクロックジェネレータ部３から出力
する。

【００２４】以上のようにクロックジェネレータ部３は
セット端子８およびリセット端子９からの信号で、クロ
ック１０を動作状態または停止状態に制御することがで
きる。

【００２５】なお、図７に示したクロックジェネレータ
部３の構成は一例であり、他の回路構成であってもクロ
ック制御機能を有していればよい。

【００２６】次に、本発明の第１の実施例のマイクロコ
ンピュータシステムにおいて、１チップマイクロコンピ
ュータ１００がメモリ５にデータを書き込むときの動作
について図３および図４のタイミングチャートを参照し
ながら説明する。

【００２７】図３に示したマイクロコンピュータシステ
ムの構成は、図１に示した構成と同様であるので説明を
省略する。

【００２８】まず、メモリ５がデータを書き込むため
に、ＣＰＵ部１がバスインターフェース部６に出力命令
信号３２、アドレスデータ３７、データ３８をバスイン
ターフェース部６に順次出力する。続いて、バスインタ
ーフェース部６からメモリ５に出力開始信号３４および
アドレスデータ３７を出力する。出力開始信号３４は、
ＣＰＵ部１からバスインターフェース部６を介してメモ
リ５にデータの書き込み開始を知らせる信号であり、ア
ドレスデータ３７はメモリ５のアドレス値を指定するも
のである。また、データ３８はアドレスデータ３７によ
って指定するアドレス値に対応するメモリ領域に書き込
むデータである。出力開始信号３４、アドレスデータ３
７、データ３８を順次受けたメモリ５はデータ３８の書
き込み準備を開始する。また、バスインターフェース部
６は出力命令信号３２の入力と同時に、メモリ５が書き
込み準備状態であると判断し、クロックジェネレータ部
３に対し出力状態信号３３を出力する。クロックジェネ
レータ部３では出力状態信号３３の入力と同時に、クロ
ック制御装置２からの命令で図４に示すようにＣＰＵ部
１およびバスインターフェース部６に供給するクロック
１０が停止状態になる。停止状態のクロック１０が入力
されたＣＰＵ部１およびバスインターフェース部６は動
作が停止する。メモリ５では指定されたアドレスへのデ
ータ３８の書き込みが完了すると、メモリ５からバスイ
ンターフェース部６には入力完了信号３５を入力し、入
力完了信号３５を受けたバスインターフェース部６は、
クロックジェネレータ部３に対し入力完了状態信号３６
を出力する。クロックジェネレータ部３は入力完了状態
信号３６を受けて、クロック制御装置２により図４に示
すようにクロック１０を停止状態から動作状態にする。
動作状態のクロック１０を受けたＣＰＵ部１およびバス
インターフェース部６は再び動作を開始する。

【００２９】以下本発明の第２の実施例について、図５
を参照しながら説明する。図５は本発明の第２の実施例
のマイクロコンピュータシステムの構成図である。

【００３０】図５において、１はＣＰＵ部で、１チップ
マイクロコンピュータ１００全体の命令の解釈や実行を
制御する。５はメモリで、１チップマイクロコンピュー
タ１００に外付けされ、書き込み読み出しが可能であ
る。６はバスインターフェース部で、メモリ５と１チッ
プマイクロコンピュータ１００との間のデータの入出力
をコントロールする。７は時間計測装置で、インターフ
ェース部６が信号を入力すると時間測定を開始し、あら
かじめ決められている一定時間を測定することができ
る。３はクロックジェネレータ部で、内部構成は図７に
示したクロックジェネレータ部の構成と同様であり、Ｃ
ＰＵ部１およびバスインターフェース部６に動作クロッ
クを与える。ＣＰＵ部１とバスインターフェース部６は
内部バス（図示せず）で接続しており、バスインターフ
ェース部６とメモリ５は外部バス（図示せず）で接続し
ている。

【００３１】以上のように構成された第２の実施例のマ
イクロコンピュータシステムの動作について、図５およ
び図６に示したタイミングチャートを参照しながら説明
する。

【００３２】まず、１チップマイクロコンピュータ１０
０がメモリ５に記憶しているデータを読み出すときの動
作について説明する。

【００３３】メモリ５のデータを読み出すために、ＣＰ
Ｕ部１からバスインターフェース部６に対して入力命令
信号２２およびアドレスデータ２７を順次出力する。同
時に、バスインターフェース部６からメモリ５に入力開
始信号２４およびアドレスデータ２７を入力し、メモリ
５は指定されたアドレスの読み出し準備を開始する。ま
た、バスインターフェース部６は入力命令信号２２の入
力と同時に、クロックジェネレータ部３に対しクロック
停止信号４３を出力する。クロックジェネレータ部３で
はクロック停止信号４３が入力されると、クロック制御
装置２からの命令で図６に示すようにＣＰＵ部１および
バスインターフェース部６に供給するクロック１０が停
止状態になる。さらに、ＣＰＵ部１からバスインターフ
ェース部６に入力命令信号２２を入力すると同時に、バ
スインターフェース部６は時間計測装置７に対して時間
計測開始信号４６も出力する。時間計測開始信号４６を
受けた時間計測装置７は、あらかじめ設定されている時
間が経つと、バスインターフェース部６に時間計測完了
信号４７を出力する。なお、時間計測装置７にあらかじ
め設定されている時間は、メモリ５が指定されたアドレ
ス値のデータの読み出し準備に必要な時間である。時間
計測完了信号４７を受けたバスインターフェース部６
は、メモリ５の読み出し準備が完了したと判断し、クロ
ックジェネレータ部３にクロック動作信号４４を出力す
る。クロックジェネレータ部３はクロック動作信号４４
を受けて、クロック制御装置２により図６に示すように
クロック１０を停止状態から動作状態にする。動作状態
のクロック１０を受けたＣＰＵ部１およびバスインター
フェース部６は再び動作を開始する。なお、クロック１
０が停止状態の間に、メモリ５はバスインターフェース
部６にデータ２８を読み出しており、クロック１０が動
作状態になるとバスインターフェース部６はＣＰＵ部１
にデータ２８を出力する。

【００３４】次に、１チップマイクロコンピュータ１０
０からメモリ５へデータを書き込む時の動作について説
明する。

【００３５】まず、メモリ５がデータを書き込むため
に、ＣＰＵ部１からバスインターフェース部６に対して
出力命令信号３２、アドレスデータ３７、データ３８を
順次出力する。同時に、バスインターフェース部６から
メモリ５に出力開始信号３４、アドレスデータ３７、デ
ータ３８を順次入力する。なお、出力開始信号３４は、
ＣＰＵ部１からバスインターフェース部６を介してメモ
リ５にデータを書き込むことを開始することを知らせる
ための信号である。出力開始信号３４、アドレスデータ
３７、データ３８を受けたメモリ５は、指定されたアド
レスにデータ３８を書き込み始める。また、バスインタ
ーフェース部６は出力命令信号３２が入力すると同時
に、メモリ５が書き込み準備状態であると判断し、クロ
ックジェネレータ部３に対しクロック停止信号４３を出
力する。クロックジェネレータ部３ではクロック停止信
号４３が入力すると、クロック制御装置２からの命令で
図６に示すようにＣＰＵ部１およびバスインターフェー
ス部６に供給するクロック１０が停止状態になる。停止
状態のクロック１０を受けたＣＰＵ部１およびバスイン
ターフェース部６は動作が停止する。

【００３６】また、ＣＰＵ部１がバスインターフェース
部６に出力命令信号３２を入力すると同時に、バスイン
ターフェース部６は時間計測装置７に対して時間計測開
始信号４６を出力する。時間計測開始信号４６を受けた
時間計測装置７は、あらかじめ設定されている時間が経
つと、バスインターフェース部６に時間計測完了信号４
７を出力する。なお、時間計測装置７にあらかじめ設定
されている時間は、メモリ５が指定するアドレスにデー
タを書き込むために必要な時間である。時間計測完了信
号４７を受けたバスインターフェース部６は、メモリ５
の書き込みが完了したと判断し、クロックジェネレータ
部３にクロック動作信号４４を出力する。クロックジェ
ネレータ部３はクロック動作信号４４を受けて、クロッ
ク制御装置２により図６に示すようにクロック１０を停
止状態から動作状態にする。動作状態のクロック１０を
受けたＣＰＵ部１およびバスインターフェース部６は再
び動作を開始する。

【００３７】なお、第２の実施例では、時間計測装置７
より出力される時間計測完了信号４７を、バスインター
フェース部６に入力しているが、直接クロックジェネレ
ータ部３に出力して、クロック制御装置２に命令を与え
てもなんら問題はない。

【００３８】また、第２の実施例において、時間計測装
置７にあらかじめ設定されている時間は、メモリ５が指
定されたアドレスのデータの読み出し準備またはデータ
の書き込み準備に必要な時間であるが、それよりも長い
時間が設定されていても問題はない。

【００３９】また、時間計測装置７をバスインターフェ
ース部６の内部に構成してもよい。以上のように上記第
１および第２の実施例によれば、クロックジェネレータ
部３をクロック発振器４およびクロック制御装置２で構
成しているので、メモリ６が書き込みまたは読み出し準
備をしている間は、クロックジェネレータ部３がＣＰＵ
部１にクロックを供給しないように制御することがで
き、メモリ５の準備期間におけるＣＰＵ部１の無駄な動
作を停止することができ、消費電力を減らすことができ
る。

【００４０】特に、ＣＰＵ部と外付けのメモリとのデー
タの授受では、ＣＰＵ部とメモリをつなぐ外部バスは一
般に長いため、メモリの準備に長い時間がかかり、かな
り大きな効果が得られる。

【００４１】また、メモリ５が書き込みまたは読み出し
準備をしている間は、クロックジェネレータ部３からＣ
ＰＵ部１にはクロック１０は供給されないので、ＣＰＵ
部１の内部に無処理制御回路を構成する必要がなくな
り、ＣＰＵ部１の構成が簡略化される。

【００４２】次に本発明の第３の実施例について、図面
を参照しながら説明する。図８は本発明の第３の実施例
のマイクロコンピュータシステムの構成図である。

【００４３】図８に示すマイクロコンピュータシステム
の構成は、図１に示した第１の実施例のマイクロコンピ
ュータシステムの構成と同様であるので、同一の符号を
付けて説明を省略する。

【００４４】但し、クロックジェネレータ部３の構成は
第１の実施例で用いたものと異なり、ＣＰＵ部１に入力
するクロック２０はクロック制御装置２により制御で
き、バスインターフェース部６に入力するクロック３０
は制御できない構成になっている。また、ＣＰＵ部１と
バスインターフェース部６は１６ビットの内部バスでデ
ータの授受が行われ、バスインターフェース部６とメモ
リ５は８ビットの外部バスでデータの授受が行われるも
のとする。

【００４５】以上のように構成された第３の実施例のマ
イクロコンピュータシステムにおいて、１チップマイク
ロコンピュータ１００がメモリ５に記憶しているデータ
を読み出すときの動作について、図８および図９に示し
たタイミングチャートを参照しながら説明する。

【００４６】なお、第３の実施例では１チップマイクロ
コンピュータ１００がメモリ５に記憶しているデータを
読み出すときの動作についてのみ説明し、メモリ５への
データの書き込み動作の説明は省略する。

【００４７】まず、メモリ５のデータを読み出すため
に、ＣＰＵ部１からバスインターフェース部６に入力命
令信号２２を入力する。同時に１６ビットのアドレスデ
ータ２７をバスインターフェース部６に入力する。続い
て、バスインターフェース部６に入力命令信号２２が入
力されると、メモリ５が読み出し準備状態であると判断
し、クロックジェネレータ部３に対し入力状態信号２３
を出力する。クロックジェネレータ部３に入力状態信号
２３を入力すると、クロック制御装置２からの命令で図
９に示すようにＣＰＵ部１に供給するクロック２０を停
止状態にする。停止状態のクロック２０を受けたＣＰＵ
部１は動作が停止する。また、クロックジェネレータ部
３はバスインターフェース部６にクロック３０を供給し
続ける。

【００４８】また、１６ビットのアドレスデータ２７お
よび入力命令信号２２を受けたバスインターフェース部
６は、入力開始信号２４および１６ビットのアドレスデ
ータのうち上位８ビットのデータをアドレスデータ２７
としてメモリ５に入力する。続いて、残りの下位８ビッ
トのアドレスデータ２７をメモリ５に入力する。１６ビ
ット分のアドレスデータ２７が指定するアドレス値の読
み出し準備が完了すると、メモリ５からバスインターフ
ェース部６に出力開始信号２５と指定されたアドレスの
上位８ビットのデータ２８を出力する。続いて、下位８
ビットのデータ２８を出力する。バスインターフェース
部６は出力開始信号２５を入力すると同時に、クロック
ジェネレータ部３に対して入力開始状態信号２６を出力
する。クロックジェネレータ部３は入力開始状態信号２
６を受けて、クロック制御装置２により図９に示すよう
にクロック１０を停止状態から動作状態にする。動作状
態のクロック１０を受けたＣＰＵ部１およびバスインタ
ーフェース部６は再び動作を開始する。

【００４９】次に、クロックジェネレータ部３の構成を
図１０を参照しながらさらに詳細に説明する。

【００５０】図１０はクロックジェネレータ部３の構成
図である。図１０に示すように、４はクロック発振器
で、クロック制御装置２を介してクロック２０をＣＰＵ
部１に供給する。クロック発振器４の出力はクロック３
０として直接バスインターフェース部６に供給する。ク
ロック制御装置２はＡＮＤ回路およびＲＳフリップフロ
ップ回路で構成されており、セット端子８およびリセッ
ト端子９からの入力信号で、クロック２０を動作状態ま
たは停止状態に制御することができる。

【００５１】以下、クロックジェネレータ部の動作を図
９および図１０を参照しながら説明する。

【００５２】まず、リセット端子９にＨの入力状態信号
２３が入力されると、ＲＳフリップフロップ回路の出力
はＬとなり、ＡＮＤ回路の一方の入力端子にＬの信号が
入力される。したがって、ＡＮＤ回路の他方の入力端子
に入力されるクロック発振器４の出力のＨ、Ｌに関わら
ずクロックジェネレータ部３から出力されるクロック１
０は停止状態になる。

【００５３】続いて、セット端子８にＨの入力開始状態
信号２６が入力されると、ＡＮＤ回路の一方の端子にＨ
の信号が入力され、クロック発振器４の出力がそのまま
出力され、動作状態のクロック２０をクロックジェネレ
ータ部３は出力する。

【００５４】以上のように第３の実施例では、メモリ５
が読み出し準備状態の間は、バスインターフェース部６
へのクロック３０を動作状態のままとし、ＣＰＵ部１へ
のクロック２０を停止状態にしているので、ＣＰＵ部１
の入出力ビット数がメモリ５の入出力ビット数より多い
場合でも、ＣＰＵ部１からバスインターフェース部６に
入力するデータを、２段に分けてメモリ５に入力するこ
とができるうえ、第１および第２の実施例と同様に、Ｃ
ＰＵ部１に無処理制御回路を構成する必要がなく、かつ
消費電力を減らすことができる。

【００５５】なお、第３の実施例では内部バスが１６ビ
ット、外部バスが８ビットの場合について説明したが、
ＣＰＵ部が接続されているバスと、メモリが接続されて
いるバスが同じビット数の場合でも対応できる。

【００５６】第１、第２、第３の実施例では、入力命令
信号２２や出力開始信号２５等によりバスインターフェ
ース部６はメモリ５が準備状態かどうかを検知している
が、内部バスまたは外部バスのデータの有無やデータ変
化等によって検知してもよい。

【００５７】また、クロックジェネレータ部３がクロッ
ク制御装置２を有し、バスインターフェース部６からの
入力状態信号２３、入力開始状態信号２６、クロック停
止信号４３等に従ってクロック制御装置２でクロック１
０を制御しているが、バスインターフェース部６にクロ
ック制御機能を持たせ、制御信号をクロックジェネレー
タ部３に出力してもよい。また、クロック制御装置２は
クロックジェネレータ部３の内部に構成しているが、外
部に構成してもよい。

【００５８】メモリ５は、１チップマイクロコンピュー
タ１００の外部に外付けされているが１チップマイクロ
コンピュータ１００の内部に構成してもなんら問題はな
い。

【００５９】また、メモリ５とＣＰＵ部１のデータの授
受について説明したがそれに限定されない。たとえば、
ＣＰＵとレジスタのデータの授受や、ダイレクトメモリ
アクセス（ＤＭＡ）とメモリとのデータの授受であって
も同様の効果が得られる。

【００６０】また、上記実施例ではメモリに書き込み読
み出しが可能なメモリを用いたがそれに限定されない。

【００６１】また、上記実施例ではＣＰＵ部１とバスイ
ンターフェース部６はそれぞれ別々に構成しているが、
バスインターフェース部をＣＰＵ部１の内部に構成して
もなんら問題はない。

【００６２】

【発明の効果】本発明によれば、メモリが書き込みまた
は読み出し準備をしている間は、クロックジェネレータ
部がＣＰＵ部にクロックを供給しないように制御するこ
とができるので、メモリの書き込みまたは読み出しの準
備期間はＣＰＵ部を停止することができ、ＣＰＵ部の無
駄な動作をなくすことができ、消費電力を減らすことが
できる。

【００６３】また、メモリの書き込みまたは読み出し準
備期間は、ＣＰＵ部にクロックは入力されないので、Ｃ
ＰＵ部にウェイト状態制御機能としての無処理制御回路
を構成する必要がなくなり、回路の簡素化を実現でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるマイクロコンピ
ュータシステムの構成図

【図２】本発明の第１の実施例におけるマイクロコンピ
ュータシステムのタイミングチャート

【図３】本発明の第１の実施例におけるマイクロコンピ
ュータシステムの構成図

【図４】本発明の第１の実施例におけるマイクロコンピ
ュータシステムのタイミングチャート

【図５】本発明の第２の実施例におけるマイクロコンピ
ュータシステムの構成図

【図６】本発明の第２の実施例におけるマイクロコンピ
ュータシステムのタイミングチャート

【図７】本発明の第１実施例のマイクロコンピュータシ
ステムのクロックジェネレータ部の構成図

【図８】本発明の第３の実施例におけるマイクロコンピ
ュータシステムの構成図

【図９】本発明の第３の実施例におけるマイクロコンピ
ュータシステムのタイミングチャート

【図１０】本発明の第３実施例のマイクロコンピュータ
システムのクロックジェネレータ部の構成図

【図１１】従来のマイクロコンピュータシステムの構成
図

【符号の説明】

１ ＣＰＵ部 ２ クロック制御装置 ３ クロックジェネレータ部 ５ メモリ ６ バスインターフェース部 ７ 時間計測装置 １０ クロック ２２ 入力命令信号 ２３ 入力状態信号 ２４ 入力開始信号 ２５ 出力開始信号 ２６ 入力開始状態信号 ２７ アドレスデータ ２８ データ ３２ 出力命令信号 ３３ 出力状態信号 ３４ 出力開始信号 ３５ 入力完了信号 ３６ 入力完了状態信号 ３７ アドレスデータ ３８ データ ４３ クロック停止信号 ４４ クロック動作信号 ４６ 時間計測開始信号 ４７ 時間計測完了信号 １００ １チップマイクロコンピュータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 真聡 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ部と、前記ＣＰＵ部にクロックを
   与えるクロックジェネレータ部と、前記ＣＰＵ部にイン
   ターフェース部を介して接続されているメモリとを備
   え、前記クロックジェネレータ部がクロック制御部とク
   ロック発生部とを有し、前記クロック制御部は前記メモ
   リが書き込みまたは読み出し準備をしている間、前記ク
   ロックジェネレータ部から前記ＣＰＵ部に供給するクロ
   ックを停止状態に制御することを特徴とするマイクロコ
   ンピュータシステム。
2. 【請求項２】 ＣＰＵ部と、前記ＣＰＵ部にクロックを
   与えるクロックジェネレータ部と、前記ＣＰＵ部にイン
   ターフェース部を介して接続されているメモリと、前記
   メモリが書き込み開始または読み出し開始から一定の時
   間を測定する時間計測装置とを備え、前記クロックジェ
   ネレータ部がクロック制御部とクロック発生部とを有
   し、前記時間計測装置から前記クロック制御部への信号
   により、前記メモリが書き込み開始または読み出し開始
   してから一定時間は、前記クロックジェネレータ部から
   前記ＣＰＵ部に供給するクロックを停止状態に制御する
   ことを特徴とするマイクロコンピュータシステム。
3. 【請求項３】 ダイレクトメモリアクセスと、前記ダイ
   レクトメモリアクセスにクロックを与えるクロックジェ
   ネレータ部と、前記ダイレクトメモリアクセスに接続さ
   れているメモリとを備え、前記クロックジェネレータ部
   がクロック制御部とクロック発生部とを有し、前記クロ
   ック制御部は前記メモリが書き込みまたは読み出し準備
   をしている間、前記クロックジェネレータ部から前記ダ
   イレクトメモリアクセスに供給するクロックを停止状態
   に制御することを特徴とするマイクロコンピュータシス
   テム。
4. 【請求項４】 ＣＰＵ部に接続されているインターフェ
   ース部と、前記インターフェース部に接続されているメ
   モリと、前記ＣＰＵ部と前記インターフェース部にクロ
   ックを与えるクロックジェネレータ部とを備え、前記Ｃ
   ＰＵ部の入出力ビット数が前記メモリの入出力ビット数
   より多いマイクロコンピュータシステムにおいて、前記
   クロックジェネレータ部がクロック制御部とクロック発
   生部を有し、前記クロック制御部は前記メモリが書き込
   みまたは読み出し準備をしている間、前記クロックジェ
   ネレータ部から前記ＣＰＵ部に供給するクロックを停止
   状態にし、前記クロックジェネレータ部から前記インタ
   ーフェース部に供給するクロックを動作状態に制御する
   ことを特徴とするマイクロコンピュータシステム。