JP2513037B2 - マイクロコンピュ―タ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ホールド機能を内蔵したマイクロコンピュ
ータに関し、特にホールド要求の受付けを保留する機能
をもったマイクロコンピュータに関する。

〔従来の技術〕

第６図は、この種のマイクロコンピュータ（以下マイ
コンという）を用いたシステムのブロック図であり、マ
イクロコンピュータ１と、ダイレクトメモリ・アクセス
コントローラ（以下DMAコントローラという）２と、周
辺LSI（例えばシリアルインタフェース部となるμPD825
1を考える）３とが、メモリ４とバス５〜７を共有して
いるマイコン応用システムとなっている。この詳細は
「マイクロプロセッサ／周辺データブック」の91頁を参
照。このバスは、アドレスバス５とデータバス６とコン
トロールバス７で接続している。以下アドレスバス５と
データバス６とコントロールバス７を“外部バス”とい
う。

マイコン１は共有バスの制御権を所有しており、マイ
コン１とDMAコントローラ２のみ外部バスのドライブが
可能であり、マイコン１はメモリ４に格納したプログラ
ムで動作する。μPD8251のインターフェース部３からメ
モリ４にデータを転送する場合、このインターフェース
部３は受信完了または送信完了時にDMAコントローラ２
に対して受信又は送信が完了したことを伝え、DMAコン
トローラ２はマイコン１に対してバスの使用要求を発生
する。

マイコン１は、バスの使用要求を許可すると、マイコ
ン１と共有バスに接続している信号をハイインピーダン
ス状態にして電気的に切離す。このようにチップ外部か
らの要求により、マイコン１を共有バスから電気的に切
離す機能をホールド機能と呼んでいる。

以下、DMAコントローラ２が共有バスを使ってインタ
ーフェース部３からメモリ４へデータを転送する動作に
ついて述べる。

マイコン１が共有バスの制御権を所有しており、通常
はマイコン１が外部バスを使ってDMAコントローラ２と
インターフェース部３とメモリ４にアクセスを行なう。
まず、初めにDMAコントローラ２の初期化を行なう。マ
イコン１は外部バスを使ってDMAコントローラ２に、転
送バイト数とインターフェース部３からメモリ４への転
送モードであること、メモリ４へライトするアドレスを
設定する。

インターフェース部３からメモリ４へデータの転送要
求が発生すると、インターフェース部３はDMAコントロ
ーラ２に対してDMA要求信号10を“1"にし、DMAコントロ
ーラ２はDMA要求信号10が“1"であることを検出する
と、マイコン１に対してホールド要求信号８を“1"にす
る。マイコン１はホールド要求信号８が“1"であること
を検出すると外部端子42〜44をハイインピーダンスにし
て共有バスである外部バスから電気的に切離す。

マイコン１は、ホールド要求を受付けたことを示すた
めに、DMAコントローラ２に対してホールド受付け信号
９を“1"にし、DMAコントローラ２は、ホールド受付け
信号９が“1"であることを検出してインターフェース部
３に対してDMA受付け信号11を“1"にする。DMAコントロ
ーラ２はホールド受付け信号９が“1"になったことを検
出すると、アドレスバス５とデータバス６とコントロー
ルバス７を使用してインターフェース部３からデータを
リードして直接メモリ４にライトを行なう。

インターフェース部３はメモリ４へのデータ転送が終
了すると、DMA要求信号10を“0"にする。DMAコントロー
ラ２はDMA要求信号10が“0"であることを検出すると、
ホールド要求信号８を“0"にする。マイコン１はホール
ド要求信号８が“0"であることを検出すると外部端子42
〜44のハイインピーダンス状態を解除し、共有バスであ
る外部バスと電気的に接続し、CPU20はメモリ４へアク
セスを行い、DMAコントローラ２はホールド受付け信号
９が“0"であるのでDMA受付け信号11を“0"にする。

以上のように、ホールド機能を使用してDMAコントロ
ーラ２は共有バスを使ってインターフェース部３からメ
モリ４へデータを転送することができる。

次にマイコン１のホールド動作について述べる。

第７図は第６図のマイコンの一例のブロック図であ
る。このマイコンは、全体の動作を制御する中央処理装
置20（以下CPUという）と、このCPU20が外部のメモリを
アクセスするための外部インタフェース21と、割込み発
生機能を内蔵しCPU20に対して割込み要求信号30を出力
する周辺回路23と、ホールド機能を制御するホールド制
御回路22と、内部バス26と、アドレスバス27と、データ
バス28と、コントロールバス29と外部端子40〜44とで構
成している。

ホールド要求信号８は外部端子40から入力されホール
ド制御回路22に供給される。ホールド受付け信号９はホ
ールド制御回路22から外部端子41を介してマイコン１の
外部に出力される。ホールドモード信号25は、ホールド
要求信号８が“1"であることを検出してホールド状態に
なることを指示する信号で、ホールド制御回路22から出
力され、CPU20と外部インタフェース21に供給される。

CPU20が割込み処理を実行中にホールド要求が発生し
た場合を述べる。

第８図は第７図の割込み処理中にホールド要求が発生
した場合のタイミングチャートである。周辺回路23で割
込みが発生すると周辺回路23は割込み要求信号30を“1"
にする。この割込み要求信号30が“1"になると、CPU20
は実行中の命令終了後に割込み要求を受付け割込み処理
プログラムを実行する。ホールド要求信号８が“1"にな
ると、ホールド制御回路22はホールドモード信号25を
“1"にし、ホールドモード信号25が“１になると、CPU2
0は実行中の命令終了後メモリ４に格納した割込み処理
プログラムの実行を停止し、外部インタフェース21は外
部端子42〜44をハイインピーダンス状態にし、ホールド
制御回路22はホールド受付け信号９を“1"にし、マイコ
ン１はホールド状態となる。

ホールド要求信号８が“０になると、ホールド制御回
路22はホールドモード信号25を“0"にし、ホールドモー
ド信号25が“0"になるとCPU20は動作を開始し、割込み
処理プログラムの実行を再開する。外部インタフェース
21は外部端子42〜44のハイインピーダンス状態を解除す
る。ホールド制御回路22は、ホールド受付け信号９を
“0"にする。

〔発明が解決しようとする課題〕

上述した従来のホールド機能を内蔵したマイコンで
は、ホールド要求信号８が“１になり、CPU20が実行中
の命令を終了するとただちにCPUは命令の実行を停止
し、チップ外部の共有バスに接続された外部端子をハイ
インピーダンス状態に、ホールド受付け信号を“1"にし
て、CPUはホールド状態になるので、割込み処理プログ
ラムを実行中であってもプログラムの実行を中断してし
まうという欠点がある。

特に、マイコンが電源電圧の低下を検出し、内蔵デー
タのチップ外部のメモリへのバックアップ動作を行なう
割込み処理プログラムの実行中にホールド要求信号が
“1"になると、ホールド状態になりデータのバックアッ
プ動作を中断するため、データのバックアップが完全に
行なえないという欠点がある。

本発明の目的は、このような欠点を除き、ホールドマ
スクフラグを内蔵することにより、ホールド要求を直ち
に受付けたり、または保留したりすることができ、継続
させたりプログラム処理を実行中にはその処理を中断さ
せないようにしたマイクロコンピュータを提供すること
にある。

〔課題を解決するための手段〕

本発明の構成は、中央処理装置と、この中央処理装置
に割込み要求信号を発生する周辺回路と、前記中央処理
装置が外部にアクセスを行なう外部端子を備えた外部イ
ンタフェースと、前記中央処理装置のホールド機能をホ
ールド要求信号に従って制御するホールド制御回路とを
有するマイクロコンピュータにおいて、前記ホールド制
御回路が、前記ホールド要求信号の受付けを制御しかつ
プログラムによりデータ設定ができるアドレスマッピン
グされた１ビットのホールドマスクフラグを備え、前記
中央処理装置の命令実行により、前記ホールドマスクフ
ラグが設定された後ホールド要求信号が入力する時には
そのホールド要求を保留し、前記中央処理装置の命令実
行により前記ホールドマスクフラグがリセットされた後
には前記ホールド要求の保留を解除するようにしたこと
を特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例におけるマイコンのブロッ
ク図である。この図に示すマイコン１は、第７図に示す
マイコン１に対し、ホールド制御回路22内にホールドマ
スクフラグ50を付加し、ライト信号60とリード信号61と
をCPU20に追加したものである。

このホールドマスクフラグ50は、外部端子40を介して
入力したホールド要求信号８が“1"の時にマイコン１が
ホールド要求を保留するかどうか制御するフラグであ
り、CPU20の命令を実行することにより、“0"または
“1"を自由に設定することができる。

第２図は第１図のホールド制御回路22におけるホール
ドモード信号25を出力する回路のブロック図である。

ホールドマスクフラグ50は、メモリマッピングを行な
い８ビットの最下位ビットに対応するホールドマスクフ
ラグをマッピングした番地を命令によりアクセスを行な
うと、アドレスデコーダ54でアドレスをデコードしホー
ルドマスクフラグ選択信号55が“1"になる。ホールドマ
スクフラグ選択信号55が“1"であることにより、リード
信号61又はライト信号62を使ってホールドマスクフラグ
50のリード・ライト動作を行なう。

第３図は第１図の実施例の動作タイミング図である。
割込みプログラムを実行中にホールド要求が発生した場
合の動作について説明する。

周辺回路23で割込みが発生すると、周辺回路23は割込
み要求信号30を“1"にし、この割込み要求信号30が“1"
になると、CPU20は実行中の命令終了後割込み処理プロ
グラムの実行を開始する。割込み処理プログラムの開始
直後にホールドマスクフラグ50に“1"をライトする命令
を実行するものとする。

ホールド要求信号８が“1"になり、ホールド要求信号
８が“1"であってもホールドマスクフラグ50が“1"であ
ると、インバータゲート52の出力が“0"となり、ANDゲ
ート53の出力であるホールドモード信号25は“0"のまま
である。

ホールドモード信号25が“0"によりCPU20は割込み処
理プログラムを実行し続け、外部インタフェース21は外
部端子42〜44をハイインピーダンス状態にせず、またホ
ールド受付け信号９は“0"のままである。

次に、割込み処理プログラムを終了する直前に、ホー
ルドマスクフラグ50に“0"をライトする命令を実行する
ものとする。

ホールドマスクフラグ50が“0"であるので、インバー
タゲート52の出力が“1"になり、ホールド要求信号８が
“1"であることからANDゲート53の出力であるホールド
モード信号25が“1"になる。ホールドモード信号25が
“1"であるので、CPU20は実行中の命令終了後ただちに
動作を停止し、外部インタフェース21が外部端子42〜44
をハイインピーダンス状態にして外部バスと電気的に切
り離す。ホールド制御回路22は、ホールド受付け信号９
を“1"にし、マイコン１はホールド状態になる。

ホールド要求信号８が“0"になると、ANDゲート53の
出力であるホールドモード信号25が“0"になる。ホール
ドモード信号25が“0"になると、CPU20は動作を開始し
て割込み処理により中断していたプログラムの実行を再
開し、外部インタフェース21は、外部端子42〜44のハイ
インピーダンス状態を解除する。ホールド制御回路22は
ホールド受付け信号９を“0"にする。

第４図は本発明に関連したホールド制御回路のブロッ
ク図であり、この回路は第１の実施例の命令による設定
とは異なり、割込み受付け時に自動的にマスクを行なう
ものである。この回路は、第２図の回路に対してライト
信号60とリード信号61を削除して、セット信号62とクリ
ア信号63を追加している。ホールドマスクフラグ50a
は、メモリマッピングを行なわずに制御信号を使用して
セット又はクリアを行なう。セット信号62は、ホールド
マスクフラグ50をセットする信号であり、CPU20から出
力してホールド制御回路22に供給する。クリア信号63は
ホールドマスクフラグ50aをクリアする信号であり、CPU
20から出力してホールド制御回路22に供給される。

ホールドマスクフラグ50aは、セット信号62が“1"に
なると“1"にセットされ、クリア信号63が“1"になると
“0"にクリアされる。

第５図は第４図の回路の動作タイミング図であり、割
込み処理プログラムを実行中にホールド要求が発生した
場合の動作について説明する。

周辺回路23で割込みが発生すると、周辺回路23は割込
み要求信号30を“1"にする。割込み要求信号30が“1"に
なると、CPU20は実行中の命令終了後割込み処理プログ
ラムの実行を開始するとともにセット信号62を“1"にす
る。このセット信号62が“1"になるとホールドマスクフ
ラグ50aが“1"にセットされる。

ホールド要求信号８が“1"でなるが、ホールド要求信
号８が“1"であるが、ホールドマスクフラグ50が“1"で
あるので、インバータゲート52の出力が“0"になりAND
ゲート53の出力であるホールドモード信号25は“0"のま
まである。ホールド信号25が“0"であるので、CPU20は
割込み処理プログラムを実行し続け、外部インタフェー
ス21は外部端子42〜44をハイインピーダンス状態にせ
ず、ホールド受付け信号９は“0"のままである。

次に、割込み処理プログラムを終了する直前に、CPU2
0はクリア信号63を“1"にする。クリア信号63が“1"に
なると、ホールドマスクフラグ50aが“0"にクリアさ
れ、ホールドマスクフラグ50aが“0"であるので、イン
バータゲート52の出力が“1"になりホールド要求信号８
が“1"であるので、ANDゲート53の出力であるホールド
モード信号25が“1"になる。

ホールドモード信号25が“1"であるので、CPU20は実
行中の命令終了後に動作を停止し、外部インタフェース
21は外部端子42〜44をハイインピーダンスにし、ホール
ド制御回路22はホールド受付け信号９を“1"にし、マイ
コン１はホールド状態になる。

ホールド要求信号８が“0"になると、ANDゲート53の
出力であるホールドモード信号25が“0"になり、CPU20
は動作を開始して割込み処理により中断していたプログ
ラムの実行を再開する。外部インタフェース21は外部端
子42〜44のハイインピーダンス状態を解除し、ホールド
制御回路22はホールド受付け信号９を“0"にする。

以上説明したように、割込み要求を受付けると、CPU2
0の命令実行ではなくホールドマスクフラグ50をセット
／クリアする制御信号によりホールドマスクフラグ50の
セット，クリア動作を行なうことで割込み処理の実行開
始と同時にホールド要求の受付けを保留することができ
る。

〔発明の効果〕

以上説明したように本発明のマイコンにおいては、ホ
ールドマスクフラグを設け、CPUの命令実行によりホー
ルドマスクフラグを“1"に設定すると、ホールド要求が
“1"になってもCPUは命令を実行し続け、CPUの命令実行
によりホールドマスクフラグを“0"に設定後CPUは命令
の実行を停止しホールド状態になることによりホールド
要求の受付けを保留することができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例のマイコンのブロック
図、第２図は第１図のホールド制御回路のブロック図、
第３図は第１図のマイコンの動作タイミング図、第４図
は本発明に関連したマイコンに用いるホールド制御回路
のブロック図、第５図は第４図の回路の動作タイミング
図、第６図は従来のマイコンを用いたDMAシステムのブ
ロッ図、第７図は従来のマイコンの一例のブロック図、
第８図は第７図の動作タイミング図である。 １……マイクロコンピュータ、２……DMAコントロー
ラ、３……インタフェース部、４……メモリ、５……ア
ドレスバス、６……データバス、７……コントロールバ
ス、８……ホールド要求信号、９……ホールド受付け信
号、10……DMA要求信号、11……DMA受付け信号、20……
CPU、21……外部インタフェース、22……ホールド制御
回路、23……周辺回路、25……ホールドモード信号、26
……内部バス、27……アドレスバス、28……データバ
ス、29……コントロールバス、30……割込み要求信号、
40〜44……外部端子、50……ホールドマスクフラグ、51
……リード・ライトバッファ、52……インバータゲー
ト、53……ANDゲート、54……アドレスデコーダ、55…
…ホールドマスクフラグ選択信号、60……ライト信号、
61……リード信号、62……セット信号、63……クリア信
号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】中央処理装置と、この中央処理装置に割込
   み要求信号を発生する周辺回路と、前記中央処理装置が
   外部にアクセスを行なう外部端子を備えた外部インタフ
   ェースと、前記中央処理装置のホールド機能をホールド
   要求信号に従って制御するホールド制御回路とを有する
   マイクロコンピュータにおいて、前記ホールド制御回路
   が、前記ホールド要求信号の受付けを制御しかつプログ
   ラムによりデータ設定ができるアドレスマッピングされ
   た１ビットのホールドマスクフラグを備え、前記中央処
   理装置の命令実行により、前記ホールドマスクフラグが
   設定された後ホールド要求信号が入力する時にはそのホ
   ールド要求を保留し、前記中央処理装置の命令実行によ
   り前記ホールドマスクフラグがリセットされた後には前
   記ホールド要求の保留を解除するようにしたことを特徴
   とするマイクロコンピュータ。