JPS59123030A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS59123030A JPS59123030A JP22928582A JP22928582A JPS59123030A JP S59123030 A JPS59123030 A JP S59123030A JP 22928582 A JP22928582 A JP 22928582A JP 22928582 A JP22928582 A JP 22928582A JP S59123030 A JPS59123030 A JP S59123030A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- bus
- dmac2
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
四 発明の技術分野
本発明は、データ処理装置、特にダイレクト・メモリ・
アクセス・コントローラ（以下ＤＭＡＣと＋ｑ丁）がＲ
ＡＭをアクセスしている間にも、マイクロプロセッサが
上記ＲＡＭ’ｉアクセスしない処理を実行できるように
したデータ処理装置に関するものであるｇ （Ｂ） 技術の背景と問題点 従来から、ＤＭＡＣをもうけ、いわゆるＤＭＡにてデー
タ転送を行うことが行われていた、この場合、ＨＡＬＴ
サイクル・スチール・モードやＨＡＬＴ・バース）−モ
ードと呼ばれる方法が知られているが、高速転送を行わ
せる場合には後者モードを使用することとなり、この間
マイクロプロ竜ツザの動作を停止する必要があった」こ
のために上記の如き場合には、マイクロプロセッサによ
る処理、がいわば全（停止されてしまい、ＲＡＭ−ｅア
クセスしない処理をも実行できないものとなっていた。
アクセス・コントローラ（以下ＤＭＡＣと＋ｑ丁）がＲ
ＡＭをアクセスしている間にも、マイクロプロセッサが
上記ＲＡＭ’ｉアクセスしない処理を実行できるように
したデータ処理装置に関するものであるｇ （Ｂ） 技術の背景と問題点 従来から、ＤＭＡＣをもうけ、いわゆるＤＭＡにてデー
タ転送を行うことが行われていた、この場合、ＨＡＬＴ
サイクル・スチール・モードやＨＡＬＴ・バース）−モ
ードと呼ばれる方法が知られているが、高速転送を行わ
せる場合には後者モードを使用することとなり、この間
マイクロプロ竜ツザの動作を停止する必要があった」こ
のために上記の如き場合には、マイクロプロセッサによ
る処理、がいわば全（停止されてしまい、ＲＡＭ−ｅア
クセスしない処理をも実行できないものとなっていた。
これは、従来第１図図示の如（、マイクロプロセッサ（
Ｍｐｕ）ｉのアドレス会バスとＤＭＡＣ２のアドレス会
バスとが共通であり、夫々がＲＡＭ３（図示の場合には
ＲＯＭを含む）を共通にアクセスできるように構成され
ているためであった。
Ｍｐｕ）ｉのアドレス会バスとＤＭＡＣ２のアドレス会
バスとが共通であり、夫々がＲＡＭ３（図示の場合には
ＲＯＭを含む）を共通にアクセスできるように構成され
ているためであった。
そして、ＤＭＡＣ２によるデーター転送時に図示ＨＡＬ
Ｔ信号によってマイクロプロセッサ１に停止状態を・要
求していた。なお図示の場合には、データ・バスも、マ
イクロプロセッサ１とＤＭＡＣ２とＲＡＭ（ＲＯＭ）３
と入出力制御回路４とに夫々共通に一構成されている。
Ｔ信号によってマイクロプロセッサ１に停止状態を・要
求していた。なお図示の場合には、データ・バスも、マ
イクロプロセッサ１とＤＭＡＣ２とＲＡＭ（ＲＯＭ）３
と入出力制御回路４とに夫々共通に一構成されている。
（ｑ 発明の目的と構成
本発明は上記の問題を解決することケ目的としており、
本発明のデータ処理装置は、マイクロプロセッサとマイ
クロ命令が格納されてなるＲＯＭとデータが格納される
ＲＡＭと該ＲＡＭに対して −上記マイクロプロセッサ
の処理とは独立してアクセスを行うダイレクト・メモリ
・アクセス・コントローラを少な（ともそなえ、上記マ
イクロプロセッサのアドレス・バスと上記ダイレフ）−
メモリ・アクセス・コントローラのアドレス・バスとが
共通化されて上記）ＬＡＭをアクセスするよう構成され
るデータ処理装置において、上記マイクロプロセッサの
アドレス・バスと上記ダイレクト・メモリ・アクセス書
コントローラのアドレス・バスとをゲート回路によって
接続・分離可能に構成してなり、上記ダイレクト・メモ
リーアクセス・コントローラが上記ＲＡＭをアクセスし
つつある。
本発明のデータ処理装置は、マイクロプロセッサとマイ
クロ命令が格納されてなるＲＯＭとデータが格納される
ＲＡＭと該ＲＡＭに対して −上記マイクロプロセッサ
の処理とは独立してアクセスを行うダイレクト・メモリ
・アクセス・コントローラを少な（ともそなえ、上記マ
イクロプロセッサのアドレス・バスと上記ダイレフ）−
メモリ・アクセス・コントローラのアドレス・バスとが
共通化されて上記）ＬＡＭをアクセスするよう構成され
るデータ処理装置において、上記マイクロプロセッサの
アドレス・バスと上記ダイレクト・メモリ・アクセス書
コントローラのアドレス・バスとをゲート回路によって
接続・分離可能に構成してなり、上記ダイレクト・メモ
リーアクセス・コントローラが上記ＲＡＭをアクセスし
つつある。
間に、上記ゲート回路を分離状態として、上記マイクロ
プロセッサが上記ＲＡＭをアクセスしない処理を実行す
るようにしたことを特徴としている。
プロセッサが上記ＲＡＭをアクセスしない処理を実行す
るようにしたことを特徴としている。
以下図面を参照しつつ説明する。
ｐ）発明の実施例
第２図は本発明の一実施例構成を示す。図中の符号１．
２． ３は第１図に対応し、５はＲＯＭ。
２． ３は第１図に対応し、５はＲＯＭ。
６はマイクロプロセッサのアドレス会バス、７はＤＭＡ
Ｃのアドレス・バス、８は本発明においてもうけられて
いるゲート回路、９はマイクロ・プロセッサとＤＭＡＣ
との間のデータ・バス、１０は転送要求信号レジスタ、
１１はチャネル選択回路部。
Ｃのアドレス・バス、８は本発明においてもうけられて
いるゲート回路、９はマイクロ・プロセッサとＤＭＡＣ
との間のデータ・バス、１０は転送要求信号レジスタ、
１１はチャネル選択回路部。
１２はＤＭＡＣによるデータ転送を許可する信号ＤＧＲ
Ｎｒを発するためのフリップ・フロップ、１３はアンド
回路、１４はデータ転送用バスを表わしている。
Ｎｒを発するためのフリップ・フロップ、１３はアンド
回路、１４はデータ転送用バスを表わしている。
通常の状態においては、図示フリップ・フロップ１２が
信号ＤＧＲＮＴを論理「０」としており、図示ゲート回
路８が接続状態とされ、アドレス・バス６はアドレス・
ぶスフと接続されている。このためにマイクロプロセッ
サ１からＤＭＡＣ２へのアクセスは自由に行うことがで
きる状態にある。
信号ＤＧＲＮＴを論理「０」としており、図示ゲート回
路８が接続状態とされ、アドレス・バス６はアドレス・
ぶスフと接続されている。このためにマイクロプロセッ
サ１からＤＭＡＣ２へのアクセスは自由に行うことがで
きる状態にある。
データ転送を開始するに当っては、マイクロプロセッサ
１が入出力装置の状態を監視し、必要なときに、データ
・バス９な介して転送要求信号レジスタ１０のいずれか
のピットナオンにし、１記への信号ＴＸＲＱＱないしＴ
ＸＲＱ３のいずれかをオンするように−ｊる。転送に当
っては予めセットされたチャネルの結果が信号ＴＸＡＫ
Ａや信号ＴＸＡＫＢ ＫＴＸＳＴＢとから必要な人出・
力装置からのクロック・タイミング例えば＞、９！６２
： Ｄ Ｍ Ａがセレクトされる。
１が入出力装置の状態を監視し、必要なときに、データ
・バス９な介して転送要求信号レジスタ１０のいずれか
のピットナオンにし、１記への信号ＴＸＲＱＱないしＴ
ＸＲＱ３のいずれかをオンするように−ｊる。転送に当
っては予めセットされたチャネルの結果が信号ＴＸＡＫ
Ａや信号ＴＸＡＫＢ ＫＴＸＳＴＢとから必要な人出・
力装置からのクロック・タイミング例えば＞、９！６２
： Ｄ Ｍ Ａがセレクトされる。
従来からＤＭＡＣが転送な行う場合には、第１図にも明
らかにされているように、ＤＭＡＣ２は信号Ｄ ＲＱＨ
をオンとしてマイクロプロセッサ１に通知し、マイクロ
プロセッサ１からは停止状態に入ったことを示す形で信
号ＤＧＲＮＴが論理「１」と、されるように構成されて
いる。
らかにされているように、ＤＭＡＣ２は信号Ｄ ＲＱＨ
をオンとしてマイクロプロセッサ１に通知し、マイクロ
プロセッサ１からは停止状態に入ったことを示す形で信
号ＤＧＲＮＴが論理「１」と、されるように構成されて
いる。
本発明の場合には、マイ・クロプロセッサ１が停止状態
にならないようＫしていることから、信号ＤＲＱＨのオ
ンに対応してマイクロプロセッサ１から信号ＤＧＲＮＴ
す受取ることができない。このために、第２図図示にお
いては、ＤＭＡＣ２が信号ＤＲＱＨをオンにしたことに
対応して、フリップ・フロップ１２をセットし、信号Ｄ
ＧＲＮＴを論理「１」にするようにする。これによって
、第２図図示においてＤＭＡＣ２は信号ＤＧＲＮＴが論
理「１」となったことを知り、ゲート回路８が分離状態
とされる。即ち、マイクロプロセッサ１のアドレス・バ
ス６とＤＭＡＣ２のアドレス・バス７とが分離される。
にならないようＫしていることから、信号ＤＲＱＨのオ
ンに対応してマイクロプロセッサ１から信号ＤＧＲＮＴ
す受取ることができない。このために、第２図図示にお
いては、ＤＭＡＣ２が信号ＤＲＱＨをオンにしたことに
対応して、フリップ・フロップ１２をセットし、信号Ｄ
ＧＲＮＴを論理「１」にするようにする。これによって
、第２図図示においてＤＭＡＣ２は信号ＤＧＲＮＴが論
理「１」となったことを知り、ゲート回路８が分離状態
とされる。即ち、マイクロプロセッサ１のアドレス・バ
ス６とＤＭＡＣ２のアドレス・バス７とが分離される。
またマイクロプロセッサ１からのリードＲ／ライトＷ信
号もゲート回路８によって分離される。この結果、］）
ＭＡＣ２からのアドレス情報はマイクロプロセッサエリ
アドレス−バス６の内容に影響されることな（、ＲＡＭ
３をアクセスしデータ転送用バス１４を介してデータ転
送を行うことが可能となる。この間、マイクロプロセッ
サ１はＲＡＭ ３編アクセスしない形での処理を継続す
ることができる。
号もゲート回路８によって分離される。この結果、］）
ＭＡＣ２からのアドレス情報はマイクロプロセッサエリ
アドレス−バス６の内容に影響されることな（、ＲＡＭ
３をアクセスしデータ転送用バス１４を介してデータ転
送を行うことが可能となる。この間、マイクロプロセッ
サ１はＲＡＭ ３編アクセスしない形での処理を継続す
ることができる。
上記データ転送が終了すると、ＤＭＡＣ２は信号ＤＥＮ
Ｄｙ発し、転送要求信号レジスタ１０をリセットし、信
号ＴＸＲＱＯないしＴＸＲＱ ３を自動的にオフにする
。これに伴って、信号Ｄ ＲＱＨがオフされ、スリップ
・フロップ１２がリセットされ、信号ＤＧＨＮＴが論理
「０」とされる。即ち、ゲート回路８−が接続状態に戻
される。なお、上記データ転送を途中で中断したいとき
には、ＤＭＡＣ２ｄｉマイクロプロセッサ１に対してｒ
００Ｊ’＆ライトした上でＤＭＡＣ２自身をリセットす
ればよい。このようにすることによって、ＤＭＡＣ２は
完全に停止し、しかもこのときのアドレスやバイトカウ
ンタ（図示せず）の内容は残っており、その後続いて転
送を行う如き場合には、制御レジスタ（図示せず）ｌ再
セットすれば足りる。
Ｄｙ発し、転送要求信号レジスタ１０をリセットし、信
号ＴＸＲＱＯないしＴＸＲＱ ３を自動的にオフにする
。これに伴って、信号Ｄ ＲＱＨがオフされ、スリップ
・フロップ１２がリセットされ、信号ＤＧＨＮＴが論理
「０」とされる。即ち、ゲート回路８−が接続状態に戻
される。なお、上記データ転送を途中で中断したいとき
には、ＤＭＡＣ２ｄｉマイクロプロセッサ１に対してｒ
００Ｊ’＆ライトした上でＤＭＡＣ２自身をリセットす
ればよい。このようにすることによって、ＤＭＡＣ２は
完全に停止し、しかもこのときのアドレスやバイトカウ
ンタ（図示せず）の内容は残っており、その後続いて転
送を行う如き場合には、制御レジスタ（図示せず）ｌ再
セットすれば足りる。
マイクロプロセッサ１がＲＡＭ３からデータをリード／
ライトすることが希望される場合には、第２図図示のデ
ータ転送用バス１４を図示しないゲート回路を介してマ
イクロプロセッサ１と接続するよう構成しくおき、マイ
クロプロセッサ１用に１つのチャネルを用意し、ＤＭＡ
転送によって、マイクロプロセッサ１とＲＡＭ３との間
でデータ転送せしめるように′ｊればよい。また、マイ
クロプロセッサ１において、ＤＭＡＣ２が現にデータ転
送中であるか否かを知る必要がある如き場合には、上述
の信号ＤＧＲＮＴをマイクロプロセッサ１０入力レジス
タ（図示せず）に導びくようにしておけば足りる。
ライトすることが希望される場合には、第２図図示のデ
ータ転送用バス１４を図示しないゲート回路を介してマ
イクロプロセッサ１と接続するよう構成しくおき、マイ
クロプロセッサ１用に１つのチャネルを用意し、ＤＭＡ
転送によって、マイクロプロセッサ１とＲＡＭ３との間
でデータ転送せしめるように′ｊればよい。また、マイ
クロプロセッサ１において、ＤＭＡＣ２が現にデータ転
送中であるか否かを知る必要がある如き場合には、上述
の信号ＤＧＲＮＴをマイクロプロセッサ１０入力レジス
タ（図示せず）に導びくようにしておけば足りる。
（Ｂ） 発明の詳細
な説明した如く、本発明によれは、ＤＭＡ転送の間にも
マイクロプロセッサが所定の範囲で処理を継続すること
ができ、ＤＭＡ転送によってきわめて長いデータを転送
する如き場合に特に有効となる。即ち磁気テープの内容
などを書き写すなどの場合に有効となる。またＤＭＡＣ
に入力せしめるクロックが、選択されている入出力装置
のタイミングに同期させることが可能となり、ＤＭＡ転
送が容易となる。 ゛
マイクロプロセッサが所定の範囲で処理を継続すること
ができ、ＤＭＡ転送によってきわめて長いデータを転送
する如き場合に特に有効となる。即ち磁気テープの内容
などを書き写すなどの場合に有効となる。またＤＭＡＣ
に入力せしめるクロックが、選択されている入出力装置
のタイミングに同期させることが可能となり、ＤＭＡ転
送が容易となる。 ゛
【図面の簡単な説明】
第１図は従来のＤＭＡＣをもつデータ処理装置の一例、
第２図は本発明の一実施例構成を示′ｊ。 図中、１はマイクロプロセッサ、２はダイレクト・メモ
リーアクセス・コントローラ、３は’ＲＡＭ。 ５はＲＯＭ、６はマイクロプロセッサのアドレス・バス
、７はダイレクト・メモリーアクセス・コントローラの
アドレス・バス、８はゲート回路。 １０は転送要求信号レジスタ、ＤＧＲＮＴはデータ転送
を許可する信号を表わす。
第２図は本発明の一実施例構成を示′ｊ。 図中、１はマイクロプロセッサ、２はダイレクト・メモ
リーアクセス・コントローラ、３は’ＲＡＭ。 ５はＲＯＭ、６はマイクロプロセッサのアドレス・バス
、７はダイレクト・メモリーアクセス・コントローラの
アドレス・バス、８はゲート回路。 １０は転送要求信号レジスタ、ＤＧＲＮＴはデータ転送
を許可する信号を表わす。
Claims (1)
- マイクロプロセッサとマイクロ命令が格納されてなるＲ
ＯＭとデータが格納されるＦＬＡＭと該ＲＡＭに対して
上記マイクロプロセッサの処理とは独立してアクセスを
行うダイレクト−メモリ・アクセス・コントロー２を少
なくともそなえ、上記マイクロプロセッサのアドレス・
バスと上記ダイレクト・メモリ・アクセス・コントロー
ラのアドレス・バスとが共通化されて上記ｉｔ Ａ Ｍ
ケアクセスするよう構成されるデータ処理装置におい
て、上記マイクロプロセッサのアドレス−バスと上記ダ
イレクトｅメモリ中アクセス慟・コントローラのアドレ
ス・バスとをゲート回路によって接続・分離可能に構成
してなり、上部ダイレクトΦメモリーアクセス・コント
ローラが上記ＲＡＭをアクセスしつつある間に、上記ゲ
ート回路を分離状態として、上記マイクロプロセッサが
主君ＣＲＡＭヶアクセスしない処理を実行するようにし
たことケ特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22928582A JPS59123030A (ja) | 1982-12-29 | 1982-12-29 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22928582A JPS59123030A (ja) | 1982-12-29 | 1982-12-29 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59123030A true JPS59123030A (ja) | 1984-07-16 |
Family
ID=16889720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22928582A Pending JPS59123030A (ja) | 1982-12-29 | 1982-12-29 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621056A (ja) * | 1985-06-07 | 1987-01-07 | Fujitsu Ltd | デ−タ転送装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436138A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Direct memory access system |
| JPS5440040A (en) * | 1977-09-06 | 1979-03-28 | Toshiba Corp | Common bus control system |
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
-
1982
- 1982-12-29 JP JP22928582A patent/JPS59123030A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436138A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Direct memory access system |
| JPS5440040A (en) * | 1977-09-06 | 1979-03-28 | Toshiba Corp | Common bus control system |
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621056A (ja) * | 1985-06-07 | 1987-01-07 | Fujitsu Ltd | デ−タ転送装置 |
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