JPH05274250A

JPH05274250A - 情報処理装置

Info

Publication number: JPH05274250A
Application number: JP6717992A
Authority: JP
Inventors: Tatsuo Teruyama; 竜生照山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-03-25
Filing date: 1992-03-25
Publication date: 1993-10-22

Abstract

(57)【要約】【目的】この発明は、システムバスとローカルバスの
接続解放状態を、プログラムの実行中であっても変更可
能として、処理の効率化を図った情報処理装置を提供す
ることを目的とする。【構成】この発明は、情報処理の制御中継となるマイ
クロプロセッサユニット（ＭＰＵ）２と、ＭＰＵ２に接
続されたローカルバス５と、ＤＭＡＣ７が接続されたシ
ステムバス８と、ローカルバス５とシステムバス８の双
方に接続されて、システムバス８に接続されたＤＭＡＣ
７からのバス解放要求に対してローカルバス５とシステ
ムバス８とを分離してシステムバス８のみを解放し、又
はシステムバス８に接続されたＤＭＡＣ７からのバス解
放要求に対してローカルバス５とシステムバス８を接続
して双方を解放する調停を選択的に行うバスアービタ４
とからなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばコアプロセッ
サ、Ｉ／Ｏ装置、メモリなどをオンチップに集積化した
１チップマイクロコンピュータと外部のシステムバスと
の間を調停するバスアービタを備えた情報処理装置に関
するものである。

【０００２】

【従来の技術】従来の１チップマイクロコンピュータを
含むシステムの構成を図５に示す。

【０００３】図５に示すシステムでは、１チップマイク
ロコンピュータ５０と、ダイレクト・メモリ・アクセス
・コントローラ（ＤＭＡＣ５１）と、外部メモリ５３
と、外部Ｉ／Ｏ５２と、これらを相互に接続するシステ
ムバス５４とから構成される。さらに、１チップマイク
ロコンピュータ５０には、種々の演算処理を行なうコア
ＭＰＵ５５と、内部メモリ５６と、バッファ５７と、こ
れらを相互に接続するローカルバス５８とが具備されて
いる。

【０００４】このようなシステムでは、通常バッファ５
７は開いており、コアＭＰＵ５５は内部メモリ５６、外
部メモリ５３、外部Ｉ／Ｏ５２とデータ転送をしながら
必要な処理を行なっている。ところが、ＤＭＡＣ５１が
システムバス５４を使用して外部メモリ５３と外部Ｉ／
Ｏ５２間のデータ転送を行なう場合は、少なくともシス
テムバス５４をＤＭＡＣ５１に解放する必要がある。従
来の１チップマイクロコンピュータ５０では、このよう
な場合には、コアＭＰＵ５５の動作を中断し、バッファ
５７を閉じて、システムバス５４をＤＭＡＣ５１に解放
する。

【０００５】また、１チップマイコンではないが、特開
昭５９−１０３１２１号公報では、上記１チップマイク
ロコンピュータを複数のチップで構成したボードと、ボ
ード外のシステムバスとのアービトレーションについて
述べられている。そこでは、ボード外のＤＭＡＣがシス
テムバスを使用する時は、ボードとシステムバスの間に
あるバッファを閉じ、システムバスをＤＭＡＣに解放す
るが、コアＭＰＵはボード内部のメモリとの間で処理が
行なえる間は動作を停止せず、ＤＭＡＣによるシステム
バス上でのデータ転送と並行してボード内の処理が進め
られるような装置が開示されている。なお、この公知例
には開示されていないが、ボード部分を１チップマイク
ロコンピュータに置き換えても同様な効果が得られる。

【０００６】しかし、このようにバッファ５７をローカ
ルバス５８とシステムバス５４の間に設けた場合、バッ
ファ５７を閉じることによってコアＭＰＵ５５とＤＭＡ
Ｃ５１が並列に動作できるという利点がある一方、ＤＭ
ＡＣ５１は１チップマイクロコンピュータ５０内の内部
メモリ５６にはアクセスできないという欠点があった。

【０００７】１チップマイクロコンピュータ５０内でコ
アＭＰＵ５５が処理をしている時にページフォルトなど
によって、外部Ｉ／Ｏ５２や外部メモリ５３から１ペー
ジ分の命令やデータを内部メモリ５６にブロック転送す
るような場合には、コアＭＰＵ５５がそれを処理するよ
りも、ＤＭＡＣ５１が処理する場合の方が効率が良い場
合がある。従来のシステムではＤＭＡＣ５１は１チップ
マイクロコンピュータ５０内のローカルバス５８を使用
することが出来ないため、代わりにコアＭＰＵ５５がデ
ータ転送を行なうことにより、処理効率が低下するとい
う問題があった。

【０００８】一方、他の１チップマイクロコンピュータ
（モトローラ社，ＭＣ６８３３２）は、図５に類似した
構成のＭＣＵであるが、バスを切り離すためのバッファ
が、システムバスとローカルバスの間にあるだけでな
く、コアＭＰＵとローカルバスの間にも設けられてい
る。ＭＣ６８３３２には通常のモードとスレーブモード
の２つのモードがある。外部のＤＭＡＣからバス解放要
求があると、通常のモードではシステムバスとローカル
バスの間にあるバッファだけを閉じて、システムバスだ
けをＤＭＡＣに解放する。一方、スレーブモードでは、
ローカルバスとコアＭＰＵの間にあるバッファだけを閉
じて、システムバスとローカルバスの両方をＤＭＡＣに
解放する。

【０００９】しかし、このスレーブモードはプロセッサ
のリセット時に特定の外部ピンのレベルにしたがって設
定されるだけで、それ以後はソフトウェアから変更する
ことはできない。すなわち、外部からバス解放要求があ
ったときに、システムバスだけを解放するのか、それと
もシステムバスとローカルバスの両方を解放するのかと
いう選択はリセット時にしか行なえず、処理の途中でダ
イナミックに変更することはできなかった。

【００１０】

【発明が解決しようとする課題】以上述べたように、Ｄ
ＭＡＣが内部メモリと外部Ｉ／Ｏなどとの転送を行なう
時は、システムバスとローカルバスの両方を解放する方
が効率が良い。一方で、ＤＭＡＣが外部メモリと外部Ｉ
／Ｏとの間でデータ転送する時はシステムバスだけを解
放し、可能ならばコアＭＰＵも並列動作させた方が効率
が良い。実際の処理では以上２つのうちどちらかも起こ
りうるが、ＭＣ６８３３２ではリセット時に選択したモ
ードで固定されているため、上記の２つの処理の内どち
らか片方にしか対応できず、処理の効率が損なわれると
いう不具合があった。

【００１１】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、異なるバス間
の接続解放状態を、プログラムの実行処理中であっても
変更可能とし、処理の効率化を達成し得る情報処理装置
を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の特徴は、第１のバスと、第１のバ
スに接続された第１のバスマスタと、第２のバスと、第
２のバスに接続された第２のバスマスタと、第１のバス
マスタ又は第２のバスマスタからのプログラムにより、
第１のバスと第２のバスが第１のバスマスタにのみ解放
された状態Ａ、又は第１のバスと第２のバスが第２のバ
スマスタにのみ解放された状態Ｂ、又は第１のバスが第
１のバスマスタに解放され、かつ第２のバスが第２のバ
スマスタに解放された状態Ｃに第１のバスと第２のバス
の状態を随時選択的に調停するバスアービタとから構成
される。

【００１３】また、この発明の第２の特徴は、情報処理
の制御中枢となるマイクロプロセッサユニット（ＭＰ
Ｕ）と、ＭＰＵに接続されたローカルバスと、バスマス
タが接続されたシステムバスと、ローカルバスとシステ
ムバスの双方に接続されて、ＭＰＵ又はシステムバスに
接続されたバスマスタからプログラムにより随時書き換
え可能なモード選択ビットを備え、このビットの状態に
したがって、システムバスに接続されたバスマスタから
のバス解放要求に対してローカルバスとシステムバスと
を分離してシステムバスのみを解放し、又はローカルバ
スとシステムバスを接続して双方を解放する調停を選択
的に行うバスアービタとから構成される。

【００１４】

【作用】上記構成において、この発明は、プログラムが
実行処理されている状態にあっても、第１のバスと第２
のバスを接続した状態で第２のバスマスタにのみ解放す
ることと、第１のバスと第２のバスとを分離して、それ
ぞれのバスに接続されるバスマスタにそれぞれのバスを
解放することを選択的にできるようにし、又はシステム
バスとローカルバスを接続した状態でシステムバスに接
続されたバスマスタにのみ解放できることと、システム
バスとローカルバスを分離して、それぞれのバスに接続
されるバスマスタにそれぞれのバスを解放することを選
択的にできるようにしている。

【００１５】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００１６】図１はこの発明の一実施例に係わる情報処
理装置の構成を示すブロック図である。

【００１７】図１において、１チップマイクロコンピュ
ータ１内にはコアＭＰＵ２、内部メモリ３、バスアービ
タ４がオンチップ化されており、これらは１チップマイ
クロコンピュータ１内のローカバス５によって互いに接
続されている。コアＭＰＵ１内には、コアＭＰＵ１をロ
ーカルバス５から電気的に切り離すかどうかを制御する
バスコントローラ６があり、これには、ローカルバス５
の解放を要求するためのリクエスト信号と解放が許可さ
れたことを示すためのアクノリッジ信号とが接続されて
いる。

【００１８】バスアービタ４には、１チップマイクロコ
ンピュータ１外部の例えばＤＭＡＣ７などのバスマスタ
からのバス解放要求のための外部リクエスト信号が入力
され、それに対する応答信号（許可信号）である外部ア
クノリッジ信号が接続されている。また、コアＭＰＵ１
に対するリクエスト信号と、アクノリッジ信号も接続さ
れている。

【００１９】また、１チップマイクロコンピュータ１の
外部には外部周辺モジュール間を接続するためのシステ
ムバス８が設けられてあり、これがバスアービタ４に接
続されている。バスアービタ４にはシステムバス８とロ
ーカルバス５とが接続されているが、これらのバスはバ
スアービタ４の指示により、バスアービタ４内部で互い
に接続することも出来るし、電気的に絶縁することも出
来る。

【００２０】さらに、１チップマイクロコンピュータ１
外部からバス権の解放要求があったときに、システムバ
ス８の解放と同時にローカルバス５も解放するかどうか
を指定するモード選択ビット９がバスアービタ４内部に
設けられている。モード選択ビット９はコアＭＰＵ２ま
たは外部バスマスタから書きかえ可能であり、必要に応
じて処理の途中で書き換える。

【００２１】また、バスアービタ４は、ウエイト状態に
あったコアＭＰＵ２からのバスサイクルを再実行させる
ためのリトライ信号を備えており、この信号はコアＭＰ
Ｕ２のバスコントローラ６に接続されている。

【００２２】１チップマイクロコンピュータ１外部に
は、外部バスマスタとして例えばＤＭＡＣ７や、外部Ｉ
／Ｏ１０、外部メモリ１１が設けられており、これらは
すべてシステムバス８に接続されている。

【００２３】次に、図２と図３を用いて上記実施例の動
作を説明する。

【００２４】図２は、上記実施例における１チップマイ
クロコンピュータ１の状態遷移図であり、図３は上記実
施例のバスアービタ４の動作を示すタイミングチャート
である。

【００２５】本発明に係わる１チップマイクロコンピュ
ータ１にはバスアービトレーションに関して３つの状態
があり、それぞれについて以下に説明する。

【００２６】＜状態Ａ＞ローカルバス５、システムバス
８ともに外部に解放していない状態である。外部リクエ
ストがない時は状態Ａのままである。外部リクエストが
発生すると、モード選択ビットが“０”（システムバス
８だけの解放要求）のときは状態Ｃに遷移する。一方、
モード選択ビットが“１”のときは状態Ｂに遷移する。

【００２７】＜状態Ｂ＞ローカルバス５、システムバス
８ともに解放している状態である。外部リクエストが継
続してモード選択ビットが“１”のときは状態Ｂのまま
である。外部リクエストがネゲートすると状態Ａに遷移
する。一方、外部リクエストが継続したままでモード選
択ビットが“０”に変化した場合は、状態Ｃに遷移す
る。

【００２８】＜状態Ｃ＞システムバス８だけを解放して
いて、ローカルバス５はコアＭＰＵ２が使用している状
態である。モード選択ビットが“０”で外部リクエスト
が継続している時は状態Ｃのままである。外部リクエス
トがネゲートすると状態Ａに遷移する。なお、デッドロ
ックを防ぐため状態Ｃから状態Ｂへは遷移しない。

【００２９】通常コアＭＰＵ２が動作している時は、コ
アＭＰＵ２は主として内部メモリ３をアクセスしながら
処理を続けているが、時として、外部メモリ１１や外部
Ｉ／Ｏ１０にアクセスする必要があるため、バスアービ
タ４はローカルバス５とシステムバス８とを互いに接続
した状態にしておき、いずれのバスもコアＭＰＵ２がバ
ス権を握っている状態になっている。

【００３０】次に、図３のタイムチャートを用いて各遷
移における動作を説明する。

【００３１】＜状態Ａ→状態Ｃ＞外部Ｉ／Ｏ１０と外部
メモリ１１との間でのデータ転送の必要が生じた時は、
ＭＰＵ２はモード選択ビット９に予め“０”を書き込
み、ＤＭＡＣ７に対してデータ転送の指示を送る。これ
により、ＤＭＡＣ７は指示されたデータ転送を行なうた
めに外部リクエスト信号をアサートとし、バスアービタ
４に対してバスの解放を要求する。

【００３２】一方、バスアービタ４は、外部リクエスト
信号がアサートされると、モード選択ビット９の状態に
したがってバスを解放する。すなわち、モード選択ビッ
ト９が“０”のときは外部リクエトがアサートされた時
にローカルバスを解放せず、システムバス８だけを解放
する。この場合、コアＭＰＵ２が現在実行中のバスサイ
クルが終了したことをバスアービタ４が確認すると、ロ
ーカルバス５とシステムバス８とを電気的に絶縁し、コ
アＭＰＵ２が次のバスサイクルを開始しても、システム
バス８がドライブされないようにする。また逆に、シス
テムバス８側の信号がローカルバス５に影響を与えない
ようにする。

【００３３】次に、外部アクノリッジ信号をアサートし
て、ＤＭＡＣ７にシステムバスの解放を通知する。ただ
し、バスアービタ４は、コアＭＰＵ２に対するリクエス
ト信号をネゲートしたままにしておき、コアＭＰＵ２に
対してバス権の解放を要求しない。

【００３４】一方、ＤＭＡＣ７は外部アクノリッジ信号
がアサートされるとシステムバス８が解放されたことを
認識し、システムバス８を介して外部Ｉ／Ｏ１０とメモ
リ１１との間のデータ転送を行なう。

【００３５】以上がシステムバス８だけを解放する場合
の動作であるが、ここで注目すべきは、モード選択ビッ
ト９が“０”のときは、外部からバス権の要求があって
もシステムバス８だけを解放し、ローカルバス５は相変
わらずコアＭＰＵ２が使用できる状態にあることであ
る。したがって、この期間は、ローカルバス５に直接接
続されている内部メモリ３に対してのみコアＭＰＵ２は
アクセスすることができるため、それらへのアクセスだ
けで実行できるコアＭＰＵ２の処理は、外部のＤＭＡＣ
７の動作と並行して行なうことができる。

【００３６】ただし、状態ＣにおいてコアＭＰＵ２が外
部Ｉ／Ｏ１０、外部メモリ１１とデータ転送を開始して
も、システムバス８はコアＭＰＵ２と分離されているの
でバスサイクルに対する応答がなく、そのバスサイクル
はウエイト状態になる。

【００３７】＜状態Ｃ→状態Ａ＞ＤＭＡＣ７が外部リク
エスト信号をネゲートし、バス権を放棄すると、バスア
ービタ４は外部アクノリッジ信号をネゲートしてバス使
用権を取り戻し、さらに、ローカルバス５とシステムバ
ス８とを再び相互接続する。この時、コアＭＰＵ２と外
部Ｉ／Ｏ１０、外部メモリ１１とのデータ転送がウエイ
ト状態になっていれば、バスアービタ４はコアＭＰＵ２
にリトライ信号を送って、ウエイト状態になっているバ
スサイクルを再実行させる。

【００３８】＜状態Ａ→状態Ｂ＞次に、例えば内部メモ
リ３と外部メモリ１１との間のデータ転送のように、ロ
ーカルバス５とシステムバス８の両方のバスを使用しな
いと転送できないような転送をＤＭＡＣ７に行なわせる
場合の動作を説明する。

【００３９】このような場合は、コアＭＰＵ２が予めモ
ード選択ビット９を“１”に設定してから、ＤＭＡＣ７
に転送開始を指示する。ＤＭＡＣ７は転送指示がある
と、同様に外部リクエスト信号をアサートして、バスア
ービタ４にバス解放を要求するが、バスアービタ４は、
モード選択ビットが“１”であるから、ローカルバス５
も解放するようにリクエスト信号をコアＭＰＵ２に送
る。

【００４０】一方、コアＭＰＵ２はローカルバス５を解
放できる状態になると、アクノリッジ信号をバスアービ
タ４にアサートする。バスアービタ４はこれを確認する
と、外部アクノリッジ信号をアサートし、ＤＭＡＣ７に
バスの解放を伝える。また、この場合は、両方のバスを
解放するので、ローカルバス５とシステムバス８とは互
いに接続されたままである。

【００４１】この場合は、ローカルバス５も外部に解放
してしまうので、コアＭＰＵ２はいかなるバスサイクル
もできなくなる。この時、コアＭＰＵ２はバスサイクル
を必要としない処理は続行するが、一旦バスサイクルを
必要とする処理が生ずるとＤＭＡＣ７がバス権を返還す
るまでは、処理が中断される。

【００４２】＜状態Ｂ→状態Ａ＞ＤＭＡＣ７は指示され
たデータ転送を終了すると外部リクエスト信号をネゲー
トするので、バスアービタ４はそれにより、リクエスト
信号をネゲートしてコアＭＰＵ２にローカルバスのバス
権を返還する。さらに、外部アクノリッジ信号をネゲー
トし、システムバスのバス権も返還する。

【００４３】＜状態Ｂ→状態Ｃ＞状態Ｂのときに、外部
ＤＭＡＣ７が内部メモリ３とのデータ転送を終了し、続
けて外部メモリ１１と外部Ｉ／Ｏ１０との転送を始める
ような場合は、ローカルバス５は必要ないため外部リク
エスト信号はそのままでモード選択ビットを“０”に書
き換えることによって、ローカルバス５の使用権だけを
放棄する。

【００４４】バスアービタ４は外部リクエスト信号が発
生している状態でモード選択ビットが“１”から“０”
に変化すると、ローカルバス５とシステムバス８とを分
離し、コアＭＰＵ２に対するリクエスト信号をネゲート
する。コアＭＰＵ２はアクノリッジ信号をネゲートして
バス権を取り戻すと、ローカルバス５を使用する処理を
開始する。

【００４５】また、状態Ｃから状態Ｂへは直接遷移しな
い。状態Ｃでモード選択ビットを“１”に変更しても、
ローカルバス５は解放されない。これを許すと、状態Ｃ
でコアＭＰＵ２から外部メモリ１１などへのバスサイク
ルが中断しているときに、状態Ｂへ遷移することが考え
られ、このとき、ＤＭＡＣ７が内部メモリ３に対してア
クセスを始めると、バスがデッドロックする可能性があ
るからである。ＤＭＡＣ７がローカルバス５を使用する
場合は、一度バス権を解放して状態Ａに戻ってからあら
ためて外部リクエスト信号をアサートする必要がある。

【００４６】以上のように、本実施例では、外部リクエ
スト信号によってバス解放要求があった時に、ローカル
バス５を解放するかどうかの選択をバスアービタ４内の
モード選択ビット９によって行なっているが、モード選
択ビット９の代わりに２本の外部リクエスト信号を設け
てそれにより選択をする方法もある。

【００４７】このような方法を実現する構成を図４に示
す。図４において、外部リクエスト１信号でバス解放要
求があった時は、システムバス８とローカルバス５の両
方を外部に解放するが、外部リクエスト２信号によって
バス解放要求があったときは、システムバス８だけを外
部に解放するようにバスアービタ４を構成する。外部の
ＤＭＡＣ７はローカルバスの解放を必要とするかしない
かによって、どちらかの外部リクエスト信号を用いてバ
スの解放を要求する。

【００４８】このように、１チップマイクロコンピュー
タ１の外部にあるバスマスタ（例えばＤＭＡＣ７）がバ
ス権を獲得してバスサイクルを行なう時に、１チップマ
イクロコンピュータ１の外部のシステムバス８だけを使
用する場合は、システムバス８だけをＤＭＡＣ７に解放
することによって、その間コアＭＰＵ２は１チップマイ
クロコンピュータ１の内部のローカルバス５を使用する
処理を並行して行なえるので、コアＭＰＵ２の稼働率が
上がり全体のスループットが向上する。また、モード選
択ビットは処理中にプログラムから設定することができ
るので、処理内容に応じた最適なバスアービトレーショ
ンを行なうことができる。

【００４９】特に、今日では、１チップマイクロコンピ
ュータ１内に比較的大きな容量のメモリを内蔵できるた
め、コアＭＰＵ２はシステムバス５を使った外部メモリ
１１へのアクセスを行なわなくても比較的長い時間処理
を続行できるようになってきているため、本発明はスル
ープットの向上に大きく寄与する。

【００５０】なお、以上の実施例では、コアＭＰＵ、内
部メモリといったローカルバスに直接接続されたものを
１チップ化している場合を例に挙げて説明しているが、
これ以外のＤＭＡコントローラ、外部Ｉ／Ｏ、外部メモ
リもすべて１チップ化されている場合であっても、本発
明の効果には明らかに変わりがない。すなわち、一部の
メモリをローカルバス側に配置し、主にＤＭＡＣがアク
セスするメモリをシステムバス側に配置し、必要に応じ
てバスアービタがシステムバス側だけをＤＭＡＣに解放
することによって、同様の効果が生じる。

【００５１】また、本発明は、上記実施例を拡張して、
バスとバスマスタを備えた処理系が複数接続されてなる
ようなシステムにあっても適用可能である。

【００５２】

【発明の効果】以上説明したように、この発明によれ
ば、プログラムが実行処理されている状態であっても異
なる２つのバスを接続して、一方のバスに接続されたバ
スマスタが双方のバスを使用できるようにし、かつそれ
ぞれのバスに接続されたバスマスタが並行してそれぞれ
のバスを使用できるようにしたので、実行処理の効率を
向上させることができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】本発明に係わる１チップマイクロコンピュータ
の状態遷移図である。

【図３】図２に示す実施例の動作を示すタイミングチャ
ートである。

【図４】本発明の他の実施例を示す構成図である。

【図５】従来のシステムを示す構成図である。

【符号の説明】

１１チップマイクロコンピュータ２コアＭＰＵ４バスアービタ５ローカルバス７ＤＭＡＣ８システムバス９モード選択ビット

Claims

【特許請求の範囲】

【請求項１】第１のバスと、前記第１のバスに接続された第１のバスマスタと、第２のバスと、前記第２のバスに接続された第２のバスマスタと、前記第１のバスマスタ又は前記第２のバスマスタからの
プログラムにより、前記第１のバスと前記第２のバスと
が前記第１のバスマスタにのみ解放された状態Ａ、又は
前記第１のバスと前記第２のバスとが前記第２のバスマ
スタにのみ解放された状態Ｂ、又は前記第１のバスが前
記第１のバスマスタに解放され、かつ前記第２のバスが
前記第２のバスマスタに解放された状態Ｃに前記第１の
バスと前記第２のバスの状態を選択的に調停するバスア
ービタとを有することを特徴とする情報処理装置。
【請求項２】前記バスアービタは、前記状態Ｃから状
態Ｂへの状態遷移を禁止してなることを特徴とする請求
項１記載の情報処理装置。
【請求項３】情報処理の制御中枢となるマイクロプロ
セッサユニット（ＭＰＵ）と、前記ＭＰＵに接続されたローカルバスと、バスマスタが接続されたシステムバスと、前記ローカルバスと前記システムバスの双方に接続され
て、前記ＭＰＵ又は前記システムバスに接続された前記
バスマスタからプログラムにより随時書き換え可能なモ
ード選択ビットを備え、このビットの状態にしたがっ
て、前記システムバスに接続された前記バスマスタから
のバス解放要求に対して前記ローカルバスと前記システ
ムバスとを分離して前記システムバスのみを解放し、又
は前記ローカルバスと前記システムバスを接続した状態
で双方を解放する調停を選択的に行うバスアービタとを
有することを特徴とする情報処理装置。
【請求項４】情報処理の制御中枢となるマイクロプロ
セッサユニット（ＭＰＵ）と、前記ＭＰＵに接続されたローカルバスと、バスマスタが接続されたシステムバスと、前記ローカルバスと前記システムバスの双方に接続され
て、前記システムバスに接続された前記バスマスタから
の第１のバス解放要求信号に対して前記ローカルバスと
前記システムバスとを分離して前記システムバスのみを
解放し、又は前記システムバスに接続された前記バスマ
スタからの第２のバス解放要求信号に対して前記ローカ
ルバスと前記システムバスを接続して双方を解放する調
停を選択的に行うバスアービタとを有することを特徴と
する情報処理装置。
【請求項５】情報処理の制御中枢となるマイクロプロ
セッサユニット（ＭＰＵ）と、前記ＭＰＵに接続されたローカルバスと、バスマスタが接続されたシステムバスと、前記ローカルバスと前記システムバスの状態を、前記ロ
ーカルバスと前記システムバスが前記ＭＰＵにのみ解放
された状態Ａ、又は前記ローカルバスと前記システムバ
スが前記システムバスに接続された前記バスマスタにの
み解放された状態Ｂ、又は前記ローカルバスが前記ＭＰ
Ｕに解放され、かつ前記システムバスが前記システムバ
スに接続された前記バスマスタに解放された状態Ｃに選
択的に調停し、状態Ｃから状態Ｂへの状態遷移を禁止し
てなるバスアービタとを有することを特徴とする情報処
理装置。
【請求項６】前記ＭＰＵと前記バスアービタは、前記
ローカルバスに接続される内部メモリを含んで１チップ
化されてなることを特徴とする請求項３，４又は５記載
の情報処理装置。
【請求項７】前記システムバスには、外部Ｉ／Ｏ装
置、外部メモリ、ダイレクト・メモリ・アクセス・コン
トローラ（ＤＭＡＣ）が接続されてなることを特徴とす
る請求項３，４，５又は６記載の情報処理装置。
【請求項８】前記ＤＭＡＣは、前記ＭＰＵの実行処理
中に前記ローカルバスと前記システムバスの解放要求を
前記バスアービタに要求して前記バスアービタが前記ロ
ーカルバスと前記システムバスを前記状態Ｂに調停した
際に、前記内部メモリと前記外部Ｉ／装置又は前記外部
メモリとの間でデータを転送してなることを特徴とする
請求項７記載の情報処理装置。