JP3231683B2

JP3231683B2 - シリアル・データ転送方法及び装置

Info

Publication number: JP3231683B2
Application number: JP31530097A
Authority: JP
Inventors: 友喜綾部
Original assignee: エヌイーシーマイクロシステム株式会社
Priority date: 1997-11-17
Filing date: 1997-11-17
Publication date: 2001-11-26
Anticipated expiration: 2017-11-17
Also published as: JPH11149446A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部とのシリアル
・データ転送手段を有するマイクロコンピュータに係
り、特にデータ転送が終了するまでデータ転送命令また
はデータ入出力命令の実行中にウェイト・サイクルを挿
入することで、データ転送処理を簡略化及び高速化する
シリアル・データ転送方法及び装置に関する。

【０００２】

【従来の技術】従来例について図面を参照しながら詳細
に説明を行う。

【０００３】図８はバス・インタフェースを用いた従来
におけるデータ転送装置の構成を示したブロック図であ
る。

【０００４】図８におけるデータ転送装置は、マイクロ
コンピュータ１０ａと、外部ＬＳＩ８２と、これらを接
続するためのバス・インタフェースにより概略構成され
る。マイクロコンピュータ１０ａはその内部にＣＰＵ１
１と、バス制御回路８０と、ウェイト制御回路１３とを
備え、外部制御回路８１を含んだバス・インタフェース
を介して外部ＬＳＩ８２と接続される。

【０００５】次に、図８に示す従来のバス・インタフェ
ースによるデータ転送（リード時）動作について、図面
を参照しながら詳細に説明する。

【０００６】図９は従来のデータ転送装置のデータ・リ
ード時におけるタイミング・チャートである。図１０は
従来のバス・インタフェースを用いたデータ転送装置に
おけるデータ・リード時のプログラムである。図１１は
従来のバス・インタフェースを用いたデータ転送装置に
おけるデータ・リード時の処理手順を示すフローチャー
トである。

【０００７】バス・インタフェースによるデータ転送で
は、ウェイト制御が一般的に広く採用されている。ウェ
イト制御では、データ転送命令またはデータ入出力命令
を実行した時に、対象となる外部ＬＳＩのアクセス時間
に応じたウェイト・サイクルを挿入することにより、デ
ータの転送を行っている。これは、マイクロコンピュー
タ内部のアクセスに比べて、外部ＬＳＩへのアクセスに
時間がかかるためである。

【０００８】マイクロコンピュータ１０ａが外部ＬＳＩ
８２からデータをリードする場合、プログラムにより、
図１０に示すようなリード命令（ステップＳ１００）が
実行されることにより、リード動作が行われる。具体的
には、ＣＰＵ１１がリード命令を実行すると（図１１の
ステップＳ１１００、以下同じ）、バス制御回路８０か
らバスコントロール信号（アドレス信号やコントロール
信号）が出力され（ステップＳ１１０１）、外部制御回
路８１や外部ＬＳＩ８２に供給される。

【０００９】ＣＰＵ１１は前記リード命令を実行する
と、データ・リード開始信号１ｂをアクティブにして、
リード動作の開始をウェイト制御回路１３に通知して、
ＷＡＩＴ信号の監視を開始する。

【００１０】外部制御回路８１は、前記アドレスやコン
トロール信号から外部ＬＳＩ８２をアクセスするために
必要なＲＤ，ＣＳ信号を生成し（ステップＳ１１０
２）、外部ＬＳＩ８２及びウェイト制御回路１３に供給
する。外部ＬＳＩ８２は、ＲＤ，ＣＳ信号が入力される
と、データの出力を開始し（ステップＳ１１０３）、バ
ス制御回路８０は、データ・バスからデータのリードを
開始する（ステップＳ１１０４）。

【００１１】外部制御回路８１は、データ転送に必要な
時間が経過すると、ＷＡＩＴ信号をアクティブにして、
ウェイト制御回路１３に通知する（Ｔ３０）。これによ
り、ＷＡＩＴ信号がアクティブになるまで監視（ステッ
プＳ１１０５）を続けていたウェイト制御回路１３は、
ＷＡＩＴ信号がアクティブになったタイミング（図９の
タイミングＴ９０）にて、ウェイト状態を解除し（ステ
ップＳ１１０６）、データ・リード終了信号１ａをアク
ティブにして、バス制御回路８０及びＣＰＵ１１に通知
する。

【００１２】バス制御回路８０は、前記データ・リード
終了信号１ａが入力されると、バスコントロール信号
（アドレス信号やコントロール信号）の出力を停止し
て、リード動作を終了する（ステップＳ１１０７）。ま
た、ＣＰＵ１１は、データ・リード終了信号１ａが入力
されると、実際のリード動作後、リード命令の実行を終
了し（ステップＳ１１０８）、データ・リード開始信号
１ｂをインアクティブにする。

【００１３】ウェイト制御回路１３は、データ・リード
開始信号１ｂがインアクティブになると、データ・リー
ド終了信号１ａをインアクティブにする。そして、ＣＰ
Ｕ１１は、これらウェイト制御の一連の動作が終了する
と、次の命令の実行を開始する（ステップＳ１１０
９）。

【００１４】次に、他の従来例について図面を参照して
説明を行う。

【００１５】図１２はシリアル・インタフェースを用い
た従来におけるデータ転送装置の構成を示したブロック
図である。

【００１６】図１２におけるデータ転送装置は、マイク
ロコンピュータ１０ｂと、外部ＬＳＩ１４と、これらを
接続するためのシリアル・インタフェースにより概略構
成される。マイクロコンピュータ１０ｂはその内部にＣ
ＰＵ１１と、シリアル制御回路１２０と、割り込み制御
回路１２１とを備え、シリアル・インタフェースを介し
て外部ＬＳＩ１４と接続される。

【００１７】次に、図１２に示す従来のシリアル・イン
タフェースによるデータ転送（リード時）動作につい
て、図面を参照しながら詳細に説明する。

【００１８】図１３は図１２で示されるシリアル制御回
路１２０の構成を示したブロック図である。図１４は従
来のシリアル・インタフェースを用いたデータ転送装置
のデータ・リード時におけるタイミング・チャートであ
る。図１５は従来のシリアル・インタフェースを用いた
データ転送装置におけるデータ・リード時のプログラム
である。図１６は従来のシリアル・インタフェースを用
いたデータ転送装置におけるデータ・リード時の処理手
順を示すフローチャートである。

【００１９】図１３に示すようにシリアル制御回路１２
０は、シフト・レジスタ２０と、制御レジスタ１３０
と、ラッチ回路２２と、クロック制御回路２３と、クロ
ック選択回路２４と、カウンタ２５と、割り込み発生回
路１３１により構成される。なお、シリアル制御回路１
２０の動作やモード等の制御は、制御レジスタ１８０を
設定すること（コマンドの入力等）により行われるが、
ここでは、リード動作（８ビット）及びＣＬＫ信号有効
に設定されているものとして説明を行う。

【００２０】シリアル・インタフェースによるデータ転
送では、クロック同期式３線シリアルが一般的に広く採
用されている。

【００２１】マイクロコンピュータ１０ｂが外部ＬＳＩ
１４からデータをリードする場合、図１５に示すような
リード命令（ステップＳ１５０）を実行後、割り込み処
理により実際のリード動作が行われる。具体的には、Ｃ
ＰＵ１１がリード命令を実行すると（ステップＳ１６０
０）、シリアル制御回路１２０からＳＣＫ信号が出力さ
れ（ステップＳ１６０１）、外部ＬＳＩ１４に供給され
る。外部ＬＳＩ１４はＳＣＫ信号が入力されるとデータ
の出力を開始する（ステップＳ１６０２）。

【００２２】シリアル制御回路１２０は、前記ＳＣＫ信
号に同期して、ＳＩ信号からデータのリードを行う（ス
テップＳ１６０３）。シリアル制御回路１２０は、リー
ド動作が終了すると（ステップＳ１６０４，ステップＳ
１６０５）、ＩＮＴ信号を生成し（ステップＳ１６０
６，タイミングＴ１４０）、割り込み制御回路１２１に
通知する。

【００２３】割り込み制御回路１２１は、前記ＩＮＴ信
号が入力されると、割り込み要求信号１２ａをアクティ
ブにして、ＣＰＵ１１に割り込み処理を要求する（ステ
ップＳ１６０７）。ＣＰＵ１１は割り込みを受け付ける
と（ステップＳ１６０８）、割り込み許可状態になるま
で処理を保留し（ステップＳ１６０９）、割り込み処理
が可能になると、割り込み前処理を行った後（ステップ
Ｓ１６１０）、ベクタ・テーブルを参照して（ステップ
Ｓ１６１１）、割り込み処理ルーチンへのジャンプ命令
を実行する（ステップＳ１６１２）。

【００２４】ＣＰＵ１１は、以上説明した処理を経て、
割り込み処理を開始し（ステップＳ１６１３）、実際の
リード動作後（ステップＳ１６１４，ステップＳ１５
１）、割り込み後処理を行って（ステップＳ１６１
５）、割り込み処理を終了する。ＣＰＵ１１は、これら
割り込み処理の一連の動作が終了すると、次の命令の実
行を開始する（ステップＳ１６１６）。

【００２５】次に、シリアル制御回路１２０の動作を、
図１３を参照しながら詳細に説明する。

【００２６】クロック選択回路２４は、ＣＰＵ１１から
出力されるＣＬＫ信号と外部から入力されるＳＣＫ信号
の選択を行う。尚、本説明においては、制御レジスタ１
３０の設定でＣＬＫ信号が選択されていることを前提と
する。

【００２７】ＣＰＵ１１がリード命令（ステップＳ１５
０：シフト・レジスタ２０のダミー・リード）を実行す
ると、クロック制御回路２３は、クロック選択回路２４
で選択されたクロック信号２ａをＳＣＫ信号として出力
するとともに、リード開始信号２ｂをアクティブにし
て、カウンタ２５に出力する。外部ＬＳＩ１４からのデ
ータはＳＩ信号から入力され、前記クロック制御回路２
３からのクロック信号２ｃに同期して、シフト・レジス
タ２０に格納される。

【００２８】カウンタ２５は、前記リード開始信号２ｂ
が入力されると、前記クロック信号２ａ（ＳＣＫ信号）
のカウントを開始し、データ転送に要する時間分のウェ
イト数として、例えば８つ目のクロック信号２ａが入力
されるとリード終了信号２ｄをアクティブにして、クロ
ック制御回路２３及び割り込み発生回路１３１へ通知す
る。クロック制御回路２３は、前記リード終了信号２ｄ
が入力されると、前記ＳＣＫ信号の出力を停止する。割
り込み発生回路１３１は、前記リード終了信号２ｄが入
力されると、ＩＮＴ信号をアクティブにして前記ＳＩ信
号からのデータ入力が終了したことを、ＣＰＵ１１に通
知する。

【００２９】しかしながら、上記従来のデータ転送装置
において、マイクロコンピュータと外部ＬＳＩとをバス
・インタフェースで接続した場合には、マイクロコンピ
ュータ、特にメモリや周辺Ｉ／Ｏ機能を１チップ化した
製品では、信号線のほとんどがマルチプレクスされてい
るため、バス・インタフェース用の信号としてこれらを
使用してしまうと、周辺Ｉ／Ｏ用の信号が使用できなく
なるという問題があった。また、バス・インタフェース
用の信号は、汎用性を重視して仕様化されているため、
外部ＬＳＩを接続する場合は、外部にハードウェアを付
加しなければならないという問題があった。

【００３０】一方、マイクロコンピュータと外部ＬＳＩ
とをシリアル・インタフェースで接続した従来のデータ
転送装置の場合には、マイクロコンピュータに内蔵され
ている従来のシリアル・インタフェースは、データ転送
における実際のデータ入出力処理を割り込みで行ってい
るため、プログラム容量の増大、開発効率の低下、処理
時間の増大を招くという問題があった。

【００３１】

【発明が解決しようとする課題】以上説明したように、
上記従来の技術において、マイクロコンピュータと外部
ＬＳＩとをバス・インタフェースで接続して構成された
データ転送装置の場合、接続に必要な信号線が多く、ま
た、外部に制御回路が必要となり、マイクロコンピュー
タの機能低下、ハードウェア規模の増大を招くという問
題があった。

【００３２】一方、マイクロコンピュータと外部ＬＳＩ
とをシリアル・インタフェースで接続して構成されたデ
ータ転送装置の場合、接続する信号線は少なくなるが、
データ転送のためのプログラムが割り込みなどの復雑な
処理を伴うため、プログラム容量の増大、開発効率の低
下、処理時間の増大を招くという問題（欠点）があっ
た。

【００３３】そこで、本発明の目的は、マイクロコンピ
ュータと外部ＬＳＩ間のデータ転送におけるプログラム
容量の低減と開発期間の短縮およぴ処理の高速化、並び
にマイクロコンピュータ機能の有効活用、外部ハードウ
ェア削減によるシステム・コストの低減を可能としたシ
リアル・データ転送方法及び装置を提供することにあ
る。

【００３４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＣＰＵと外部ＬＳＩ間にて、シリアルで
データの転送を行うためのＣＰＵ側に設けられたシリア
ル制御回路と、ＣＰＵの命令実行サイクルのウェイト制
御を行うウェイト制御回路とを有し、前記シリアル制御
回路がデータ転送命令またはデータ入出力命令の実行に
よりシリアル・データの転送を行うシリアル・データ転
送装置において、外部ＬＳＩへのアクセスを行う場合、
シリアル制御回路は、データ転送命令若しくはデータ入
出力命令の実行により、シリアル・データ転送用信号を
介して外部ＬＳＩとシリアル・データ転送を行い、命令
の実行開始後、ウェイト制御回路により、バス・サイク
ルをウェイト状態とし、シリアル・データ転送終了後、
データ転送の終了をシリアル制御回路がウェイト制御回
路に通知することで、ウェイト制御回路はウェイト状態
の解除を要求し、ウェイト状態の解除を行い、シリアル
・インターフェース経由でデータの入出力を行うことを
特徴とする。

【００３５】また、本発明は、予め制御レジスタに、デ
ータ転送終了後にウェイト制御回路への通知を行うよう
設定しておき、データ転送命令若しくはデータ入出力命
令の実行により、２本ないしは３本のシリアル・データ
転送用信号によって、外部ＬＳＩとシリアル・データ転
送を行う。命令の実行開始後、バス・サイクルはウェイ
ト状態となる。シリアル・データ転送終了後、ウェイト
制御回路はウェイト解除を要求し、ウェイト状憶が解除
される。

【００３６】また、本発明は、予めウェイト・レジスタ
に、データ転送に要する時間分のウェイト数を設定して
おき、データ転送命令若しくはデータ入出力命令の実行
により、２本ないしは３本のシリアルーデータ転送用信
号を介して、外部ＬＳＩとシリアル・データ転送を行
う。命令の実行開始後、バス・サイクルはウェイト状態
となる。ウェイト制御回路は、ウェイト・レジスタに設
定したウェイト数だけウェイト・サイクルを挿入してか
ら、ウェイト状態を解除する。

【００３７】また、本発明は、予め制御レジスタに、デ
ータ転送終了後にウェイト制御回路への通知を行うよう
に設定しておき、データ転送命令若しくはデータ人出力
命令の実行により、２本ないしは３本のシリアル・デー
タ転送用信号を介して、外部ＬＳＩとシリアル・データ
転送を行う。命令の実行開始後、バス・サイクルはウェ
イト状態となる。ウェイト制御回路は、ウェイト・レジ
スタに設定したウェイト数だけウェイト・サイクルを挿
入してから、ウェイト状態を解除する。

【００３８】上記本発明によれば、データ転送開始後に
データ転送命令または、データ入出力命令にウェイト・
サイクルを挿入し、データ転送終了後に自動的にウェイ
トを解除することを可能としたことにより、データ転送
命令または、データ人出力命令の実行のみで外部ＬＳＩ
とのデータ転送が可能となり、これにより、プログラム
容量の低減と開発期間の短縮およぴ処理の高速化を計る
ことができる。また、シリアル・インタフェースのみで
外部ＬＳＩを接続することができるため、従来のよう
に、バス・インタフェースを使用してマイクロコンピュ
ータと外部ＬＳＩとを接続することにより、周辺Ｉ／Ｏ
機能の一部が使用できなくなったり、マイクロコンピュ
ータと外部ＬＳＩの間に外部ハードウェアを付加する必
要がなくなり、これにより、マイクロコンピュータ機能
の有効活用が可能となり、外部ハードウェア削減による
システム・コストの低減が可能となる。

【００３９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００４０】図１は本発明のシリアル・データ転送装置
における第１の実施の形態を示すブロック図である。

【００４１】図１に示す本発明のシリアル・データ転送
装置は、マイクロコンピュータ１０Ａと、ＣＰＵ１１
と、シリアル制御回路１２と、ウェイト制御回路１３
と、外部ＬＳＩ１４とから構成される。

【００４２】図２は図１で示されるシリアル制御回路１
２の内部構成を示したブロック図である。

【００４３】図２におけるシリアル制御回路１２は、シ
リアル・レジスタ２０と、制御レジスタ２１と、ラッチ
回路２２と、クロック制御回路２３と、クロック選択回
路２４と、カウンタ２５と、割り込み発生回路２６と、
アクセス制御回路２７により構成される。尚、シリアル
制御回路１２の動作モードは、制御レジスタ２１を設定
することにより行われるが、以下の説明では、リード動
作（８ビット），ＣＬＫ信号有効，割り込み発生回路２
６無効，アクセス制御回路２７有効に設定されているも
のとして説明を行う。

【００４４】以下に、図１に示す本発明の第１の実施の
形態におけるデータ転送（リード時）動作について、図
面を参照しながら詳細に説明する。

【００４５】図３は本発明の実施の形態におけるデータ
・リード時のタイミング・チャートである。図４は本発
明の実施の形態におけるシリアル・データ転送装置のデ
ータ・リード時のプログラムである。図５は本発明の実
施の形態におけるシリアル・データ転送装置のデータ・
リード時の処理手順を示すフローチャートである。

【００４６】マイクロコンピュータ１０Ａが外部ＬＳＩ
１４からデータをリードする場合、図４に示すようなリ
ード命令（ステップＳ４０）の実行により、リード動作
を行う。具体的には、ＣＰＵ１１がリード命令を実行す
ると（図５のステップＳ５００）、シリアル制御回路１
２からＳＣＫ信号が出力され（ステップＳ５０１）、外
部ＬＳＩ１４に供給される。ＣＰＵ１１は、リード命令
を実行すると、データ・リード開姶信号１ｂをアクティ
ブにして、リード動作の開始をウェイト制御回路１３に
通知して、ＳＷＡＩＴ信号の監視を開始する。外部ＬＳ
Ｉ１４は、ＳＣＫ信号が入力されると、データの出力を
開始する（ステップＳ５０２）。

【００４７】シリアル制御回路１２は、ＳＣＫ信号に同
期して、ＳＩ信号からデータのリードを行う（ステップ
Ｓ５０３）。シリアル制御回路１２は、リード動作が終
了すると（ステップＳ５０４，ステップＳ５０５）、Ｓ
ＷＡＩＴ信号を生成し（ステップＳ５０６、タイミング
Ｔ３０）し、ウェイト制御回路１３に通知する。

【００４８】ウェイト制御回路１３は、ＳＷＡＩＴ信号
がアクティブになるまで監視を続けており（ステップＳ
５０７）、ＳＷＡＩＴ信号がアクティブになると（タイ
ミングＴ３０）、ウェイト状態を解除し、データ・リー
ド終了信号１ａをアクティブにして、ＣＰＵ１１に通知
する（ステップＳ５０８）。ＣＰＵ１１は、前記データ
・リード終了信号１ａが入力されると、実際のリード動
作後、リード命令の実行を終了し（ステップＳ５０
９）、データ・リード開始信号１ｂをインアクティブに
する。

【００４９】ウェイト制御回路１３は、データ・リード
開始信号１ｂがインアクティブになると、データ・リー
ド終了信号１ａをインアクティブにする。ＣＰＵ１１
は、これらウェイト制御の一連の動作が終了すると、次
の命令の実行を開始する（ステップＳ５１０）。

【００５０】次に、シリアル制御回路１２の動作を、図
２を参照しながら詳細に説明する。既述した通り、クロ
ック選択回路２４は、ＣＰＵ１１から出力されるＣＬＫ
信号と外部から入力されるＳＣＫ信号の選択を行うが、
本説明においては、制御レジスタ２１の設定でＣＬＫ信
号が選択されているとして説明を行う。

【００５１】ＣＰＵ１１がリード命令を実行すると（ス
テップＳ４０：シフト・レジスタ２０のダミー・リー
ド）、クロック制御回路２３は、クロック選択回路２４
で選択されたクロック信号２ａをＳＣＫ信号として出力
するとともに、リード開始信号２ｂをアクティブにし
て、カウンタ２５に通知する。外部ＬＳＩ１４からのデ
ータはＳＩ信号により供給され、クロック制御回路２３
からのクロック信号２ｃに同期して、シフト・レジスタ
２０に順次に格納される。

【００５２】カウンタ２５は、リード開始信号２ｂが供
給されると、クロック信号２ａ（ＳＣＫ信号）のカウン
トを開始し、例えば、データ転送に要する時間分のカウ
ント数である８つ目のクロック信号２ａが入力される
と、リード終了信号２ｄをアクティブとして、割り込み
発生回路２６及びアクセス制御回路２７に通知する。ク
ロック制御回路２３は、リード終了信号２ｄが供給され
ると、ＳＣＫ信号の出力を停止する。

【００５３】割り込み発生回路２６及びアクセス制御回
路２７は、制御レジスタ２１より供給されるコントロー
ル信号２ｅ及びコントロール信号２ｆにより、それぞれ
インアクティブ、アクティブに設定されているため、ア
クセス制御回路２７は、リード終了信号２ｄが供給され
ると、ＳＷＡＩＴ信号をアクティブにして、ＳＩ信号か
らのデータ入力が終了したことを、ＣＰＵ１１に通知す
る。

【００５４】次に、本発明の第２の実施の形態について
図面を参照して詳細に説明する。

【００５５】図６は本発明のシリアル・データ転送装置
における第２の実施の形態を示すブロック図である。

【００５６】図６に示す本発明のシリアル・データ転送
装置は、マイクロコンピュータ１０Ｂと、ＣＰＵ１１
と、シリアル制御回路１２と、ウェイト・レジスタ６０
と、ウェイト制御回路１３と、外部ＬＳＩ１４により構
成される。

【００５７】ウェイト・レジスタ６０は、ＣＰＵ１１の
命令実行サイクルにおけるウェイト数を設定するための
レジスタで、説明の都合上、任意の値が改定されている
ことを前提とする。また、シリアル制御回路１２は本発
明の第１の実施の形態における説明で使用した図２と同
様の構成とする。

【００５８】さらに、シリアル制御回路１２の動作モー
ドは制御レジスタ２１を設定することにより行われる
が、以下の説明では、リード動作（８ビット），ＣＬＫ
信号有効，割り込み発生回路２６無効，アクセス制御回
路２７無効にそれぞれ設定されているものとして説明を
行う。

【００５９】以下に、図６に示す本発明の第２の実施の
形態におけるデータ転送（リード時）動作について、図
面を参照しながら詳細に説明する。尚、データ・リード
時のタイミング・チャート及びデータ・リード時のプロ
グラムは、本発明の第１の実施の形態における説明で使
用した図３及び図４と同様の構成とし、本発明の実施の
形態におけるシリアル・データ転送装置のデータ・リー
ド時の処理手順を示すフローチャートを図７に示す。

【００６０】マイクロコンピュータ１０Ｂが外部ＬＳＩ
１４よりデータをリードする場合、ＣＰＵ１１により、
図４に示すようなリード命令（ステップＳ４０）が実行
されることにより、リード動作が行われる。具体的に
は、ＣＰＵ１１がリード命令を実行すると（ステップＳ
７００）、シリアル制御回路１２からＳＣＫ信号が出力
され（ステップＳ７０１）、外部ＬＳＩ１４に供給され
る。ＣＰＵ１１は、リード命令を実行すると、データ・
リード開始信号１ｂをアクティブにして、リード動作の
開始をウェイト・レジスタ６０及びウェイト制御回路１
３に通知する。

【００６１】ウェイト・レジスタ６０は、データ・リー
ド開始信号１ｂが供給されることにより、ウェイト数の
監視を開始し（ステップＳ７０２）、ウェイト制御回路
１３は、前記データ・リード開始信号１ｂが供給される
と、ＳＷＡＩＴ信号の監視を開始する（ステップＳ７０
８）。

【００６２】外部ＬＳＩ１４は、ＳＣＫ信号が供給され
るとデータの出力を開始する（ステップＳ７０３）。シ
リアル制御回路１２は、ＳＣＫ信号に同期して、ＳＩ信
号からのデータ・リードをリード終了まで継続する（ス
テップＳ７０４，ステップＳ７０５，ステップＳ７０
６）。ウェイト・レジスタ６０は、設定されたウェイト
数になると、ＳＷＡＩＴ信号をアクティブにして（ステ
ップＳ７０７）、ウェイト制御回路１３に通知する。

【００６３】ウェイト制御回路１３は、ＳＷＡＩＴ信号
がアクティブになるまで監視（ステップＳ７０８）を続
けており、アクティブ（タイミングＴ３０）になると、
ウェイト状態を解除し（ステップＳ７０９）、データ・
リード終了信号１ａをアクティブにして、ＣＰＵ１１に
通知する。

【００６４】ＣＰＵ１１は、データ・リ一ド終了信号１
ａが供給されると、実際のリード動作後、リード命令の
実行を終了し（ステップＳ７１０）、データ・リード開
始信号１ｂをインアクティブにする。ウェイト制御回路
１３は、前記データ・リード開始信号１ｂがインアクテ
ィブになると、データ・リ一ド終了信号１ａをインアク
ティブにする。ＣＰＵ１１は、前記ウェイト制御の一連
の動作が終了すると、次の命令の実行を開始する（ステ
ップＳ７１１）。

【００６５】次に、シリアル制御回路１２の動作につい
て、図２を参照しながら詳細に説明を行う。

【００６６】クロック選択回路２４は、ＣＰＵ１１から
出力されるＣＬＫ信号と外部から入力されるＳＣＫ信号
の選択を行う。本発明においては、制御レジスタ２１の
設定でＣＬＫ信号が選択されているものとして説明を行
う。

【００６７】ＣＰＵ１１がリード命令（ステップＳ４
０：シフト・レジスタ２０のダミー・リード）を実行す
ると、クロック制御回路２３は、クロック選択回路２４
で選択されたクロック信号２ａをＳＣＫ信号として出力
するとともに、リード開始信号２ｂをアクティブにし
て、カウンタ２５に通知する。

【００６８】外部ＬＳＩ１４からのデータはＳＩ信号に
より供給され、クロック制御回路２３からのクロック信
号２ｃに同期して、シフト・レジスタ２０に順次に格納
される。カウンタ２５はリード開始信号２ｂが供給され
ると、クロック信号２ａ（ＳＣＫ信号）のカウントを開
始し、例えば、データ転送に要する時間分のカウント数
である８つ目のクロック信号２ａが入力されるとリード
終了信号２ｄをアクティブにして、割り込み発生回路２
６及びアクセス制御回路２７に通知する。

【００６９】クロック制御回路２３は、リード終了信号
２ｄが入力されるとＳＣＫ信号の出力を停止する。この
とき、割り込み発生回路２６及びアクセス制御回路２７
は、制御レジスタ２１より供給されるコントロール信号
２ｅ及びコントロール信号２ｆによって、それぞれイン
アクティブに設定されている。このため、割り込み発生
回路２６及びアクセス制御回路２７は、リード動作が終
了しても、ＩＮＴ信号及びＳＷＡＩＴ信号を生成しな
い。

【００７０】以上の説明において、データ転送動作につ
いて、リード命令実行によるデータの読み出し（入力）
を例に説明したが、ライト命令実行によるデータの書き
込み（出力）においても同様の効果が得られることは勿
論である。

【００７１】また、本発明において、制御レジスタ２１
の設定として、割り込み発生回路２６有効，アクセス制
御回路２７無効にそれぞれ設定することで、従来方式に
よるデータ転送も可能となる。

【００７２】

【発明の効果】以上述べたように、上記本発明によれ
ば、プログラム容量の低減と開発期間の短縮およぴ処理
の高速化を図ることができ、さらに、マイクロコンピュ
ータ機能の有効活用が可能となり、外部ハードウェア削
減によるシステム・コストの低減が可能となる。

【図面の簡単な説明】

【図１】本発明のシリアル・データ転送装置における第
１の実施の形態を示すブロック図である。

【図２】図１におけるシリアル制御回路１２の内部構成
を示したブロック図である。

【図３】本発明の実施の形態にのデータ・リード時のタ
イミング・チャートである。

【図４】本発明の実施の形態におけるシリアル・データ
転送装置のデータ・リード時のプログラムである。

【図５】本発明の実施の形態におけるシリアル・データ
転送装置のデータ・リード時の処理手順を示すフローチ
ャートである。

【図６】本発明のシリアル・データ転送装置における第
２の実施の形態を示すブロック図である。

【図７】本発明の実施の形態におけるシリアル・データ
転送装置のデータ・リード時の処理手順を示すフローチ
ャートである。

【図８】バス・インタフェースを用いた従来におけるデ
ータ転送装置の構成を示したブロック図である。

【図９】従来のデータ転送装置のデータ・リード時のタ
イミング・チャートである。

【図１０】従来のバス・インタフェースを用いたデータ
転送装置におけるデータ・リード時のプログラムであ
る。

【図１１】従来のバス・インタフェースを用いたデータ
転送装置におけるデータ・リード時の処理手順を示すフ
ローチャートである。

【図１２】シリアル・インタフェースを用いた従来にお
けるデータ転送装置の構成を示したブロック図である。

【図１３】図１２におけるシリアル制御回路１２０の構
成を示したブロック図である。

【図１４】従来のシリアル・インタフェースを用いたデ
ータ転送装置のデータ・リード時におけるタイミング・
チャートである。

【図１５】従来のシリアル・インタフェースを用いたデ
ータ転送装置におけるデータ・リード時のプログラムで
ある。

【図１６】従来のシリアル・インタフェースを用いたデ
ータ転送装置におけるデータ・リード時の処理手順を示
したフローチャートである。

【符号の説明】

１０マイクロコンピュータ１１ＣＰＵ１２シリアル制御回路１３ウェイト制御回路１４外部ＬＳＩ１ａデータ・リード終了信号１ｂデータ・リード開始信号２０シフト・レジスタ２１制御レジスタ２２ラッチ回路２３クロック制御回路２４クロック選択回路２５カウンタ２６割り込み発生回路２７アクセス制御回路２ａクロック信号２ｂリード開始信号２ｃクロック信号２ｄリード終了信号２ｅコントロール信号２ｆコントロール信号Ｔ３０ＳＷＡＩＴ信号のタイミングＳ４０リード命令６０ウェイト・レジスタ８０バス制御回路８１外部制御回路８２外部ＬＳＩＴ９０ＷＡＩＴ信号のタイミングＳ１００リード命令１２０シリアル制御回路１２１割り込み制御回路１２ａ割り込み要求信号１３０制御レジスタ１３１割り込み発生回路Ｔ１４０ＩＮＴ信号のタイミングＳ１５０リード命令Ｓ１５１リード命令

Claims

(57)【特許請求の範囲】

【請求項１】ＣＰＵと外部ＬＳＩ間にて、シリアルでデ
ータの転送を行うためのＣＰＵ側に設けられたシリアル
制御回路と、ＣＰＵの命令実行サイクルのウェイト制御
を行うウェイト制御回路とを有し、前記シリアル制御回
路がデータ転送命令またはデータ入出力命令の実行によ
りシリアル・データの転送を行うシリアル・データ転送
装置において、前記外部ＬＳＩへのアクセスを行う場合、前記シリアル
制御回路は、前記データ転送命令若しくはデータ入出力
命令の実行により、シリアル・データ転送用信号を介し
て外部ＬＳＩとシリアル・データ転送を行い、命令の実
行開始後、前記ウェイト制御回路によりバス・サイクル
をウェイト状態とし、シリアル・データ転送終了後、前
記データ転送の終了を前記シリアル制御回路が前記ウェ
イト制御回路に通知することで、前記ウェイト制御回路
は前記ウェイト状態の解除を要求し、ウェイト状態の解
除を行い、シリアル・インターフェース経由でデータの
入出力を行うことを特徴とするシリアル・データ転送装
置。
【請求項２】前記シリアル制御回路は、前記データ転送に要する所定のウェイト・サイクル数を
設定する手段と、前記ウェイト・サイクル数を監視する手段と、前記ウェイト・サイクル数が所定のウェイト・サイクル
数を経過するとウェイト・サイクル数経過信号を生成す
る手段と、を備え、前記ウェイト制御回路は、前記ウェイト・サイ
クル数経過信号を検出すると、ウェイト状態の解除を行
うことを特徴とする、請求項１に記載のシリアル・デー
タ転送装置。
【請求項３】ＣＰＵと外部ＬＳＩ間にて、シリアルでデ
ータの転送を行うためのＣＰＵ側に設けられたシリアル
制御回路と、ＣＰＵの命令実行サイクルのウェイト制御
を行うウェイト制御回路とを有し、前記シリアル制御回
路がデータ転送命令またはデータ入出力命令の実行によ
りシリアル・データの転送を行うシリアル・データ転送
方法において、前記外部ＬＳＩへのアクセスを行う場合、前記シリアル
制御回路は、前記データ転送命令若しくはデータ入出力
命令の実行により、シリアル・データ転送用信号を介し
て外部ＬＳＩとシリアル・データ転送を行い、命令の実
行開始後、前記ウェイト制御回路によりバス・サイクル
をウェイト状態とし、シリアル・データ転送終了後、前
記データ転送の終了を前記シリアル制御回路が前記ウェ
イト制御回路に通知することで、前記ウェイト制御回路
は前記ウェイト状態の解除を要求し、ウェイト状態の解
除を行い、シリアル・インターフェース経由でデータの
入出力を行うことを特徴とするシリアル・データ転送方
法。
【請求項４】前記シリアル制御回路は、前記データ転送に要する所定のウェイト・サイクル数を
設定し、前記ウェイト・サイクル数を監視し、前記ウェイト・サイクル数が所定のウェイト・サイクル
数を経過するとウェイト・サイクル数経過信号を生成
し、前記ウェイト制御回路は、前記ウェイト・サイクル数経過信号を検出すると、ウェ
イト状態の解除を行うことを特徴とする、請求項３に記
載のシリアル・データ転送方法。