JPH04199449A - デバイス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、システムコントローラやフロッピーディスク
コントローラの如く、制御用レジスタを内蔵するデバイ
スに係わり、該デバイス内の制御用レジスタにデータを
設定するための制御装置に関する。

（ロ）従来の技術 近年、半導体の発達に伴い、コンピュータシステムを構
成するハードウェアは、はとんどがＬＳＩ化されており
、システムコントローラやフロッピーディスクコントロ
ーラ等のこれらＬＳＩ化されたデバイスは、通常、内部
の動作モードを決定するための種々の制御用レジスタを
内蔵している例えば、ＣＰＵヘシステムクロックを供給
するシステムコントローラは、内部の制御用レジスタの
データを変更することにより、タロツクの廟波数を下げ
てパワーセーブモードで動作させることができる。

そして、従来のコンピュータシステムでは、キ−人力等
の何らかの要因に基づき、ＣＰＵがソフトウェアによっ
て、これらデバイス内の制御用レジスタへのデータ設定
を行っていた。

（ハ）発明が解決しようとする課題 デバイス内の制御レジスタへのデータ設定は、従来、上
述のように、ソフトウェアにより行われていたが、近年
、システムが益々複雑化しており、そのために、ソフト
ウェアの負担が余りにも増大し過ぎる傾向にある。

そこで、本発明は、デバイス内の制御レジスタへのデー
タ設定を、ソフトウェアに依存することなく行うことに
よって、ソフトウェアの負担を軽減することを目的とす
る。

（ニ）課題を解決するための手段 本発明は、制御用レジスタを内蔵したデバイスと、該レ
ジスタに設定すべき設定データを記憶するメモリと、該
メモリ及び前記デバイスに接続されたデータバスと、外
的要因を監視する監視手段と、監視結果に基づくＤＭＡ
要求信号に応答してＣＰＵをホールドし、前記設定デー
タを読み出すだめのアドレス及び読み出し信号を前記メ
モリに供給し、且つ、書き込み信号を前記デバイスに供
給するＤＭＡコントローラと、前記レジスタを指定する
アドレスを発生するアドレス発生手段と、前記ＣＰＵが
ホールド状態のとき前記アドレス発生手段からのアドレ
スを選択し、ホールド状態でないとき前記ＣＰＵからの
アドレスを選択し、該選択したアドレスを前記デバイス
に供給するセレクタとを設けて、上記課題を解決するも
のである（ホ）作用 本発明では、設定データをメモリに記憶しておき、外的
要因の監視に基づきＤＭＡ動作によって、メモリから設
定データを読み出してデバイス内のレジスタに書き込む
ようにしたので、ソフトウェアに依存する必要がなくな
る。

（へ）実施例 第１図は、本発明の実施例の構成を示すブロンク図であ
り、ここでは、キー人力が所定期間無い場合に、システ
ムをパワーセーブモードで動作さ廿る例について説明す
る。

第１図において、１，２．３は各々アドレスバス、デー
タバス、コマンドバス、４はＣＰＵ、５はメインメモリ
としてのＤＲＡＭ、６はＩＰＬ。

ＢＩＯ５等のプログラムを記憶したＲＯＭ、７はアドレ
スをデコードして各デバイスにチップセレクト信号ＣＳ
　Ｏ−ＣＳ　ｍを与えるアドレスデコーダ、８は制御用
レジスタ９．１０を内蔵し、ＤＲＡＭ５のリードライト
制御及びＣＰＵ４へのクロックの制御を行うシステムコ
ントローラ５ｙｓｃ、１１は８と同様制御用レジスタ１
２を内蔵するフロッピーディスクコントローラＦＤＣ１
１３は５ＹＳＣやＦＤＣの制御用レジスタに設定すべき
データを記憶するＳＲＡＭ、１４はＳＲＡＭ１３のチッ
プセレクト信号を生成するアドレスデコーダである。

更に、１５は複数チャンネルのＤＭＡコントローラＤＭ
ＡＣ１１６は種々の制御用レジスタを指定するアドレス
ＤＡＤＲを出力するなどＤＭＡ動作のシーケンス制御を
行うシーケンサ、１７はキーボードからのキー人力に応
じて出力されるキーボード割り込み信号ＫＢ　Ｉ　ＮＴ
を入力し、入力の度にプリセット信号ＰＲを出力するモ
ニター回路、１８はプリセット信号ＰＲの入力毎に再設
定され、設定時間の経過後に信号ＣＡＲＲＹを出力する
プログラマブルタイマー、１９はパワーセーブモードフ
ラグＰＳＦＬＧを出力するラッチ回路、２０．２１は一
端にシーケンサ１６がらのアドレスＤＡＤＲを入力し、
他端にアドレスバス】からのアドレスを入力すると共に
、ＣＰＵ４からのホールド許可信号ＨＬＤＡを選択信号
とし、出力を各々５ＹＳＣ８及びＦＤＣＩＩに送出する
セレクタ、２２．２３は対応するチップセレクト信号Ｃ
５ｌ、ＣＳｍと対応するＤＭＡチャンネルがらのＤＭＡ
許可信号ＤＡＣＫ１〜ＤＡＣＫ３．ＤＡＣＫ　ｎ　−２
−Ｄ　Ａ　ＣＫ　ｎを各々入力し、出力を５ＹＳＣ８及
びＦＤＣＩＩのチップセレクト端子に各々送出するＡＮ
Ｄゲートである。

又、ＣＰＵ４．ＳＲＡＭＩ　３．ＤＭＡＣｌ　５゜シー
ケンサ１６．プログラマブルタイマー１８はアドレスバ
ス１．データバス２．コマンドバス３に各々接続されて
おり、５ＹＳＣ８及びＦＤＣＩ■はデータバス２．コマ
ンドバス３に各々接続されている。

本実施例では、システムコントローラ８の２つの制御レ
ジスタ９及び１０の内容を所定のデータに書き替えるこ
とにより、パワーセーブモードへの切り替えが可能であ
るものとし、このために、第２図に示すように、ＳＲＡ
ＭＩ　３にはチャンネル１及び２に対して、各々連続す
る２つのメモリエリアが割り当てられているものとする
。

以下、本実施例の動作を、第３図のタイミングチャート
を参照しながら説明する。

まず、初期設定として、ＳＲＡＭ１３のチャンネル２に
割り当てられたメモリエリアに、第２図に示すように、
パワーセーブモードを指定するための設定データＤＯ及
びＤＩを書き込む。次に、ＤＭＡＣ１５のチャンネル１
，２．３のスタートアドレスカウンタに、各々、ＳＲＡ
Ｍ１３のＯ番地、２番地、０番地を設定し、各チャンネ
ルのサイズカウンタに「２」を設定する。

更に、シーケンサ１６には各チャンネル毎に、ＤＭＡ要
求信号ＤＲＱを何回出力するかを設定するためのＤＲＱ
カウンタが設けられており、チャンネル１〜３のＤＲＱ
カウンタに「２」を設定し、且つ、チャンネル１〜３の
第１及び第２のアドレスレジスタに、各々、レジスタ９
を指定するレジスタアドレスＲＡＤＲ９，レジスタ１ｏ
を指定するレジスタアドレスＲＡＤＲＩＯを設定する。

又、プログラマブルタイマー１８には予め定められたタ
イマー時間Ｔを設定し、ラッチ回路１９をリセットする
。

この初期設定は、通常の初期設定と同様、電源投入時に
ＲＯＭ６のプログラムに従ってＣＰＵ４により行えばよ
い。尚、初期設定時には、５ＹｓＣ８及びＦＤＣＩＩの
制御レジスタ９，１０．１２には、通常動作モードに対
応するデータＤ２゜Ｄ３が設定される。

以上の初期設定が終了して、通常動作モードに入ると、
予め定められたタイマー時間より短い間隔でキー人力が
ある場合は、モニター回路１７がプリセット信号ＰＲに
よってタイマー１８を常に再設定するため、信号ＣＡＲ
ＲＹが出力゛されることはない。

しかしながら、キー人力が無くなると、モニター回路１
７からのプリセット信号ＰＲが第３図アの如く途絶える
ため、タイマ時間が経過してしまい、第３図イのように
タイマー１８から信号ＣＡＲＲＹが発生する。この信号
によって、ラッチ回路１９はセットされ、出力のＰＳＦ
ＬＧは第３図つの如くＨになる。

又、信号ＣＡＲＲＹを入力して、シーケンサ１６は、チ
ャンネル１のＤＭＡ要求信号ＤＲＱＩを出力しく第３図
才）、この入力によりＤＭＡＣｌ３は、ＣＰｔＪ４にホ
ールド信号ＨＯＬＤを出力する。従って、ＣＰＵ４は、
ホールド許可信号ＨＬＤＡを第３図工の如くＨとし、内
部的にはホールド状態に入る。

ＤＭＡＣ１４は、ＣＰＵ４から信号ＨＬＤＡを入力する
と、ＤＭＡ許可信号ＤＡＣＫＩをシーケンサ１６に出力
すると共に、チャネル１のスタ−トアドレス０番地をア
ドレスバスｌに送出する。

一方、信号ＤＡＣＫ１を受は取ったシーケンサ１６は、
チャンネル１のＤＲＱカウンタ１をディクリメントして
その値を１にする。ＤＲＱカウンクツク１になると、シ
ーケンサ１６は、チャンネル１の第１アドレスカウンタ
に記憶されているアドレスＲＡＤＲ９を、ＤＡＤＲとし
て出力する。

セレクタ２０では、信号ＨＬＤＡがＬのときＡ端子に入
力されているアドレスバスがらのアドレスを選択し、Ｈ
のときＢ端子に入力されているアドレスＤＡＤＲを選択
するため、ＤＭＡ動作時はアドレスＤＡＤＲが５ＹＳＣ
８に入力されることとなる。

次に、ＤＭＡＣｌ３は、第３図すの如＜ｌ０ＩＪ−ド信
号１０ＲをＬとし、続いて、第３図セの如くメモリライ
ト信号ＭＥＭＷをＬとする。ここで、５ＹＳＣ８には、
ＡＮＤゲート２２を介してＤＡＣＫＩ〜ＤＡＣＫ３がチ
ップセレクト信号として入力されており、ＳＲＡＭ１３
にはアドレスデコーグ１４からチップセレクト信号が入
力されている。

従って、５ＹＳＣ８内のレジスタ９のデータがデータバ
ス２に読み出され、ＳＲＡＭ１３の指定アドレス、即ち
、０番地に読み出されたデータが書き込まれる。

この動作の後、シーケンサ１６はＤＲＱＩを再びＨとし
、ＤＲＱＩに応じて上述と同様、ＤＭＡＣｌ３がＨＯＬ
Ｄ、ＣＰＵ４がＨＬＤＡ、ＤＭＡＣｌ３がＤＡＣＫＩを
、順に出力する。又、この時、ＤＭＡＣｌ３は、チャン
ネル１のアドレスカウンタをインクリメント、サイズカ
ウンタをディクリメントして、スタートアドレスの次の
アドレス１番地をアドレスバス１に出力する。更に、シ
ーケンサ１６は、チャンネル１のＤＲＱカウンタ２をデ
ィクリメントし、第２アドレスレジスタに記憶されてい
るアドレスＲＡＤＲＩＯをＤＡＤＲとして出力する。更
に、上述と同様、ＤＭＡＣｌ３がＩＯＲ，ＭＥＭＷを出
力することにより、５ＹＳＣ８のレジスタ１０の内容が
読み出されて、ＳＲＡＭ１３のアドレス１番地に書き込
まれる。

以上の動作により、レジスタ９及１０のデータの待避が
完了する。

次に、シーケンサ１６は、ＤＲＱ２をＨとしく第３図キ
）、第２チヤンネルによるＤＭＡ動作を行う。

即ち、ＤＭＡＣｌ３からスタートアドレスである２番地
をアドレスバス１に送出し、シーケンサ１６から第１ア
ドレスレジスタに記憶されているレジスタアドレスＲＡ
ＤＲ９を出力し、更に、ＤＭＡＣｌ３から、第３図ス、
シの如く、ＭＥＭＲ、ｒｏｗを出力して、ＳＲＡＭ１３
の２番地に記憶されている設定データＤＯを読みだし、
これを５ＹＳＣ８のレジスタ９に書き込む。書き込みが
終了すると、シーケンサ１６は再びＤＲＱ　２をＬとし
、これに応じて、ＤＭＡＣｌ３がＳＲＡＭｌ３の３番地
を指定し、且つ、ＩＯＷ、ＭＥＭＲを出力し、シーケン
サ１６がレジスタアドレスＲＡＤＲＩＯを出力して、Ｓ
ＲＡ、Ｍ２Ｓの３番地に記憶されている設定データＤ１
をレジスタ１０に書き込む。

この書き込みによって、５ＹＳＣ８の動作モードはパワ
ーセーブモードに切り替わり、ＣＰＵ４へのタロツクの
周波数を低下させる。

以上により、レジスタへのデータ設定は終了するが、次
に、通常モードへの復帰動作について説明する。

パワーセーブモードにおいて、キー人力があると、モニ
ター回路１７からプリセット信号ＰＲが出力され、この
信号により、ラッチ回路１９がリセットされる。このた
め、信号ＰＳＦＬＧが第３図つの如くＨからＬに変化す
る。

この変化が起こると、シーケンサ１６は、ＤＲＱ３を第
３図ケの如く出力して、第３チヤンネルによるＤＭＡ動
作を行わせる。

つまり、この場合は、まず、ＤＭＡＣｌ３からアドレス
０番地と、ＩＯＷ、ＭＥＭＲを出力し、シーケンサ１６
からレジスタアドレスＲＡＤＲ９を出力して、ＳＲＡＭ
１３の０番地に待避されたデータＤ２をレジスタ９に書
き込み、次に、ＤＲＱ３を再び出力することによって、
同様にして、ＳＲＡＭ１３の１番地に待避されていたデ
ータＤ３を読みだし、レジスタ１０に書き込む。この動
作によって、復帰動作が完了する。

尚、他のデバイスであるＦＤＣＩＩ内のレジスタの設定
も、ＤＭＡＣｌ３の他のチャンネルを利用して全く同様
に行える。

ところで、上述の実施例においては、レジスタのデータ
待避動作を行ったが、レジスタに設定するデータが２つ
の値しか取らない場合は、双方の値を予めＳＲＡＭに記
憶しておき、復帰動作において通常動作モードを指定す
るデータを読み出すようにすれば、レジスタのデータ待
避動作を省略でしてもよい。更に、上述においては、キ
ー人力を監視してパワーセーブモードへ切り替える実施
例を説明したが、本発明は、他の用途にも適用可能であ
る。

（ト）発明の効果 本発明によれば、デバイス内の制御用レジスタの設定を
、ハードウェアのみによって実現できるので、ソフトウ
ェアの負担を軽減することが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は実施例におけるＳＲＡＭの内容を示す図、第３図は
実施例の動作を説明するためのタイミングチャートであ
る。 （１）・・・・・アドレスバス、　（２）・・・・・デ
ータバス、　（３）・・・・・コマンドバス、　（４）
・・・・・ＣＰＵ、（８）・・・・・５ｙｓｃ、（１１
）・・・・・ＦＤＣｌ（１３）・・・・・ＳＲＡＭ、（
１５）・・・・・ＤＭＡＣ１（１６）・・・・・シーケ
ンサ、（１７）・・・・・モニター回路、（１８）・・
・・・プログラマブルタイマー、（１９）・・・・・ラ
ッチ回路、（２０）（２１）・・・・・セレクタ。

Claims (1)

【特許請求の範囲】
1. （１）制御用レジスタを内蔵したデバイスと、該レジス
   タに設定すべき設定データを記憶するメモリと、該メモ
   リ及び前記デバイスに接続されたデータバスと、外的要
   因を監視する監視手段と、監視結果に基づくＤＭＡ要求
   信号に応答してＣＰＵをホールドし、前記設定データを
   読み出すためのアドレス及び読み出し信号を前記メモリ
   に供給し、且つ、書き込み信号を前記デバイスに供給す
   るＤＭＡコントローラと、前記レジスタを指定するアド
   レスを発生するアドレス発生手段と、前記ＣＰＵがホー
   ルド状態のとき前記アドレス発生手段からのアドレスを
   選択し、ホールド状態でないとき前記ＣＰＵからのアド
   レスを選択し、該選択したアドレスを前記デバイスに供
   給するセレクタとを備えたことを特徴とするデバイス制
   御装置。