JPH047773A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、コンピュータシステムのデータバス上におけ
るメモリと周辺回路との間のダイレクト・メモリ・アク
セス（ＤＭＡ）を制御するＤＭＡコントローラに関し、
特にＤＭＡ転送を繰り返し行なう際に好適のＤＭＡコン
トローラに関する。

［従来の技術］ 一般にコンピュータシステムでは、ＣＰＵ（中央処理装
置）がデータバスを使用していない期間にメモリと周辺
回路との間でＤＭＡ転送を行なうためのＤＭＡコントロ
ーラを備えている。このようなコンピュータシステムの
構成を第３図に示す。

ＣＰＵＩ、ＤＭＡコントローラ２、メモリ３及び周辺ｌ
１０（入出力ｉり４は、データバス５を介して相互に接
続されている。

ＤＭＡコントローラ２は、周辺ｌ１０４からＤＭＡ要求
信号ＤＭＡＲＱを受は取ると、ＣＰＵＩに対しバスホー
ルド要求信号ＢＨＲＱを出力する。

また、ＣＰＵ１はバスホールド要求信号ＢＨＲＱに応じ
てＤＭＡコントローラ２にバスホールド許可信号ＢＨＡ
Ｋを返送するようになっている。

ＤＭＡコントローラ２は、シングルモード、デイマント
モード及びブロックモードの３つの転送モードでＤＭＡ
転送を制御する。シングルモードは、ＤＭＡ転送を１度
行なう毎にデータバスの使用権をＣＰＵ１に戻す転送モ
ードであり、デイマントモードは、ＤＭＡ要求がある限
りは連続してＤＭＡ転送を行い、ＤＭＡ要求がなくなる
とデータバスの使用権をＣＰＵ　１に戻す転送モードで
ある。また、ブロックモードは、ＤＭＡ要求がな（なっ
てもデータバスの使用権をＣＰＵＩには戻さずに前辺て
ＤＭＡコントローラに設定されている転送回数だけＤＭ
Ａ転送を行なう転送モードである。

第４図は、このような３つの転送モードを実現する従来
のＤＭＡコントローラ２のブロック図である。

即チ、このＤＭＡコントローラ２の内部には、前述した
データバス５に結合された内部データバス１０が設けら
れており、この内部データバス１０に、転送モードを設
定するためのＤＭＡ転送モードレジスタ３４が接続され
ている。このＤＭＡ転送モードレジスタ３４は、３つの
１ビットレジスタ３４ａ、３４ｂ、３４ｃからなり、こ
れらの出力が夫々ＡＮＤゲート２３．２５．２６の各−
方の入力端に入力されている。

一方、ＤＭＡ転送開始信号ＤＭＡ５がカウンタ１１に入
力され、このカウンタ１１の出力がＲ−Ｓフリップフロ
ップ１５のリセットＲ端子に供給されている。また、Ｄ
ＭＡ要求信号ＤＭＡＲＱとバスホールド要求タイミング
信号ＢＨＲＴとがＡＮＤゲート１９に入力されており、
このＡＮＤゲート１９の出力がＲ−Ｓフリップフロップ
１５のセットＳ端子に供給されている。

また、データバス解放タイミング信号ＤＢＥＴがＡＮＤ
ゲート２１の一方の入力端に入力されている。このＡＮ
Ｄゲート２１の他方の入力端には、ＤＭＡ要求信号ＤＭ
ＡＲＱのインバータ２０による反転信号が入力されてい
る。そして、このＡＮＤゲート２１の出力は、Ｒ−Ｓフ
リップフロップ１７のリセットＲ端子に入力されている
。このＲ−Ｓフリップフロップ１７のセットＳ端子には
、ＡＮＤゲート１９の出力が供給されている。

ＡＮＤゲート１９の出力は、更にＲ−Ｓフリップフロッ
プ１８のセットＳ端子にも入力されている。そして、こ
のＲ−Ｓフリップフロップ１８のリセットＲ端子には、
データバス解放タイミング信号ＤＢＥＴが入力されてい
る。

これらのＲ−８フリップフロップ１５，１７゜１８のＱ
出力は、夫々ＡＮＤゲート２３．２５゜２６の他方の入
力端に入力されている。更に、ＡＮＤゲート２３，２５
．２６（７）出力は、ＯＲゲート３０に入力され、ＯＲ
ゲー）３０の出力がバスホールド要求信号ＢＨＲＱとし
てＣＰ’ＵＩに出力されるようになっている。

次に、このＤＭＡコントローラ２の各転送モードの転送
動作について説明する。

■シングルモード転送 シングルモード転送時には、レジスタ３４ｃのみがハイ
レベル（以下、Ｈレベルと略す）に設定される。これに
より、ＡＮＤゲート２６がらの出力がバスホールド要求
信号ＢＨＲＱとして選択される。

第５図はシングルモードの転送動作を示すタイミング図
である。

ＤＭＡ要求信号ＤＭＡＲＱがＨになり、更にバスホール
ド要求タイミング信号ＢＨＲＴがＨレベルになると、Ｒ
−Ｓフリップフロップ１８のＱ出力がセットされるので
、バスホールド要求信号ＢＨＲＱがＨレベルになる。こ
れにより、ＣＰＵ１にデータバス５の使用権を要求する
。ＣＰＵＩは、自らの処理を終了すると、バスホールド
許可信号ＢＨＡＫをＨレベルにしてＤＭＡコントローラ
２にデータバス５の使用権を与える。バスホールド許可
信号ＢＨＡＫがＨレベルになると、ＤＭＡコントローラ
２は、周辺ｌ１０４とメモリ３との間のＤＭＡ転送を開
始させる。

シングルモードでは、１回のＤＭＡ転送動作が行なわれ
ると、データバス解放タイミング信号ＤＢＥＴがＨレベ
ルになり、Ｒ−Ｓフリップフロップ１８がリセットされ
る。これにより、バスホールド要求信号ＢＨＲＱがロー
レベル（以下、Ｌと略す）となり、ＣＰＵＩにデータバ
ス５の使用権を戻すようにしている。ＣＰＵ１は、バス
ホールド要求信号ＢＨＲＱがＬレベルになると、バスホ
ールド許可信号ＢＨＡＫをＬレベルにして、データバス
５をＣＰＵＩの管理下に置く。

／＜７．ｔ、−ルド許可信号ＢＨＡＫがＬレベルになる
と、再びＤＭＡコントローラ２はバスホールド要求タイ
ミング信号ＢＨＲＴをＨレベルにして、上記と同様のシ
ングルモード転送動作を繰り返す。

■デイマントモード転送 デイマントモード転送時には、レジスタ３４ｂのみがＨ
レベルに設定される。これにより、ＡＮＤゲート２５か
らの出力がバスホールド要求信号ＢＨＲＱとして選択さ
れる。

第６図はデイマントモードの転送動作を示すタイミング
図である。

ＤＭＡ要求信号ＤＭＡＲＱがＨレベルになり、更にバス
ホールド要求タイミング信号ＢＨＲＴがＨレベルになる
と、Ｒ−Ｓフリップフロップ１７のＱ出力がセットされ
るので、バスホールド要求信号ＢＨＲＱがＨレベルにな
る。これにより、ＣＰＵＩにデータバス５の使用権を要
求する。ＣＰＵ１は、自らの処理を終了すると、バスホ
ールド許可信号ＢＨＡＫをＨレベルにしてＤＭＡコント
ローラ２にデータバス５の使用権を与える。バスホール
ド許可信号ＢＨＡＫがＨレベルになると、ＤＭＡコント
ローラ２は、周辺ｌ１０４とメモリ３との間のＤＭＡ転
送を開始させる。

デイマントモードでは、ＤＭＡ要求信号ＤＭＡＲＱがＬ
レベルになるまでＤＭＡ転送動作を続行する。即ち、Ｄ
ＭＡ要求信号ＤＭＡＲＱがＬレベルになった後、データ
バス解放タイミング信号ＤＢＥＴがＨレベルになると、
Ｒ−Ｓフリップフロップ１７がリセットされて、バスホ
ールド要求信号ＢＨＲＱがＬレベルに立ち下がる。これ
により、ＣＰＵＩにデータバス５の使用権が戻される。

■ブロックモード転送 ブロックモード転送時には、レジスタ３４ａのみがＨレ
ベルに設定される。これにより、ＡＮＤゲート２３から
の出力がバスホールド要求信号ＢＨＲＱとして選択され
る。

第７図はブロックモードの転送動作を示すタイミング図
である。

ＤＭＡ要求信号ＤＭＡＲＱがＨになり、更にバスホール
ド要求タイミング信号ＢＨＲＴがＨレベルになると、Ｒ
−Ｓフリップフロップ１５のＱ出力がセットされるので
、バスホールド要求信号ＢＨＲＱがＨレベルになる。こ
れにより、ＣＰＵ１にデータバス５の使用権を要求する
。ＣＰＵＩは、自らの処理を終了すると、バスホールド
許可信号ＢＨＡＫをＨレベルにしてＤＭＡコントローラ
２ニテータバス５の使用権を与える。バスホールド許可
信号ＢＨＡＫがＨレベルになると、ＤＭＡコントローラ
２は、周辺ｌ１０４とメモリ３との間のＤＭＡ転送を開
始させる。

ブロックモードでは、予めカウンタ１１に設定しておい
たＤＭＡ転送回数値がＤＭＡ転送開始信号ＤＭＡ５によ
りカウントダウンされて、そのカウント値がＯになるま
でＲ−Ｓフリップフロップ１５がリセットされないので
、ＤＭＡ要求信号ＤＭＡＲＱがＬレベルになっても、カ
ウント動作が終了するまではＤＭＡ転送動作を続行する
。

このブロックモードでは、カウンタ１１の値が０になっ
てＤＭＡ転送が終了したのち、次のＤＭＡ転送回数値を
書き込む等のＣＰＵＩによる前処理がＤＭＡ転送の前に
必要になる。

［発明が解決しようとする課題］ しかしながら、上述した従来のＤＭＡコントローラでは
、次のような問題点があった。

即ち、シングルモードでは、ＤＭＡ転送を１回行なう毎
にバスの使用権が戻ってくるため、ＤＭＡ転送が連続せ
ず、処理効率が低下して遅くなると共に、バスの使用権
の切換えが煩雑になるため、オーバーヘッドが大きくな
るという問題点がある。

また、デイマントモードでは、ＤＭＡ要求信号がアクテ
ィブである限りはＤＭＡ転送を続行するため、ＣＰＵが
バスの使用権を必要とするときにこれを取り戻すことが
できない。

更に、ブロックモードでは、予め設定した回数のＤＭＡ
転送が終了し、ＣＰＵにバス使用権を戻したのち、再度
ＤＭＡ転送を開始しようとすると、前辺てＣＰＵがＤＭ
Ａ転送回数値を再設定しなければならないなど、ブロッ
クモードを起動する毎に前処理が必要となり、ＣＰＵに
負担がかかるという問題がある。

本発明はかかる問題点に鑑みてなされたものであって、
ＣＰＵの負担を大幅に軽減すると共に、効率的なりＭＡ
転送を行なうことができ、しかもデータバスを必要以上
に占有してしまうことがないＤＭＡコントローラを提供
することを目的とする。

［課題を解決するための手段］ 本発明に係るＤＭＡコントローラは、データバスを介し
てＣＰＵ及び周辺回路と接続され、前記周辺回路からの
ＤＭＡ要求信号に基づいて前記データバス上でのＤＭＡ
転送動作を制御するＤＭＡコントローラにおいて、前記
ＣＰＵからの設定によってＤＭＡ転送回数を記憶する記
憶手段と、ＤＭＡ転送の度にカウント動作を行なって前
記記憶手段に記憶された前記ＤＭＡ転送回数のカウント
動作を行なうと所定の信号を出力するカウント手段と、
このカウント手段の出力によってＤＭＡ転送動作を中断
させる手段とを有することを特徴とする。

［作用］ 本発明では、ＣＰＵが記憶手段に適当なりＭＡ転送回数
を設定しておくと、カウント手段から上記転送回数毎に
所定の信号が出力され、ＤＭＡ転送を中断させる。

従って、本発明によれば、ＤＭＡ転送が設定された回数
だけ連続して行なわれるので、シングルモードのように
ＤＭＡ転送が頻繁に途切れることがない。また、所定の
設定回数だけＤＭＡ転送が連続するとＤＭＡ転送が中断
されるので、デイマントモードのようにＤＭＡ転送要求
が連続してもデータバスを占有することがない。更に、
記憶手段にＤＭＡ転送回数が一度設定されると、この設
定値が繰り返し使用されるから、ブロックモードのよう
にＤＭＡ転送回数値等を頻繁に設定する必要がない。

このように、本発明によれば、ＣＰＵによる処理に支障
を来たさずに連続的なりＭＡ転送処理を行なうことがで
きるので、ＣＰＵの負担を軽減することが可能であると
共に、効率的なりＭＡ転送を行なうことができる。

［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。

第１図は本発明の実施例に係るＤＭＡコントローラの構
成を示すブロック図である。なお、この第１図において
第４図と同一部分には同一符号を付し重複する部分の説
明は省略する。

このＤＭＡコントローラが第４図に示した従来のＤＭＡ
コントローラと異なる点は、従来の３つの転送モードに
加え、新たにもう１つの転送モードを実現するための手
段が設けられている点にある。

即ち、ＤＭＡ転送モードレジスタ１４は、これらの４つ
の転送モードを設定するために４つの１ビットレジスタ
１４ａ、１４ｂ、１４ｃ、１４ｄから構成されている。

そして、新たに、ＡＮＤゲート２４が追加され、その一
方の入力端にレジスタ１４ｂの出力が与えられている。

また、内部データバス１０には、レジスタ１２が接続さ
れている。このレジスタ１２は、ＣＰＵ１により設定さ
れるＤＭＡ転送回数を格納するもので、その出力はカウ
ンタ１３に入力されている。

カウンタ１３は、カウンタ１１と同様、ＤＭＡ転送開始
信号ＤＭＡ５によってカウントダウンし、そのカウント
値がＯになったときに、カウンタ出力ＣＴＲ２としてＨ
レベルをレジスタ１２及びＯＲゲート２２に出力する。

ＯＲゲート２２は、このカウンタ出力ＣＴＲ２によって
ＡＮＤゲート２１の出力、つまり、デイマントモード時
のＤＭＡ転送終了を示す情報をマスクする。

このＯＲゲート２２の出力がＲ−Ｓフリップフロップ１
６のリセ、ｙトＲ端子に入力されている。

Ｒ−Ｓフリップフロップ１６のセットＳ端子には、ＡＮ
Ｄゲート１９の出力が入力されている。そして、このＲ
−Ｓフリップフロップ１６のＱ出力がＡＮＤゲート２４
の他方の入力端に入力され、ＡＮＤゲート２３乃至２６
の出力がＯＲゲート２７を介してバスホールド要求信号
ＢＨＲＱとして出力されている。

次に、このように構成されたＤＭＡコントローラの動作
について説明する。

ＤＭＡ転送モードレジスタの１ビツトレジスタ１４ａ＋
　　１４ｃ＋　　１４ｄは、夫々前述したブロックモー
ド、デイマントモード及びシングルモードを設定するた
めのレジスタであり、これらの転送モード時の動作は従
来と同様である。

レジスタ１４ｂのみがＨレベルに設定されると、新たに
追加した転送モードでのＤＭＡ転送が行なわれる。これ
により、ＡＮＤゲート２４からの出力がバスホールド要
求信号ＢＨＲＱとして選択される。

第２図は、この転送モードでのＤＭＡ転送動作を示すタ
イミング図である。

先ず、ＤＭＡ転送に先立って、ＣＰＵ１は、データバス
５を介してＤＭＡコントローラのレジスタ１２に、連続
させるＤＭＡ転送の最大回数の情報を転送する。ここで
は、この最大回数が“４′。

であるとし、レジスタ１２に“４”が設定されていると
する。設定時においてはレジスタ１２の値は、カウンタ
１３に転送される。

続いて、ＤＭＡ要求信号ＤＭＡＲＱがＨになり、更にバ
スホールド要求タイミング信号ＢＨＲＴがＨレベルにな
ると、Ｒ−Ｓフリップフロップ１６のＱ出力がセットさ
れるので、バスホールド要求信号ＢＨＲＱがＨレベルに
なる。これにより、ＣＰＵＩにデータバス５の使用権を
要求する。ＣＰＵ１は、自らの処理を終了すると、バス
ホールド許可信号ＢＨＡＫをＨレベルにしてＤＭＡコン
トローラ２にデータバス５の使用権を与える。バスホー
ルド許可信号ＢＨＡＫがＨレベルになると、ＤＭＡコン
トローラ２は、周辺ｌ１０４とメモリ３との間のＤＭＡ
転送を開始させる。

ＤＭＡ転送は、ＤＭＡ転送開始信号ＤＭＡ５がＨレベル
になることにより実行される。ＤＭＡ転送開始信号ＤＭ
Ａ５はカウンタ１３のクロックとして入力されているの
で、転送動作の度にカウンタ１３がカウントダウンする
。４回のＤＭＡ転送が実行されると、カウンタ１３の出
力ＣＴＲ２がＨレベルになるので、ＯＲゲート２２の出
力がマスクされ、Ｒ−Ｓフリップフロップ１６がリセ・
ソトされる。これにより、ＤＭＡ要求信号ＤＭＡＲＱが
Ｈレベルを維持していても、バスホールド要求信号ＢＨ
ＲＱがＬレベルになり、ＣＰＵ１にデータバス５の使用
権が戻される。また、このときカウンタ１３の出力ＣＴ
Ｒ２によって、カウンタ１３には、レジスタ１２の値が
転送される。

ＣＰＵＩは、バスホールド要求信号ＢＨＲＱがＬＬ／ベ
ルにナルと、バスホールド許可信号ＢＨＡＫをＬレベル
にして、データバス５をＣＰＵＩの管理下に置く。

その後、ＣＰＵ１の処理が終了して、バスホールド許可
信号ＢＨＡＫがＨレベルになると、次のバスホールド要
求タイミング信号ＢＨＲＴの立ち上がりでＲ−Ｓフリッ
プフロップ１６がセットされる。これにより、バスホー
ルド要求信号ＢＨＲＱがＨレベルになって、データバス
５の使用権か再びＤＭＡコントローラに与えられる。

ここで、２回のＤＭＡ転送が行なわれた後に、ＤＭＡ要
求信号ＤＭＡＲＱがＬレベルに立ち下がり、更にデータ
バス解放タイミング信号ＤＢＥＴがＨレベルになると、
ＡＮＤゲート２１の出力がＨレベルになるので、カウン
タ１３からの出力に拘らず、Ｒ−Ｓフリップフロップ１
６にリセットがかかり、バスホールド要求信号ＢＨＲＱ
がＬレベルになる。これにより、ＣＰＵ１にデータバス
５の使用権が戻される。

このように、本実施例で示した新たな転送モードを実行
することにより、従来の７ングルモードのようにＤＭＡ
転送が頻繁に途切れることがなく、デイマントモードの
ようにＤＭＡ転送要求が連続しても、設定回数でデータ
バス５の使用権がＣＰＵ１に戻されるのでデータバスを
占有することがなく、更にブロックモードのようにＤＭ
Ａ転送回数値等を頻繁に設定する必要がないという利点
がある。

［発明の効果コ 以上説明したように、本発明によれば、ＤＭＡ転送がＣ
ＰＵで設定された回数だけ連続して行なわれるので、シ
ングルモードのようにＤＭＡ転送が頻繁に途切れること
がなく、所定の設定回数だけＤＭＡ転送が連続するとＤ
ＭＡ転送が中断されるので、デイマントモードのように
ＤＭＡ転送要求が連続してもデータバスを占有すること
がなく、更に、記憶手段にＤＭＡ転送回数が一度設定さ
れると、この設定値が繰り返し使用されるから、ブロッ
クモードのようにＤＭＡ転送回数値等を頻繁に設定する
必要がない。

このため、ＣＰＵによる処理に支障を来たさずに連続的
なりＭＡ転送処理を行なうことができ、ＣＰＵの負担を
軽減することが可能であると共に、効率的なりＭＡ転送
を行なうことができる。

【図面の簡単な説明】

第１図は本発明の実施例に係るＤＭＡコントローラのブ
ロック図、第２図は同コントローラの動作を示すタイミ
ング図、第３図はＤＭＡコントローラを備えたコンピュ
ータシステムのブロック図、第４図は従来のＤＭＡコン
トローラのブロック図、第５図は同コントローラによる
シングルモード時の転送動作を示すタイミング図、第６
図は同コントローラによるデイマントモード時の転送動
作を示すタイミング図、第７図は同コントローラによる
ブロックモード時の転送動作を示すタイミング図である
。 １　；　ＣＰＵ、２　；　ＤＭＡコントローラ、３；メ
モリ、４；周辺Ｉ１０．５；データバス、１０；内部デ
ータバス、１１，１３；カウンタ、１２；レジスタ、１
４；転送モードレジスタ、１５乃至１８；Ｒ−Ｓフリッ
プフロップ

Claims (1)

【特許請求の範囲】
1. （１）データバスを介してＣＰＵ及び周辺回路と接続さ
   れ、前記周辺回路からのＤＭＡ要求信号に基づいて前記
   データバス上でのＤＭＡ転送動作を制御するＤＭＡコン
   トローラにおいて、前記ＣＰＵからの設定によってＤＭ
   Ａ転送回数を記憶する記憶手段と、ＤＭＡ転送の度にカ
   ウント動作を行なって前記記憶手段に記憶された前記Ｄ
   ＭＡ転送回数のカウント動作を行なうと所定の信号を出
   力するカウント手段と、このカウント手段の出力によっ
   てＤＭＡ転送動作を中断させる手段とを有することを特
   徴とするＤＭＡコントローラ。