JP2569534B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JP2569534B2 JP2569534B2 JP62044289A JP4428987A JP2569534B2 JP 2569534 B2 JP2569534 B2 JP 2569534B2 JP 62044289 A JP62044289 A JP 62044289A JP 4428987 A JP4428987 A JP 4428987A JP 2569534 B2 JP2569534 B2 JP 2569534B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラムを記憶する内蔵プログラムメモ
リと、該内蔵プログラムメモリに記憶されているプログ
ラムの指示にしたがい、演算を実行するCPUと、外部メ
モリに対しアクセスするための外部バス信号を有する外
部バスインタフェースと、ホールド信号と、該ホールド
信号を受けホールド受付状態を示すホールド状態信号お
よび外部バス信号をハイ・インピーダンス状態にする信
号を発生するホールド制御回路とを備えたマイクロコン
ピュータ（以下、マイコンと称す）に関する。
リと、該内蔵プログラムメモリに記憶されているプログ
ラムの指示にしたがい、演算を実行するCPUと、外部メ
モリに対しアクセスするための外部バス信号を有する外
部バスインタフェースと、ホールド信号と、該ホールド
信号を受けホールド受付状態を示すホールド状態信号お
よび外部バス信号をハイ・インピーダンス状態にする信
号を発生するホールド制御回路とを備えたマイクロコン
ピュータ（以下、マイコンと称す）に関する。
アドレスバス、データバスおよびメモリを有するマイ
コンの応用システムにおいて共有バスの制御権を管理し
ているCPUとCPUにバス使用要求を出し、許可されてバス
を使用する周辺LSIとが存在する。周辺LSI側からメモリ
をアクセスするにはCPUのアドレスバス、データバス、
リード信号およびライト信号（以下“外部バス信号”と
称す）をハイ・インピーダンスにしなければならない。
一般に、このようにCPUを共有バスから切り離し、周辺L
SI側がアクセス可能な状態にするためにホールド機能が
使用される。ここで、バスおよびメモリ共有システムの
例としてCPUとDMAC（ダイレクト・メモリ・アクセス・
コントローラ）を用いたシステムを考える。第６図はア
ドレスバス、データバスおよびメモリを共有するDMAシ
ステムのブロック図、第７図はそのタイミングチャート
である。CPU 601は外部アクセスを行なうことによりメ
モリ603をアクセスすることができる。一方、周辺装置6
04はメモリ603をアクセスする必要が生じた時DMAC602に
対してDMAを要求するDMA要求信号DRQを出す。DMAC602は
DMA要求信号DRQを受けるとCPU 601に対してホールド要
求信号HOLDを出す。CPU 601はホールド要求信号HOLDを
受けると、外部バス信号をハイ・インピーダンスにして
CPU 601がメモリ603をアクセスできない状態にする。そ
のあとCPU 601はホールド要求信号HOLDが受けつけられ
たことを知らせるホールド受付け信号HLDAをDMAC602に
出し、DMAC602はホールド受付け信号HLDAを受けると周
辺装置604に対してDMAが受けつけられたことを知らせる
DMA受付け信号DACKを出す。
コンの応用システムにおいて共有バスの制御権を管理し
ているCPUとCPUにバス使用要求を出し、許可されてバス
を使用する周辺LSIとが存在する。周辺LSI側からメモリ
をアクセスするにはCPUのアドレスバス、データバス、
リード信号およびライト信号（以下“外部バス信号”と
称す）をハイ・インピーダンスにしなければならない。
一般に、このようにCPUを共有バスから切り離し、周辺L
SI側がアクセス可能な状態にするためにホールド機能が
使用される。ここで、バスおよびメモリ共有システムの
例としてCPUとDMAC（ダイレクト・メモリ・アクセス・
コントローラ）を用いたシステムを考える。第６図はア
ドレスバス、データバスおよびメモリを共有するDMAシ
ステムのブロック図、第７図はそのタイミングチャート
である。CPU 601は外部アクセスを行なうことによりメ
モリ603をアクセスすることができる。一方、周辺装置6
04はメモリ603をアクセスする必要が生じた時DMAC602に
対してDMAを要求するDMA要求信号DRQを出す。DMAC602は
DMA要求信号DRQを受けるとCPU 601に対してホールド要
求信号HOLDを出す。CPU 601はホールド要求信号HOLDを
受けると、外部バス信号をハイ・インピーダンスにして
CPU 601がメモリ603をアクセスできない状態にする。そ
のあとCPU 601はホールド要求信号HOLDが受けつけられ
たことを知らせるホールド受付け信号HLDAをDMAC602に
出し、DMAC602はホールド受付け信号HLDAを受けると周
辺装置604に対してDMAが受けつけられたことを知らせる
DMA受付け信号DACKを出す。
以上のようにホールド機能を使用してDMAC602は共有
バスを使ってCPU 601を介さずにメモリ603とデータの転
送をすることができる。従来技術としては、μPD7809の
ホールド機能制御回路（μPD7809ユーザーズマニアル
（IEM-840D）の第11.2章）がある。
バスを使ってCPU 601を介さずにメモリ603とデータの転
送をすることができる。従来技術としては、μPD7809の
ホールド機能制御回路（μPD7809ユーザーズマニアル
（IEM-840D）の第11.2章）がある。
以下にCPUにおける従来のホールド機能の制御回路を
説明する。第８図は従来のホールド制御機能を備えたマ
イコンのブロック図である。CPU1は内蔵プログラムメモ
リ11の内容にしがって演算を実行する。その他にCPU1は
メモリアクセス制御を行なうアクセス制御回路12Aを備
えている。アクセス制御回路12Aより外部アクセス信号
が出力されると外部バスインタフェース３はCPU内部ア
ドレスバス・データバス４の内容をアドレスバス・デー
タバス４を介して出力しリード信号▲▼またはライ
ト信号▲▼を用いて外部の周辺装置をアクセスす
る。ホールド要求信号HOLDが“1"になると、ホールド制
御回路2Aはホールド要求が発生したことを知らせるホー
ルド受付け状態信号HLDMDをCPU1へ、ホールド信号▲
▼を外部バスインタフェース３に対し発生する（以
下ホールド制御回路2Aがホールド要求信号HLDMDをCPU1
へホールド信号▲▼を外部バスインタフェース３
へ発生した状態を“ホールド受付け状態”と称す）。CP
U1はホールド受付け状態信号HLDMDを受けるとCPU1をホ
ールド受付け状態を示すステートＴHLDに固定させ、CPU
1の動作を止めて一切のプログラムの実行を直ちに停止
する。また、外部バスインタフェース３はホールド信号
▲▼を受けると周辺チップにつながっている外部
バス信号をハイ・インピーダンスにする。ホールド受付
け状態になると、ホールド制御回路2Aは、ホールド要求
信号HOLDを受けつけたことをあらわすホールド受付信号
HLDAを“1"にする。
説明する。第８図は従来のホールド制御機能を備えたマ
イコンのブロック図である。CPU1は内蔵プログラムメモ
リ11の内容にしがって演算を実行する。その他にCPU1は
メモリアクセス制御を行なうアクセス制御回路12Aを備
えている。アクセス制御回路12Aより外部アクセス信号
が出力されると外部バスインタフェース３はCPU内部ア
ドレスバス・データバス４の内容をアドレスバス・デー
タバス４を介して出力しリード信号▲▼またはライ
ト信号▲▼を用いて外部の周辺装置をアクセスす
る。ホールド要求信号HOLDが“1"になると、ホールド制
御回路2Aはホールド要求が発生したことを知らせるホー
ルド受付け状態信号HLDMDをCPU1へ、ホールド信号▲
▼を外部バスインタフェース３に対し発生する（以
下ホールド制御回路2Aがホールド要求信号HLDMDをCPU1
へホールド信号▲▼を外部バスインタフェース３
へ発生した状態を“ホールド受付け状態”と称す）。CP
U1はホールド受付け状態信号HLDMDを受けるとCPU1をホ
ールド受付け状態を示すステートＴHLDに固定させ、CPU
1の動作を止めて一切のプログラムの実行を直ちに停止
する。また、外部バスインタフェース３はホールド信号
▲▼を受けると周辺チップにつながっている外部
バス信号をハイ・インピーダンスにする。ホールド受付
け状態になると、ホールド制御回路2Aは、ホールド要求
信号HOLDを受けつけたことをあらわすホールド受付信号
HLDAを“1"にする。
第９図はプログラム実行中にホールド要求信号HOLDが
“0"から“1"になった場合およびホールド要求信号HOLD
が“1"から“0"になった場合のタイミングチャートであ
る。今、マシンサンクルがT1,T2,T3というステートから
なっていて、T3が最終ステートであるとする。ホールド
要求信号HOLDが“1"になると、ステートT3の最終クロッ
クで外部バス信号をハイ・インピーダンスにしてステー
トＴHLDにうつる。同時にホールド受付け信号HLDAを
“1"にする、ステートＴHLDでは常にホールド要求信号H
OLDをチエックしホールド要求信号HOLDの“0"を検出す
ると次のステートの第２クロックでホールド受付け信号
HLDAを“0"にし、最終クロックで外部バス信号のハイ・
インピーダンス状態を解除し、次のマシンサイクルに進
む。
“0"から“1"になった場合およびホールド要求信号HOLD
が“1"から“0"になった場合のタイミングチャートであ
る。今、マシンサンクルがT1,T2,T3というステートから
なっていて、T3が最終ステートであるとする。ホールド
要求信号HOLDが“1"になると、ステートT3の最終クロッ
クで外部バス信号をハイ・インピーダンスにしてステー
トＴHLDにうつる。同時にホールド受付け信号HLDAを
“1"にする、ステートＴHLDでは常にホールド要求信号H
OLDをチエックしホールド要求信号HOLDの“0"を検出す
ると次のステートの第２クロックでホールド受付け信号
HLDAを“0"にし、最終クロックで外部バス信号のハイ・
インピーダンス状態を解除し、次のマシンサイクルに進
む。
上述した従来のホールド機能を備えたマイコンでは、
ホールド要求信号HOLDが受けつけられるだけで直ちにCP
Uを停止しホールド受付け状態となり、ホールド受付け
状態では周辺LSIが共有バス、メモリを使用するためにC
PUの外部アクセスを禁止するが、そのために内蔵プログ
ラムの実行までもが中断されることになり、プログラム
メモリを内蔵したシングルチップマイコンでは、たとえ
ホールド受付け状態で共有バスを使用できなくても内蔵
プログラムを実行できるにもかかわらず従来の制御回路
ではCPUの動作を停止するため内蔵プログラムの実行効
率が下がるという欠点がある。
ホールド要求信号HOLDが受けつけられるだけで直ちにCP
Uを停止しホールド受付け状態となり、ホールド受付け
状態では周辺LSIが共有バス、メモリを使用するためにC
PUの外部アクセスを禁止するが、そのために内蔵プログ
ラムの実行までもが中断されることになり、プログラム
メモリを内蔵したシングルチップマイコンでは、たとえ
ホールド受付け状態で共有バスを使用できなくても内蔵
プログラムを実行できるにもかかわらず従来の制御回路
ではCPUの動作を停止するため内蔵プログラムの実行効
率が下がるという欠点がある。
本発明のマイクロコンピュータは、ホールド受付け状
態中にCPUによる外部アクセス動作を検出したときのみC
PUの動作を停止させるアクセス制御回路を有している。
態中にCPUによる外部アクセス動作を検出したときのみC
PUの動作を停止させるアクセス制御回路を有している。
ホールド信号を受けつけると外部バス信号はハイ・イ
ンピーダンスになるが、CPUの実行を停止するのではな
く、CPUによる外部アクセス動作の実行までCPUの動作を
停止させないため、内蔵プログラムの実行効率が向上す
る。
ンピーダンスになるが、CPUの実行を停止するのではな
く、CPUによる外部アクセス動作の実行までCPUの動作を
停止させないため、内蔵プログラムの実行効率が向上す
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のマイコンの一実施例の全体のブロッ
ク図である。本実施例が第８図の従来例と異なるところ
は、アクセス制御回路12の動作およびアクセス制御回路
12からホールド制御回路２へホールド受付け状態禁止信
号DISHLDがつけくわわるところである。ホールド受付け
状態禁止信号DISHLDというのは、ホールド制御回路２が
ホールド受付け状態信号HLDMDを出さないようにする信
号である。その他は同様の機能であるので説明を省略す
る。
ク図である。本実施例が第８図の従来例と異なるところ
は、アクセス制御回路12の動作およびアクセス制御回路
12からホールド制御回路２へホールド受付け状態禁止信
号DISHLDがつけくわわるところである。ホールド受付け
状態禁止信号DISHLDというのは、ホールド制御回路２が
ホールド受付け状態信号HLDMDを出さないようにする信
号である。その他は同様の機能であるので説明を省略す
る。
第２図はアクセス制御回路12の詳細図、第３図はホー
ルド制御回路２の詳細図、第４図は外部バスインタフェ
ース３の詳細図、第５図は第２図、第３図の回路動作の
タイミング図である。φ１およびφ２は２相のシステム
クロックである。
ルド制御回路２の詳細図、第４図は外部バスインタフェ
ース３の詳細図、第５図は第２図、第３図の回路動作の
タイミング図である。φ１およびφ２は２相のシステム
クロックである。
アクセス制御回路12は、アンドゲート101,102,104,10
9,110,113と、インバータ103,108と、オアゲート105,11
2と、ラッチ106,107,111で構成されている。ホールド制
御回路２は、ラッチ301〜305,312,313と、RSフリップフ
ロップ304,306と、アンドゲート307,309,311と、ノアゲ
ート308,310と、その他のゲート回路で構成されてい
る。外部バスインタフェース３は、インバータ401と、
アンドゲート402,403と、スリーステートバッファ404〜
408で構成されている。
9,110,113と、インバータ103,108と、オアゲート105,11
2と、ラッチ106,107,111で構成されている。ホールド制
御回路２は、ラッチ301〜305,312,313と、RSフリップフ
ロップ304,306と、アンドゲート307,309,311と、ノアゲ
ート308,310と、その他のゲート回路で構成されてい
る。外部バスインタフェース３は、インバータ401と、
アンドゲート402,403と、スリーステートバッファ404〜
408で構成されている。
まず、内蔵プログラムメモリ11に記憶されているプロ
グラムの実行時にホールド要求信号HOLDが発生した時の
アクセス制御回路12およびホールド制御回路２について
第２図のアクセス制御回路12の詳細図、第３図のホール
ド制御回路２の詳細図および第５図のタイミングチャー
トを用いて述べる。
グラムの実行時にホールド要求信号HOLDが発生した時の
アクセス制御回路12およびホールド制御回路２について
第２図のアクセス制御回路12の詳細図、第３図のホール
ド制御回路２の詳細図および第５図のタイミングチャー
トを用いて述べる。
いま、サイクルM2のシステムクロックφ１が“1"のサ
イクルでホールド要求信号HOLDが“0"から“1"に変化し
たとする。すると、次のシステムクロックφ２（サイク
ルM2）でラッチ301の出力は“1"になる。ラッチ301の
Ｑ出力が次のシステムクロックφ１（サイクルM3）でラ
ッチ302にラッチされ、次のシステムクロックφ２（サ
イクルM3）でラッチ303にラッチされる。ホールド要求
信号HOLDが２クロック間“1"であるのでラッチ301の
出力とラッチ303の出力がともに“1"となり、アンド
ゲート307の出力が“1"となり、次のシステムクロック
φ１（サイクルM4）でRSフリップフロップ304がセット
される。もし、逆にホールド要求信号HOLDが２クロック
間“0"であればラッチ301の出力とラッチ303の出力
がともに“0"となりノアゲート308の出力が“1"となり
次のシステムクロックφ１でRSフリップフロップ304は
リセットされる。今はホールド要求信号HOLDが２クロッ
ク間“1"でRSフリップフロップ304がセットされていて
外部アクセス命令の実行ではない場合を考える。外部ア
クセス要求信号SLEXMは“0"であるからアンドゲート110
の出力DISHLDは“0"となり、ノアゲート310の出力は
“1"となる。そとて次のシステムクロックφ２（サイク
ルM4）でラッチ312のＱ出力は“1"、次のシステムクロ
ックφ１（サイクルM5）でラッチ313のＱ出力、すなわ
ちホールド受付け状態信号HLDMDは“1"となる。さら
に、次のシステムクロックφ２（サイクルM5）でラッチ
305の出力は“0"となってホールド信号▲▼が
“0"になる。次のシステムクロックφ１でラッチ306の
出力であるホールド受付け信号HLDAは“1"となる。ホー
ルド信号▲▼が“0"になるとインバータ401の出
力が“1"となり、データアウトタイミングおよびデータ
インタイミングが“1"であればアンドゲート402,403の
出力は“1"となるので、トライステートバッファ404,40
5につながるデータバスはハイ・インピーダンスにな
る。このように、内蔵プログラムメモリ11に記憶されて
いるプログラムの実行時にはホールド要求信号HOLDが発
生すると直ちにホールド受付け状態になる。また、ホー
ルド受付け状態信号HLDMDが“1"であっても外部アクセ
ス要求信号SLEXMが“0"であるのでアンドゲート109の出
力は“0"となりラッチ111のＱ出力も“0"となる。よっ
て、CPU1の２相の動作クロックCK1,CK2はオアゲート11
2,アンドゲート113を介してシステムクロックφ1,φ２
と同相で出力される。ゆえにホールド受付け状態であっ
てもCPU1は動作を続ける。
イクルでホールド要求信号HOLDが“0"から“1"に変化し
たとする。すると、次のシステムクロックφ２（サイク
ルM2）でラッチ301の出力は“1"になる。ラッチ301の
Ｑ出力が次のシステムクロックφ１（サイクルM3）でラ
ッチ302にラッチされ、次のシステムクロックφ２（サ
イクルM3）でラッチ303にラッチされる。ホールド要求
信号HOLDが２クロック間“1"であるのでラッチ301の
出力とラッチ303の出力がともに“1"となり、アンド
ゲート307の出力が“1"となり、次のシステムクロック
φ１（サイクルM4）でRSフリップフロップ304がセット
される。もし、逆にホールド要求信号HOLDが２クロック
間“0"であればラッチ301の出力とラッチ303の出力
がともに“0"となりノアゲート308の出力が“1"となり
次のシステムクロックφ１でRSフリップフロップ304は
リセットされる。今はホールド要求信号HOLDが２クロッ
ク間“1"でRSフリップフロップ304がセットされていて
外部アクセス命令の実行ではない場合を考える。外部ア
クセス要求信号SLEXMは“0"であるからアンドゲート110
の出力DISHLDは“0"となり、ノアゲート310の出力は
“1"となる。そとて次のシステムクロックφ２（サイク
ルM4）でラッチ312のＱ出力は“1"、次のシステムクロ
ックφ１（サイクルM5）でラッチ313のＱ出力、すなわ
ちホールド受付け状態信号HLDMDは“1"となる。さら
に、次のシステムクロックφ２（サイクルM5）でラッチ
305の出力は“0"となってホールド信号▲▼が
“0"になる。次のシステムクロックφ１でラッチ306の
出力であるホールド受付け信号HLDAは“1"となる。ホー
ルド信号▲▼が“0"になるとインバータ401の出
力が“1"となり、データアウトタイミングおよびデータ
インタイミングが“1"であればアンドゲート402,403の
出力は“1"となるので、トライステートバッファ404,40
5につながるデータバスはハイ・インピーダンスにな
る。このように、内蔵プログラムメモリ11に記憶されて
いるプログラムの実行時にはホールド要求信号HOLDが発
生すると直ちにホールド受付け状態になる。また、ホー
ルド受付け状態信号HLDMDが“1"であっても外部アクセ
ス要求信号SLEXMが“0"であるのでアンドゲート109の出
力は“0"となりラッチ111のＱ出力も“0"となる。よっ
て、CPU1の２相の動作クロックCK1,CK2はオアゲート11
2,アンドゲート113を介してシステムクロックφ1,φ２
と同相で出力される。ゆえにホールド受付け状態であっ
てもCPU1は動作を続ける。
次に、ホールド受付け状態中に外部メモリアクセスが
発生した場合について述べる。一般に、外部メモリアク
セスは外部メモリアクセス信号の規格、メモリのアクセ
ス時間の規格のため３サイクル以上の時間が必要であ
る。プログラムメモリ11が外部アクセス命令がサイクル
M6のシステムクロックφ１のタイミングで出力されると
すると、CPU1はシステムクロックφ１（サイクルM6）の
立上がりで外部アクセス要求信号SLEXMを出力する。外
部アクセス要求信号SLEXMが“1"になるとホールド受付
け状態信号HLDMDが“1"およびインバータ108の出力が
“1"であるのでアンドゲート109の出力は“1"となり、
サイクルM6のシステムクロックφ１でラッチ111のＱ出
力は“1"となる。したがって、オアゲート112の出力は
“1"、アンドゲート113の出力は“0"となり、CPU1を動
作させるCPUクロックCK1は“1"、CK2は“0"となる。以
上のようにラッチ111のＱ出力が“1"の間はCPUクロック
CK1が“1"、CK2が“0"と固定されているためCPU1は動作
を停止している。このようにホールド受付け状態である
ために、外部アクセス要求信号SLEXMが“1"であっても
外部アクセス信号は出力されず、ホールド受付け状態が
続く。そこで、サイクルM6のシステムクロックφ１が
“1"のサイクル中にホールド要求信号HOLDが“1"から
“0"にかわったとすると、次のシステムクロックφ２
（サイクルM6）でラッチ301の出力が“0"になり、次
のシステムクロックφ１（サイクルM7）でラッチ302の
出力が“0"に、その次のシステムクロックφ２（サイ
クルM7）でラッチ303の出力が“0"になる。２クロッ
ク間ホールド要求信号HOLDが“0"であるとノアゲート30
8の出力が“1"になり次のシステムクロックφ１（サイ
クルM8）でRSフリップフロップ304はリセットされる。
ノアゲート310の出力が“0"になるので次のシステムク
ロックφ２（サイクルM8）でラッチ312のＱ出力は
“0"、次のシステムクロックφ１（サイクルM9）でラッ
チ313のＱ出力、すなわちホールド受付ケ状態信号HLDMD
は“0"となる。次のシステムクロックφ２（サイクルM
9）でラッチ305の出力は“1"となり、ホールド信号▲
▼“1"が出力される。これにより外部バス信号の
ハイ・インピーダンスは解除される。また、ホールド受
付け状態信号HLDMDが“0"になった時にRSフリップフロ
ップ306はリセットされるのでホールド受付け信号HLDA
信号はサイクルM9のシステムクロックφ１が“1"で、シ
ステムクロックφ２が“0"となる。以上のようにホール
ド受付け状態は終了する。
発生した場合について述べる。一般に、外部メモリアク
セスは外部メモリアクセス信号の規格、メモリのアクセ
ス時間の規格のため３サイクル以上の時間が必要であ
る。プログラムメモリ11が外部アクセス命令がサイクル
M6のシステムクロックφ１のタイミングで出力されると
すると、CPU1はシステムクロックφ１（サイクルM6）の
立上がりで外部アクセス要求信号SLEXMを出力する。外
部アクセス要求信号SLEXMが“1"になるとホールド受付
け状態信号HLDMDが“1"およびインバータ108の出力が
“1"であるのでアンドゲート109の出力は“1"となり、
サイクルM6のシステムクロックφ１でラッチ111のＱ出
力は“1"となる。したがって、オアゲート112の出力は
“1"、アンドゲート113の出力は“0"となり、CPU1を動
作させるCPUクロックCK1は“1"、CK2は“0"となる。以
上のようにラッチ111のＱ出力が“1"の間はCPUクロック
CK1が“1"、CK2が“0"と固定されているためCPU1は動作
を停止している。このようにホールド受付け状態である
ために、外部アクセス要求信号SLEXMが“1"であっても
外部アクセス信号は出力されず、ホールド受付け状態が
続く。そこで、サイクルM6のシステムクロックφ１が
“1"のサイクル中にホールド要求信号HOLDが“1"から
“0"にかわったとすると、次のシステムクロックφ２
（サイクルM6）でラッチ301の出力が“0"になり、次
のシステムクロックφ１（サイクルM7）でラッチ302の
出力が“0"に、その次のシステムクロックφ２（サイ
クルM7）でラッチ303の出力が“0"になる。２クロッ
ク間ホールド要求信号HOLDが“0"であるとノアゲート30
8の出力が“1"になり次のシステムクロックφ１（サイ
クルM8）でRSフリップフロップ304はリセットされる。
ノアゲート310の出力が“0"になるので次のシステムク
ロックφ２（サイクルM8）でラッチ312のＱ出力は
“0"、次のシステムクロックφ１（サイクルM9）でラッ
チ313のＱ出力、すなわちホールド受付ケ状態信号HLDMD
は“0"となる。次のシステムクロックφ２（サイクルM
9）でラッチ305の出力は“1"となり、ホールド信号▲
▼“1"が出力される。これにより外部バス信号の
ハイ・インピーダンスは解除される。また、ホールド受
付け状態信号HLDMDが“0"になった時にRSフリップフロ
ップ306はリセットされるのでホールド受付け信号HLDA
信号はサイクルM9のシステムクロックφ１が“1"で、シ
ステムクロックφ２が“0"となる。以上のようにホール
ド受付け状態は終了する。
次に、外部アクセス時のアクセス制御回路12の動作に
ついて述べる。第２図において、ホールド受付け状態信
号HLDMDが“0"になると、アンドゲート109の出力が“0"
となりサイクルM9のシステムクロックφ１でラッチ111
のＱ出力は“0"に、出力は“1"になる。また、アンド
ゲート101の出力が“1"となりインバータ108の出力が
“1"であるからアンドゲート102の出力も“1"、オアゲ
ート105の出力も“1"となる。よって、サイクルM9のシ
ステムクロックφ１が“1"の間にラッチ106のＱ出力は
“1"、出力は“0"となる。したがって、オアゲート11
2の出力は“1"、アンドゲート113の出力は“0"となり、
CPU1を動作させるCPUクロックCK1は“1"、CK2は“0"と
なる。以上のようにラッチ106のＱ出力が“1"の間はCPU
クロックCK1が“1"、CK2が“0"と固定されているためCP
U1は動作を停止している。また、アンドゲート110の出
力DISHLDは“1"となる。次のシステムクロックφ２が
“1"（サイクルM9）でラッチ107の出力は“1"となり、
インバータ108の出力は“0"になる。外部バスインタフ
ェース３はサイクルM9のφ１、タイミングからサイクル
M2のシステムクロックφ２の１周期間、外部アクセスに
必要な３ステートのタイミングをつくるためにレディ信
号RDYを“0"にする。すると、インバータ103の出力は
“1"となりアンドゲート104の出力およびオアゲート105
の出力は“1"となる。よって次のシステムクロックφ１
（サイクルM10）でラッチ106のＱ出力は“1"のまま変化
しないのでCPUクロックCK1,CK2はそれぞれ“1"、“0"に
固定される。次のシステムクロックφ２が“1"のとき
（サイクルM10）にレディ信号RDYが“1"になるのでアン
ドゲート104の出力およびオアゲート105の出力は“0"と
なる。次のシステムクロックφ１が“1"（サイクルM1
1）でラッチ106のＱ出力は“0"となる。したがって、サ
イクルM11においてはCPUクロックCK1はシステムクロッ
クφ１と、CPUクロックCK2はシステムクロックφ２と同
タイミングで動作する。また、サイクルM11のシステム
クロックφ１が“1"になるタイミングでアンドゲート11
0の出力は“0"になる。このようにして外部データアク
セスが実行される。
ついて述べる。第２図において、ホールド受付け状態信
号HLDMDが“0"になると、アンドゲート109の出力が“0"
となりサイクルM9のシステムクロックφ１でラッチ111
のＱ出力は“0"に、出力は“1"になる。また、アンド
ゲート101の出力が“1"となりインバータ108の出力が
“1"であるからアンドゲート102の出力も“1"、オアゲ
ート105の出力も“1"となる。よって、サイクルM9のシ
ステムクロックφ１が“1"の間にラッチ106のＱ出力は
“1"、出力は“0"となる。したがって、オアゲート11
2の出力は“1"、アンドゲート113の出力は“0"となり、
CPU1を動作させるCPUクロックCK1は“1"、CK2は“0"と
なる。以上のようにラッチ106のＱ出力が“1"の間はCPU
クロックCK1が“1"、CK2が“0"と固定されているためCP
U1は動作を停止している。また、アンドゲート110の出
力DISHLDは“1"となる。次のシステムクロックφ２が
“1"（サイクルM9）でラッチ107の出力は“1"となり、
インバータ108の出力は“0"になる。外部バスインタフ
ェース３はサイクルM9のφ１、タイミングからサイクル
M2のシステムクロックφ２の１周期間、外部アクセスに
必要な３ステートのタイミングをつくるためにレディ信
号RDYを“0"にする。すると、インバータ103の出力は
“1"となりアンドゲート104の出力およびオアゲート105
の出力は“1"となる。よって次のシステムクロックφ１
（サイクルM10）でラッチ106のＱ出力は“1"のまま変化
しないのでCPUクロックCK1,CK2はそれぞれ“1"、“0"に
固定される。次のシステムクロックφ２が“1"のとき
（サイクルM10）にレディ信号RDYが“1"になるのでアン
ドゲート104の出力およびオアゲート105の出力は“0"と
なる。次のシステムクロックφ１が“1"（サイクルM1
1）でラッチ106のＱ出力は“0"となる。したがって、サ
イクルM11においてはCPUクロックCK1はシステムクロッ
クφ１と、CPUクロックCK2はシステムクロックφ２と同
タイミングで動作する。また、サイクルM11のシステム
クロックφ１が“1"になるタイミングでアンドゲート11
0の出力は“0"になる。このようにして外部データアク
セスが実行される。
次に、外部アクセス要求信号SLEXMとホールド要求信
号HOLDが競合した場合について述べる。サイクルM8のシ
ステムクロックφ１ステートの間にホールド要求信号HO
LDが“0"から“1"にかわると、前述したような動作を経
てサイクルM10のシステムクロックφ１のタイミングでR
Sフリップフロップ304はセットされる。ところが、ホー
ルド受付け状態禁止信号DISHLDが“1"であるためにノア
ゲート310の出力は“0"のままである。次のシステムク
ロックφ１（サイクルM11）でホールド受付け状態禁止
信号DISHLD信号が“0"になるとノアゲート310の出力は
“1"となる。そしてサイクルM12のシステムクロックφ
１でホールド受付け状態信号HLDMDが“1"になりホール
ド受付け状態にうつる。このように、本実施例では外部
データアクセスが終了するまでホールド受付け状態禁止
信号DISHLDによってホールド受付け状態にうつるのを禁
止している。
号HOLDが競合した場合について述べる。サイクルM8のシ
ステムクロックφ１ステートの間にホールド要求信号HO
LDが“0"から“1"にかわると、前述したような動作を経
てサイクルM10のシステムクロックφ１のタイミングでR
Sフリップフロップ304はセットされる。ところが、ホー
ルド受付け状態禁止信号DISHLDが“1"であるためにノア
ゲート310の出力は“0"のままである。次のシステムク
ロックφ１（サイクルM11）でホールド受付け状態禁止
信号DISHLD信号が“0"になるとノアゲート310の出力は
“1"となる。そしてサイクルM12のシステムクロックφ
１でホールド受付け状態信号HLDMDが“1"になりホール
ド受付け状態にうつる。このように、本実施例では外部
データアクセスが終了するまでホールド受付け状態禁止
信号DISHLDによってホールド受付け状態にうつるのを禁
止している。
本実施例では外部データアクセスとホールド受付け状
態との動作について述べたが、ホールド受付け状態で外
部バスを使用できなくても内部ROMプログラムメモリを
用いてメインプログラムを実行している間、外部バスイ
ンタフェースを起動させ、外部のプログラムメモリをア
クセスするまでCPUを停止させないことができる。した
がって、外部プログラムメモリをアクセスするまでCPU
を停止させないために第２図において外部アクセス要求
信号SLEXMの代りに外部プログラムメモリアクセスを示
す信号を用いて前記実施例と同様な制御を行なうことが
できる。
態との動作について述べたが、ホールド受付け状態で外
部バスを使用できなくても内部ROMプログラムメモリを
用いてメインプログラムを実行している間、外部バスイ
ンタフェースを起動させ、外部のプログラムメモリをア
クセスするまでCPUを停止させないことができる。した
がって、外部プログラムメモリをアクセスするまでCPU
を停止させないために第２図において外部アクセス要求
信号SLEXMの代りに外部プログラムメモリアクセスを示
す信号を用いて前記実施例と同様な制御を行なうことが
できる。
以上説明したように本発明は、ホールド受付け状態中
にCPUによる外部アクセス動作が発生した時にだけCPUの
動作を停止させることにより、ホールド受付け状態で外
部バスを使用できなくても、CPUから外部アクセス要求
信号が出力されるまで内蔵プログラムによるCPUの動作
を停止させないで内蔵プログラムの実行効率を上げるこ
とができるという大きな効果がある。
にCPUによる外部アクセス動作が発生した時にだけCPUの
動作を停止させることにより、ホールド受付け状態で外
部バスを使用できなくても、CPUから外部アクセス要求
信号が出力されるまで内蔵プログラムによるCPUの動作
を停止させないで内蔵プログラムの実行効率を上げるこ
とができるという大きな効果がある。
第１図は本発明のマイクロコンピュータの一実施例の構
成図、第２図はアクセス制御回路12の詳細図、第３図は
ホールド制御回路２の詳細図、第４図は外部バスインタ
フェース３のデータバス、アドレスバス、リード／ライ
ト信号▲▼／▲▼の入出力制御図、第５図はア
クセス制御回路12とホールド制御回路２の動作タイミン
グ図、第６図はバスおよびメモリを共有するDMAシステ
ム図、第７図はホールドタイミング図、第８図はマイク
ロコンピュータの従来例の構成図、第９図は第８図のマ
イクロコンピュータのホールド制御タイミング図であ
る。 １……CPU、２……ホールド制御回路、３……外部バス
インタフェース、４……内部アドレスバス・データバ
ス、11……プログラムメモリ、12……アクセス制御回
路、106,107,111,301,302,303,305,312,313……ラッ
チ、304,306……RSフリップフロップ、101,102,104,10
9,110,113,307,309,311,402,403……アンドゲート、10
5,112……オアゲート、103,401……インバータ、404,40
5,406,407,408……スリーステートバッファ、DACK……
ダイレクトメモリアクセス受付け信号、DRQ……ダイレ
クトメモリアクセス要求信号、▲▼……ホールド
信号、HOLD……ホールド要求信号、HLDA……ホールド受
付け信号、HLDMD……ホールド受付け状態信号、DISHLD
……ホールド受付け状態禁止信号、SLEXM……外部アク
セス要求信号、φ1,φ２……システムクロック、CK1,CK
2……CPUクロック、RDY……レディ信号。
成図、第２図はアクセス制御回路12の詳細図、第３図は
ホールド制御回路２の詳細図、第４図は外部バスインタ
フェース３のデータバス、アドレスバス、リード／ライ
ト信号▲▼／▲▼の入出力制御図、第５図はア
クセス制御回路12とホールド制御回路２の動作タイミン
グ図、第６図はバスおよびメモリを共有するDMAシステ
ム図、第７図はホールドタイミング図、第８図はマイク
ロコンピュータの従来例の構成図、第９図は第８図のマ
イクロコンピュータのホールド制御タイミング図であ
る。 １……CPU、２……ホールド制御回路、３……外部バス
インタフェース、４……内部アドレスバス・データバ
ス、11……プログラムメモリ、12……アクセス制御回
路、106,107,111,301,302,303,305,312,313……ラッ
チ、304,306……RSフリップフロップ、101,102,104,10
9,110,113,307,309,311,402,403……アンドゲート、10
5,112……オアゲート、103,401……インバータ、404,40
5,406,407,408……スリーステートバッファ、DACK……
ダイレクトメモリアクセス受付け信号、DRQ……ダイレ
クトメモリアクセス要求信号、▲▼……ホールド
信号、HOLD……ホールド要求信号、HLDA……ホールド受
付け信号、HLDMD……ホールド受付け状態信号、DISHLD
……ホールド受付け状態禁止信号、SLEXM……外部アク
セス要求信号、φ1,φ２……システムクロック、CK1,CK
2……CPUクロック、RDY……レディ信号。
Claims (1)
- 【請求項１】プログラムを記憶する内蔵プログラムメモ
リと、該内蔵プログラムメモリに記憶されているプログ
ラムの指示に従い演算を実行するCPUと、外部からのホ
ールド要求信号を受けるとホールド信号およびホールド
状態信号を発生するホールド制御回路と、前記ホールド
信号が発生しているときには内部バスと外部バスとを切
り離し、発生していないときには内部バスと外部バスと
を接続するバスインタフェースと、前記外部バスを使用
する場合に発生する外部アクセス要求信号を受けるとホ
ールド状態禁止信号を所定期間発生するアクセス制御回
路とを備え、前記ホールド制御回路は、前記ホールド状
態禁止信号が発生している間前記ホールド状態信号の発
生を停止し、前記アクセス制御回路は、前記外部アクセ
ス要求信号および前記ホールド状態信号をともに受ける
と前記CPUの動作を停止させることを特徴とするマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044289A JP2569534B2 (ja) | 1987-02-26 | 1987-02-26 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044289A JP2569534B2 (ja) | 1987-02-26 | 1987-02-26 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63208965A JPS63208965A (ja) | 1988-08-30 |
| JP2569534B2 true JP2569534B2 (ja) | 1997-01-08 |
Family
ID=12687346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044289A Expired - Lifetime JP2569534B2 (ja) | 1987-02-26 | 1987-02-26 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569534B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2822782B2 (ja) * | 1992-05-20 | 1998-11-11 | 日本電気株式会社 | シングルチップマイクロコンピュータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
| JPS5671129A (en) * | 1979-11-15 | 1981-06-13 | Fujitsu Ltd | Data processing system |
-
1987
- 1987-02-26 JP JP62044289A patent/JP2569534B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63208965A (ja) | 1988-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |