JPH1031530A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
- Publication number
- JPH1031530A JPH1031530A JP8186417A JP18641796A JPH1031530A JP H1031530 A JPH1031530 A JP H1031530A JP 8186417 A JP8186417 A JP 8186417A JP 18641796 A JP18641796 A JP 18641796A JP H1031530 A JPH1031530 A JP H1031530A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- decoder
- clock
- control signal
- signal
- Prior art date
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- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】低消費電力を実現する中央演算処理装置を提供
すること。 【解決手段】記憶装置１からの命令を解読し、被制御部
７〜１２対して命令を実行するための制御信号を生成す
るデコーダ１３と、デコーダから出力された制御信号の
クロック同期をとるラッチ群１４と、被制御部およびラ
ッチ群に対してクロックを供給するクロック制御部６か
らなる中央演算処理装置において、前記デコーダを、命
令実行開始から命令実行終了まで常時変化する制御信号
を生成する第１のデコーダ１３−１と、命令実行開始か
ら命令実行終了まで一度変化したらその後変化しない制
御信号を生成する第２のデコーダ１３−２とに分けて構
成し、前記第２のデコーダにおいて変化する制御信号の
生成後から命令実行終了まで、前記第２のデコーダから
出力される制御信号のクロック同期をとるラッチ群１４
−２に対するクロック信号の供給を停止することを特徴
とする。
すること。 【解決手段】記憶装置１からの命令を解読し、被制御部
７〜１２対して命令を実行するための制御信号を生成す
るデコーダ１３と、デコーダから出力された制御信号の
クロック同期をとるラッチ群１４と、被制御部およびラ
ッチ群に対してクロックを供給するクロック制御部６か
らなる中央演算処理装置において、前記デコーダを、命
令実行開始から命令実行終了まで常時変化する制御信号
を生成する第１のデコーダ１３−１と、命令実行開始か
ら命令実行終了まで一度変化したらその後変化しない制
御信号を生成する第２のデコーダ１３−２とに分けて構
成し、前記第２のデコーダにおいて変化する制御信号の
生成後から命令実行終了まで、前記第２のデコーダから
出力される制御信号のクロック同期をとるラッチ群１４
−２に対するクロック信号の供給を停止することを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明はシングルチップマイ
クロコンピュータ（以下、１チップマイコンという）等
の半導体集積回路装置に内蔵される中央演算処理装置に
関するものである。
クロコンピュータ（以下、１チップマイコンという）等
の半導体集積回路装置に内蔵される中央演算処理装置に
関するものである。
【０００２】
【従来の技術】図３は、従来の中央演算処理装置（以下
ＣＰＵと略す）の基本構成を示す図である。
ＣＰＵと略す）の基本構成を示す図である。
【０００３】１はＣＰＵに接続されているプログラムが
格納されたＲＯＭ、２はＣＰＵに接続されている一時的
にデータを格納するＲＡＭ、３はＲＯＭ１およびＲＡＭ
２に対してＣＰＵがアドレスを送るためのアドレスバ
ス、４はＲＯＭ１およびＲＡＭ２に対してＣＰＵがデー
タを読み書きするためのデータバス、５はＣＰＵに接続
されているＲＯＭ１から命令を読み込み、一時保持する
命令レジスタ、６はＣＰＵ内部の各ブロックにクロック
を供給するクロック制御部、７はＲＯＭ１やＲＡＭ２の
アドレスを保持しているプログラムカウンタ（以下ＰＣ
と略す）、８は計算データや計算結果を一時的に保持す
るための汎用レジスタ群（ここではＲ１，Ｒ２，Ｒ３の
３つのレジスタで構成されている）、９は四則計算や論
理演算を行うための論理演算装置（以下ＡＬＵと略
す）、１０は９のＡＬＵ９による計算結果の状態を示す
ＦＬＡＧレジスタ、１１はＣＰＵ内部で、プログラムカ
ウンタ７、汎用レジスタ群８、論理演算装置９、ＦＬＡ
Ｇレジスタ１０の各ブロック間のデータを転送するため
の内部バス、１２は１１の内部バスによるデータ転送の
管理や、ＣＰＵに接続されているＲＯＭ１およびＲＡＭ
２と内部バスとを接続し、ＣＰＵ内のデータをＣＰＵ外
部に転送、もしくはＣＰＵ外部のデータをＣＰＵに取り
込むための内部バスコントロール、１３は命令レジスタ
５に格納されている命令を解読し、命令を実行するため
上記プログラムカウンタ７、汎用レジスタ群８、論理演
算装置９、ＦＬＡＧレジスタ１０、内部バスコントロー
ル１２の各ブロックに送る制御信号を生成するデコー
ダ、１４はデコーダで生成された信号のクロック同期を
とるためのラッチ群である。
格納されたＲＯＭ、２はＣＰＵに接続されている一時的
にデータを格納するＲＡＭ、３はＲＯＭ１およびＲＡＭ
２に対してＣＰＵがアドレスを送るためのアドレスバ
ス、４はＲＯＭ１およびＲＡＭ２に対してＣＰＵがデー
タを読み書きするためのデータバス、５はＣＰＵに接続
されているＲＯＭ１から命令を読み込み、一時保持する
命令レジスタ、６はＣＰＵ内部の各ブロックにクロック
を供給するクロック制御部、７はＲＯＭ１やＲＡＭ２の
アドレスを保持しているプログラムカウンタ（以下ＰＣ
と略す）、８は計算データや計算結果を一時的に保持す
るための汎用レジスタ群（ここではＲ１，Ｒ２，Ｒ３の
３つのレジスタで構成されている）、９は四則計算や論
理演算を行うための論理演算装置（以下ＡＬＵと略
す）、１０は９のＡＬＵ９による計算結果の状態を示す
ＦＬＡＧレジスタ、１１はＣＰＵ内部で、プログラムカ
ウンタ７、汎用レジスタ群８、論理演算装置９、ＦＬＡ
Ｇレジスタ１０の各ブロック間のデータを転送するため
の内部バス、１２は１１の内部バスによるデータ転送の
管理や、ＣＰＵに接続されているＲＯＭ１およびＲＡＭ
２と内部バスとを接続し、ＣＰＵ内のデータをＣＰＵ外
部に転送、もしくはＣＰＵ外部のデータをＣＰＵに取り
込むための内部バスコントロール、１３は命令レジスタ
５に格納されている命令を解読し、命令を実行するため
上記プログラムカウンタ７、汎用レジスタ群８、論理演
算装置９、ＦＬＡＧレジスタ１０、内部バスコントロー
ル１２の各ブロックに送る制御信号を生成するデコー
ダ、１４はデコーダで生成された信号のクロック同期を
とるためのラッチ群である。
【０００４】ＣＰＵは、データバス３を通してＲＯＭ１
から例えば、加算等の命令を読み取り、命令レジスタ５
に格納し、デコーダ１３で命令を解析し、命令を実行す
るための信号を生成し、ラッチ群１４によって同期化さ
れた信号を汎用レジスタ群８、ＡＬＵ９等に送り、加算
等の計算を行い、結果を汎用レジスタ群８もしくは内部
バスコントロール１２、データバス３を通してＲＡＭ２
等へ送ることで、命令を実行する。
から例えば、加算等の命令を読み取り、命令レジスタ５
に格納し、デコーダ１３で命令を解析し、命令を実行す
るための信号を生成し、ラッチ群１４によって同期化さ
れた信号を汎用レジスタ群８、ＡＬＵ９等に送り、加算
等の計算を行い、結果を汎用レジスタ群８もしくは内部
バスコントロール１２、データバス３を通してＲＡＭ２
等へ送ることで、命令を実行する。
【０００５】次に、図４に前記従来の中央演算処理装置
の命令を実行する過程を示す。
の命令を実行する過程を示す。
【０００６】この実行過程は、メモリーに格納されてい
るデータと、レジスタ（Ｒ１）に格納されているデータ
とをＡＬＵで加算を行い、結果をレジスタ（Ｒ１）に格
納する命令を示すものである。ここでは、デコーダの働
きを中心に中央演算処理装置が命令を実行する過程を示
す。
るデータと、レジスタ（Ｒ１）に格納されているデータ
とをＡＬＵで加算を行い、結果をレジスタ（Ｒ１）に格
納する命令を示すものである。ここでは、デコーダの働
きを中心に中央演算処理装置が命令を実行する過程を示
す。
【０００７】命令フェッチ期間でフェッチされた命令
は、命令レジスタ５に読み込まれ、命令レジスタ５から
デコーダ１３に送られる。
は、命令レジスタ５に読み込まれ、命令レジスタ５から
デコーダ１３に送られる。
【０００８】命令デコード期間では、命令がデコーダ１
３によって解析され、ＡＬＵ９、汎用レジスタ群８、内
部バスコントロール１２、ＰＣ７、およびＦＬＡＧレジ
スタ１０に対して、これから実行する命令が加算命令で
あることを示す制御信号がデコード１３から出力する。
３によって解析され、ＡＬＵ９、汎用レジスタ群８、内
部バスコントロール１２、ＰＣ７、およびＦＬＡＧレジ
スタ１０に対して、これから実行する命令が加算命令で
あることを示す制御信号がデコード１３から出力する。
【０００９】次のメモリリード期間では、加算するデー
タをＲＯＭ１やＲＡＭ２から読み取り内部バス１１を通
してＡＬＵ９に送るための制御信号が、デコーダ１３か
ら内部バスコントロール１２とＡＬＵ９に送られる。こ
の信号に従い、内部バスコントロール１２はＲＯＭ１や
ＲＡＭ２からデータを読み取り、内部バス１１を通して
ＡＬＵ９にデータを転送する。
タをＲＯＭ１やＲＡＭ２から読み取り内部バス１１を通
してＡＬＵ９に送るための制御信号が、デコーダ１３か
ら内部バスコントロール１２とＡＬＵ９に送られる。こ
の信号に従い、内部バスコントロール１２はＲＯＭ１や
ＲＡＭ２からデータを読み取り、内部バス１１を通して
ＡＬＵ９にデータを転送する。
【００１０】次のレジスタリード期間では、加算するデ
ータをレジスタ（Ｒ１）８から読み取り、内部バス１１
を通してＡＬＵ９に送るための制御信号が、デコーダ１
３からレジスタ（Ｒ１）８とＡＬＵ９に送る。この信号
に従い、レジスタ（Ｒ１）８は内部バス１１を通してＡ
ＬＵ９にデータを転送する。
ータをレジスタ（Ｒ１）８から読み取り、内部バス１１
を通してＡＬＵ９に送るための制御信号が、デコーダ１
３からレジスタ（Ｒ１）８とＡＬＵ９に送る。この信号
に従い、レジスタ（Ｒ１）８は内部バス１１を通してＡ
ＬＵ９にデータを転送する。
【００１１】次の加算実行期間では、ＡＬＵ９にデータ
を加算する信号がデコーダ１３から出力され、ＡＬＵ９
は加算演算を実行する。
を加算する信号がデコーダ１３から出力され、ＡＬＵ９
は加算演算を実行する。
【００１２】最後のレジスタライト期間では、加算結果
を汎用レジスタ群（Ｒ１）８に転送する信号が、デコー
ダ１３からＡＬＵ９とレジスタ群（Ｒ１）８に出力さ
れ、レジスタ群（Ｒ１）８に結果が格納され加算命令の
実行が終了する。
を汎用レジスタ群（Ｒ１）８に転送する信号が、デコー
ダ１３からＡＬＵ９とレジスタ群（Ｒ１）８に出力さ
れ、レジスタ群（Ｒ１）８に結果が格納され加算命令の
実行が終了する。
【００１３】デコーダ１３で生成された上記の各制御信
号は、点線ａ〜ｆで示されるクロック制御部６から出力
される基準クロックの立ち下がりのタイミングで、ラッ
チ群１４によって同期化され、プログラムカウンタ７、
汎用レジスタ群８、論理演算装置９、ＦＬＡＧレジスタ
１０、および内部バスコントロール１２の各ブロックに
送出される。
号は、点線ａ〜ｆで示されるクロック制御部６から出力
される基準クロックの立ち下がりのタイミングで、ラッ
チ群１４によって同期化され、プログラムカウンタ７、
汎用レジスタ群８、論理演算装置９、ＦＬＡＧレジスタ
１０、および内部バスコントロール１２の各ブロックに
送出される。
【００１４】ＣＰＵは図４で示した加算命令以外の命令
も図４に示したような動作によって実行する。
も図４に示したような動作によって実行する。
【００１５】
【発明が解決しようとする課題】上記の従来回路は、低
消費電力化を行う上で以下の問題があった。
消費電力化を行う上で以下の問題があった。
【００１６】通常、ＣＰＵは相補型ＭＯＳ回路（以下Ｃ
ＭＯＳと略す）で構成され、内部回路は基準クロックに
よって同期化された信号で動作している。そのため、Ａ
ＬＵ９等の各ブロックには、同期化を行うための基準ク
ロックが供給されている。ＣＰＵの動作において電力を
消費する部分は、主にこのクロックに基づいて信号の切
り替えをしている部分である。そのため、ＣＰＵの低消
費電力化を図るためには、信号の切り替えが必要でない
部分や、動作させる必要がない部分に対してクロックの
供給を止めることで実現できる。
ＭＯＳと略す）で構成され、内部回路は基準クロックに
よって同期化された信号で動作している。そのため、Ａ
ＬＵ９等の各ブロックには、同期化を行うための基準ク
ロックが供給されている。ＣＰＵの動作において電力を
消費する部分は、主にこのクロックに基づいて信号の切
り替えをしている部分である。そのため、ＣＰＵの低消
費電力化を図るためには、信号の切り替えが必要でない
部分や、動作させる必要がない部分に対してクロックの
供給を止めることで実現できる。
【００１７】しかし、デコーダ１３のように、命令を読
み込み、命令を解析し、ＡＬＵ９等の各ブロックに対す
る制御信号を生成する部分や、ラッチ群１４のように、
クロック信号が供給され、生成された制御信号のクロッ
ク同期をとる部分では、図４の命令の実行過程で説明で
示したように、デコーダおよびラッチ群のどこかは常に
信号に変化があり、一括してクロック信号の供給を止め
ることはできない。
み込み、命令を解析し、ＡＬＵ９等の各ブロックに対す
る制御信号を生成する部分や、ラッチ群１４のように、
クロック信号が供給され、生成された制御信号のクロッ
ク同期をとる部分では、図４の命令の実行過程で説明で
示したように、デコーダおよびラッチ群のどこかは常に
信号に変化があり、一括してクロック信号の供給を止め
ることはできない。
【００１８】そのため、従来の回路では、ＣＰＵの低消
費電力化において、制御信号を生成する部分を低消費電
力化することは困難であった。
費電力化において、制御信号を生成する部分を低消費電
力化することは困難であった。
【００１９】本発明は、上記の従来回路における問題点
を解決し、低消費電力を実現する中央演算処理装置を提
供することを目的とする。
を解決し、低消費電力を実現する中央演算処理装置を提
供することを目的とする。
【００２０】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、次のような手段を採用した。
解決するために、次のような手段を採用した。
【００２１】記憶装置からの命令を受け取る命令レジス
タと、命令レジスタの命令を解読し、被制御部に対して
命令を実行するための制御信号を生成するデコーダと、
デコーダから出力された制御信号のクロック同期をとる
ラッチ群と、被制御部およびラッチ群に対してクロック
を供給するクロック制御部からなる中央演算処理装置に
おいて、前記デコーダおよび前記ラッチ群を、命令実行
開始から命令実行終了まで常時変化する制御信号を生成
する第１のデコーダと、第１のデコーダからの制御信号
のクロック同期をとる第１のラッチ群とから構成し、命
令実行開始から命令実行終了まで一度変化したらその後
変化しない制御信号を生成する第２のデコーダと、第２
のデコーダからの制御信号のクロック同期をとる第２の
ラッチ群と、第２のデコーダにおける変化する制御信号
の生成後から命令実行終了まで、前記第２のラッチ群に
対するクロック信号の供給を停止することを特徴とす
る。
タと、命令レジスタの命令を解読し、被制御部に対して
命令を実行するための制御信号を生成するデコーダと、
デコーダから出力された制御信号のクロック同期をとる
ラッチ群と、被制御部およびラッチ群に対してクロック
を供給するクロック制御部からなる中央演算処理装置に
おいて、前記デコーダおよび前記ラッチ群を、命令実行
開始から命令実行終了まで常時変化する制御信号を生成
する第１のデコーダと、第１のデコーダからの制御信号
のクロック同期をとる第１のラッチ群とから構成し、命
令実行開始から命令実行終了まで一度変化したらその後
変化しない制御信号を生成する第２のデコーダと、第２
のデコーダからの制御信号のクロック同期をとる第２の
ラッチ群と、第２のデコーダにおける変化する制御信号
の生成後から命令実行終了まで、前記第２のラッチ群に
対するクロック信号の供給を停止することを特徴とす
る。
【００２２】かくして、本発明は、デコーダを分け、命
令実行開始から命令実行終了まで、命令の実行中一度変
化したら実行終了まで変化しない信号を生成するデコー
ドには、その変化後、そのデコードに接続されているク
ロック同期用のラッチ群に供給するクロックを止めるこ
とにより、ラッチ群に流れる電流を最小限に抑え、低消
費電力を実現する。
令実行開始から命令実行終了まで、命令の実行中一度変
化したら実行終了まで変化しない信号を生成するデコー
ドには、その変化後、そのデコードに接続されているク
ロック同期用のラッチ群に供給するクロックを止めるこ
とにより、ラッチ群に流れる電流を最小限に抑え、低消
費電力を実現する。
【００２３】
【発明の実施の形態】本発明の実施形態を図１〜図２に
従って説明する。
従って説明する。
【００２４】先に、図４において、従来のＣＰＵの命令
実行過程の一例を示した。この中で、命令解析の結果、
デコーダから出力される制御信号は、命令の種類を示す
信号、汎用レジスタ群への信号、ＡＬＵへの信号、内部
バスコントロールへの信号の４種類の信号として示し
た。この４種類の信号の中で、命令の種類を示す信号
は、最初の命令デコード期間から命令実行終了まで一度
確定したら変化しない信号である。すなわち、本発明
は、デコーダが生成する制御信号には、命令デコード期
間から命令実行終了までの間に、一度確定したら変化し
ない信号と、常に変化する信号があることに着目したも
のである。
実行過程の一例を示した。この中で、命令解析の結果、
デコーダから出力される制御信号は、命令の種類を示す
信号、汎用レジスタ群への信号、ＡＬＵへの信号、内部
バスコントロールへの信号の４種類の信号として示し
た。この４種類の信号の中で、命令の種類を示す信号
は、最初の命令デコード期間から命令実行終了まで一度
確定したら変化しない信号である。すなわち、本発明
は、デコーダが生成する制御信号には、命令デコード期
間から命令実行終了までの間に、一度確定したら変化し
ない信号と、常に変化する信号があることに着目したも
のである。
【００２５】その結果、本発明では、以下に示す２点に
よってＣＰＵの低消費電力を実現しようとするものであ
る。
よってＣＰＵの低消費電力を実現しようとするものであ
る。
【００２６】１．デコーダが生成する制御信号を、命令
デコード期間から命令実行終了までの間に、一度確定し
たら変化しない信号と、常に変化する信号とに分け、両
信号を生成するデコーダと同期化のためのラッチ群を分
ける。
デコード期間から命令実行終了までの間に、一度確定し
たら変化しない信号と、常に変化する信号とに分け、両
信号を生成するデコーダと同期化のためのラッチ群を分
ける。
【００２７】２．命令デコード期間後、一度確定したら
変化しない信号に接続されているラッチ群のクロック
を、命令デコード期間から命令終了時まで止める。
変化しない信号に接続されているラッチ群のクロック
を、命令デコード期間から命令終了時まで止める。
【００２８】図１は、本発明の実施形態の中央演算処理
装置の基本構成を示す図である。
装置の基本構成を示す図である。
【００２９】１はＣＰＵに接続されているプログラムが
格納されたＲＯＭ、２はＣＰＵに接続されている一時的
にデータを格納するＲＡＭ、３はＲＯＭ１およびＲＡＭ
２に対してＣＰＵがアドレスを送るためのアドレスバ
ス、４はＲＯＭ１およびＲＡＭ２に対してＣＰＵがデー
タを読み書きするためのデータバス、５はＣＰＵに接続
されているＲＯＭ１から命令を読み込み、一時保持する
命令レジスタ、６はＣＰＵ内部の各ブロックにクロック
を供給するクロック制御部、７はＲＯＭ１やＲＡＭ２の
アドレスを保持しているプログラムカウンタ（以下ＰＣ
と略す）、８は計算データや計算結果を一時的に保持す
るための汎用レジスタ群（ここではＲ１，Ｒ２，Ｒ３の
３つのレジスタで構成されている）、９は四則計算や論
理演算を行うための論理演算装置（以下ＡＬＵと略
す）、１０はＡＬＵ９による計算結果の状態を示すＦＬ
ＡＧレジスタ、１１はＣＰＵ内部で、プログラムカウン
タ７、汎用レジスタ群８、論理演算装置９、ＦＬＡＧレ
ジスタ１０の各ブロック間のデータを転送するための内
部バス、１２は１１の内部バスによるデータ転送の管理
や、ＣＰＵに接続されているＲＯＭ１およびＲＡＭ２と
内部バスとを接続し、ＣＰＵ内のデータをＣＰＵ外部に
転送、もしくはＣＰＵ外部のデータをＣＰＵに取り込む
ための内部バスコントロールである。
格納されたＲＯＭ、２はＣＰＵに接続されている一時的
にデータを格納するＲＡＭ、３はＲＯＭ１およびＲＡＭ
２に対してＣＰＵがアドレスを送るためのアドレスバ
ス、４はＲＯＭ１およびＲＡＭ２に対してＣＰＵがデー
タを読み書きするためのデータバス、５はＣＰＵに接続
されているＲＯＭ１から命令を読み込み、一時保持する
命令レジスタ、６はＣＰＵ内部の各ブロックにクロック
を供給するクロック制御部、７はＲＯＭ１やＲＡＭ２の
アドレスを保持しているプログラムカウンタ（以下ＰＣ
と略す）、８は計算データや計算結果を一時的に保持す
るための汎用レジスタ群（ここではＲ１，Ｒ２，Ｒ３の
３つのレジスタで構成されている）、９は四則計算や論
理演算を行うための論理演算装置（以下ＡＬＵと略
す）、１０はＡＬＵ９による計算結果の状態を示すＦＬ
ＡＧレジスタ、１１はＣＰＵ内部で、プログラムカウン
タ７、汎用レジスタ群８、論理演算装置９、ＦＬＡＧレ
ジスタ１０の各ブロック間のデータを転送するための内
部バス、１２は１１の内部バスによるデータ転送の管理
や、ＣＰＵに接続されているＲＯＭ１およびＲＡＭ２と
内部バスとを接続し、ＣＰＵ内のデータをＣＰＵ外部に
転送、もしくはＣＰＵ外部のデータをＣＰＵに取り込む
ための内部バスコントロールである。
【００３０】１３−１，１３−２は命令レジスタ５に格
納されている命令を解読し、命令を実行するため上記プ
ログラムカウンタ７、汎用レジスタ群８、論理演算装置
９、ＦＬＡＧレジスタ１０、内部バスコントロール１２
の各ブロックに送る制御信号を生成する第１および第２
のデコーダ、１４−１，１４−２はデコーダで生成され
た制御信号のクロック同期をとるための第１および第２
のラッチ群であり、１５は第２のラッチ群１４ー２のク
ロック供給を制御するためのスイッチである。
納されている命令を解読し、命令を実行するため上記プ
ログラムカウンタ７、汎用レジスタ群８、論理演算装置
９、ＦＬＡＧレジスタ１０、内部バスコントロール１２
の各ブロックに送る制御信号を生成する第１および第２
のデコーダ、１４−１，１４−２はデコーダで生成され
た制御信号のクロック同期をとるための第１および第２
のラッチ群であり、１５は第２のラッチ群１４ー２のク
ロック供給を制御するためのスイッチである。
【００３１】デコーダ１３−１は命令デコード期間から
命令終了まで常に変化する信号を生成するものであり、
ラッチ群１４−１に接続されている。また、デコーダ１
３−２は、命令デコード期間中に一度信号が確定すると
命令終了まで変化しない信号を生成するものであり、ラ
ッチ群１４−２に接続されている。
命令終了まで常に変化する信号を生成するものであり、
ラッチ群１４−１に接続されている。また、デコーダ１
３−２は、命令デコード期間中に一度信号が確定すると
命令終了まで変化しない信号を生成するものであり、ラ
ッチ群１４−２に接続されている。
【００３２】次に、図２に本発明の実施形態における中
央演算処理装置の命令を実行する過程を示す。
央演算処理装置の命令を実行する過程を示す。
【００３３】この実行過程は、メモリに格納されている
データと、レジスタ（Ｒ１）に格納されているデータと
をＡＬＵで加算を行い、結果をレジスタ（Ｒ１）に格納
する命令を示している。デコーダ１３−１，１３−２か
ら出力される制御信号とスイッチ１５の動作を中心に中
央演算処理装置が命令を実行する過程を説明する。
データと、レジスタ（Ｒ１）に格納されているデータと
をＡＬＵで加算を行い、結果をレジスタ（Ｒ１）に格納
する命令を示している。デコーダ１３−１，１３−２か
ら出力される制御信号とスイッチ１５の動作を中心に中
央演算処理装置が命令を実行する過程を説明する。
【００３４】命令フェッチ期間で、フェッチされた命令
は、命令レジスタ５に読み込まれ、デコーダ１３−１，
１３−２に送られる。
は、命令レジスタ５に読み込まれ、デコーダ１３−１，
１３−２に送られる。
【００３５】命令デコード期間では、命令がデコーダ１
３−１，１３−２によって解析され、命令が加算命令で
あることを示す制御信号がＡＬＵ９等のブロックに出力
される。この例では加算命令であることを示す制御信号
は命令実行期間中一度確定したら命令実行終了まで変化
しない制御信号である。命令デコード期間中の期間ａ′
−ｂ′ではスイッチ１５はＯＮ状態で、この間ラッチ群
１４ー２にはクロック信号が供給されている。よってデ
コーダ１３ー２から出力された制御信号は時点ｂのラッ
チタイミングでラッチ群１４ー２にラッチされ、時点
ｂ′でスイッチ１５によってラッチ１４ー２に対するク
ロック供給が停止される。ラッチ１４ー２はラッチ時の
値を保持し、命令終了までクロック同期をとることはな
い。
３−１，１３−２によって解析され、命令が加算命令で
あることを示す制御信号がＡＬＵ９等のブロックに出力
される。この例では加算命令であることを示す制御信号
は命令実行期間中一度確定したら命令実行終了まで変化
しない制御信号である。命令デコード期間中の期間ａ′
−ｂ′ではスイッチ１５はＯＮ状態で、この間ラッチ群
１４ー２にはクロック信号が供給されている。よってデ
コーダ１３ー２から出力された制御信号は時点ｂのラッ
チタイミングでラッチ群１４ー２にラッチされ、時点
ｂ′でスイッチ１５によってラッチ１４ー２に対するク
ロック供給が停止される。ラッチ１４ー２はラッチ時の
値を保持し、命令終了までクロック同期をとることはな
い。
【００３６】次のメモリリードの期間では、加算するデ
ータをＲＯＭ１やＲＡＭ２から読み取り内部バス１１を
通してＡＬＵ９に送るための信号が、デコーダ１３−１
から内部バスコントロール１２とＡＬＵ９に送られる。
この信号に従い、内部バスコントロール１２はＲＯＭ１
やＲＡＭ２からデータを読み取り、内部バス１１を通し
てＡＬＵ９にデータを転送する。
ータをＲＯＭ１やＲＡＭ２から読み取り内部バス１１を
通してＡＬＵ９に送るための信号が、デコーダ１３−１
から内部バスコントロール１２とＡＬＵ９に送られる。
この信号に従い、内部バスコントロール１２はＲＯＭ１
やＲＡＭ２からデータを読み取り、内部バス１１を通し
てＡＬＵ９にデータを転送する。
【００３７】次のレジスタリード期間では、加算するデ
ータをレジスタ（Ｒ１）８から読み取り内部バス１１を
通してＡＬＵ９に送るための信号が、デコーダ１３−１
からレジスタ（Ｒ１）８とＡＬＵ９に送られる。この信
号に従い、レジスタ（Ｒ１）８は内部バス１１を通して
ＡＬＵ９にデータを転送する。
ータをレジスタ（Ｒ１）８から読み取り内部バス１１を
通してＡＬＵ９に送るための信号が、デコーダ１３−１
からレジスタ（Ｒ１）８とＡＬＵ９に送られる。この信
号に従い、レジスタ（Ｒ１）８は内部バス１１を通して
ＡＬＵ９にデータを転送する。
【００３８】次の加算実行期間では、ＡＬＵ９にデータ
を加算する信号がデコーダ１３ー１から出力され、ＡＬ
Ｕ９は加算する。
を加算する信号がデコーダ１３ー１から出力され、ＡＬ
Ｕ９は加算する。
【００３９】最後のレジスタライト期間では、デコーダ
１３ー１から加算結果を汎用レジスタ群（Ｒ１）８に転
送する信号がデコーダ１３ー１からＡＬＵ９とレジスタ
群（Ｒ１）８に出力され、レジスタ（Ｒ１）８に結果が
格納され、加算命令の実行が終了する。
１３ー１から加算結果を汎用レジスタ群（Ｒ１）８に転
送する信号がデコーダ１３ー１からＡＬＵ９とレジスタ
群（Ｒ１）８に出力され、レジスタ（Ｒ１）８に結果が
格納され、加算命令の実行が終了する。
【００４０】以上のごとく、基本的動作は通常の中央演
算処理装置と変わらないが、時点ｃから時点ｆまでの期
間、ラッチ群１４ー２に供給されるクロックを停止する
ため、ラッチ群１４ー２における電力消費を軽減でき
る。よって従来の中央演算処理装置より低消費電力を実
現することができる。
算処理装置と変わらないが、時点ｃから時点ｆまでの期
間、ラッチ群１４ー２に供給されるクロックを停止する
ため、ラッチ群１４ー２における電力消費を軽減でき
る。よって従来の中央演算処理装置より低消費電力を実
現することができる。
【００４１】
【発明の効果】命令実行中一度変化したら命令実行終了
まで変化しない信号を生成するデコーダについては、一
度ラッチしたら命令実行終了するまでラッチ群に供給す
るクロックを停止するので、ラッチ群での低消費電力化
が可能となり、その結果、中央演算処理装置全体の低消
費電力化を実現できる。
まで変化しない信号を生成するデコーダについては、一
度ラッチしたら命令実行終了するまでラッチ群に供給す
るクロックを停止するので、ラッチ群での低消費電力化
が可能となり、その結果、中央演算処理装置全体の低消
費電力化を実現できる。
【図１】本発明の実施形態を示す中央演算処理装置の回
路構成図である。
路構成図である。
【図２】本発明の実施形態を示す中央演算処理装置の動
作を示すタイムチャート図である。
作を示すタイムチャート図である。
【図３】従来の中央演算処理装置の回路構成図である。
【図４】従来の中央演算処理装置の動作を示すタイムチ
ャート図である。
ャート図である。
１ ＲＯＭ ２ ＲＡＭ ３ アドレスバス ４ データバス ５ 命令レジスタ ６ クロック制御部 ７ プログラムカウンタ ８ 汎用レジスタ群 ９ 論理演算装置 １０ ＦＬＡＧレジスタ １１ 内部バス １２ 内部バスコントロール １３−１ デコーダ１ １３−２ デコーダ２ １４−１ ラッチ群１ １４−２ ラッチ群２ １５ スイッチ
Claims (3)
- 【請求項１】 記憶装置からの命令を受け取る命令レジ
スタと、命令レジスタの命令を解読し、被制御部に対し
て命令を実行するための制御信号を生成するデコーダ
と、デコーダから出力された制御信号のクロック同期を
とるラッチ群と、被制御部およびラッチ群に対してクロ
ックを供給するクロック制御部とからなる中央演算処理
装置において、 前記デコーダおよび前記ラッチ群を、命令実行開始から
命令実行終了まで常時変化する制御信号を生成する第１
のデコーダと、第１のデコーダからの制御信号のクロッ
ク同期をとる第１のラッチ群と、命令実行開始から命令
実行終了まで一度変化したらその後変化しない制御信号
を生成する第２のデコーダと、第２のデコーダからの制
御信号のクロック同期をとる第２のラッチ群とから構成
し、 前記第２のデコーダにおける変化する制御信号の生成後
から命令実行終了まで、前記第２のラッチ群に対するク
ロック信号の供給を停止することを特徴とする中央演算
処理装置。 - 【請求項２】 請求項１において、 前記第２のデコーダは命令デコード期間中に変化する制
御信号を生成し、第２のラッチ群に対するクロック信号
の供給は、前記命令デコード期間後から命令実行終了ま
で停止することを特徴とする中央演算処理装置。 - 【請求項３】 請求項１ないしは２のいずれか１つに記
載された請求項において、 前記被制御部が、四則計算、論理演算を行う論理演算装
置と、現在のアドレス位置を示すプログラムカウンタ
と、演算および一時データ保存に用いられる汎用レジス
タ群と、演算結果を示すＦＬＡＧレジスタと、外部のメ
モリー等の素子に接続されているアドレスバス、データ
バスと中央演算処理装置内部との間でデータの流れをコ
ントロールする内部バスコントロールと、から構成され
ていることを特徴とする中央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8186417A JPH1031530A (ja) | 1996-07-16 | 1996-07-16 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8186417A JPH1031530A (ja) | 1996-07-16 | 1996-07-16 | 中央演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1031530A true JPH1031530A (ja) | 1998-02-03 |
Family
ID=16188068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8186417A Pending JPH1031530A (ja) | 1996-07-16 | 1996-07-16 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1031530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678832B1 (en) | 1998-10-29 | 2004-01-13 | Matsushita Electric Industrial Co., Ltd. | Memory controller for controlling an integrated memory undergoing logical state transitions |
-
1996
- 1996-07-16 JP JP8186417A patent/JPH1031530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678832B1 (en) | 1998-10-29 | 2004-01-13 | Matsushita Electric Industrial Co., Ltd. | Memory controller for controlling an integrated memory undergoing logical state transitions |
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