CN1371100A - 用于减少输入测试模式的输入周期数的半导体存储器 - Google Patents

用于减少输入测试模式的输入周期数的半导体存储器 Download PDF

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Abstract

提供一种半导体存储器,可以达到减少测试时间和测试模式复杂程度的目的。该存储器由包含多个存储单元的存储单元阵列(13)、输入/输出缓冲器(2)、命令提供单元(15)、地址提供单元(16)及地址译码器(12)组成。命令提供单元(15)响应测试方式信号(1a),提供控制访问存储单元阵列(13)的命令。地址提供单元(16)根据命令提供地址(AAR1－AARM+L)。地址译码器(12)根据地址(AAR1－AARM+L)允许访问存储单元阵列(13)。当测试方式信号(1a)被激活时,命令提供单元(15)将命令置为预定内部命令。当测试方式信号(1a)未被激活时,命令提供单元(15)通过输入/输出缓冲器(2)接收外部命令,并将命令设置为外部命令。

Description

用于减少输入测试模式的输入周期数的半导体存储器
发明领域
本发明涉及半导体存储器的测试，尤其涉及减少输入测试模式所需的输入周期数的半导体存储器和方法，从而缩短测试时间并简化测试模式。
现有技术
对半导体存储器件进行测试的目的是为保证其正确操作。为测试存储器，应提供包含命令、地址及测试数据在内的测试模式。当测试串行访问存储器时，必须通过多个输入周期顺序输入命令和地址。
图1说明典型的常规的串行访问存储器的方框图。该存储器包括一个输入/输出缓冲器102、命令寄存器控制电路103、地址寄存器控制电路104、寄存器时钟发生器105、地址增量时钟发生器106、命令寄存器1071-107N、命令译码器108、地址寄存器1091-109M+L、计数器1011-101M、地址译码器112以及存储单元阵列113。存储单元阵列113包括按行、列排列的多个存储单元。
输入/输出缓冲器102接收外部电路(未示出)产生的外部输入/输出信号I/O0-I/OP-1，输入/输出信号I/O0-I/OP-1顺序传送包括命令和初始地址的测试模式。
命令用N个命令值表示，初始地址用(M+L)个初始地址值表示。这里的N、M、L是整数，N、M、L根据存储器的规模来确定。
各N个命令值和(M+L)个初始地址值由P位构成，其每一位分别和输入/输出信号I/O0-I/OP-1相关联。以下各N个命令值分别用命令值CM1-CMN表示，且各(M+L)个初始地址值分别用初始地址值AR1-ARM+L表示。命令值CM1-CMN分别被输出到命令寄存器1071-107N，初始地址值AR1-ARM+L分别被输出到地址寄存器1091-109M+L。
命令寄存器控制电路103响应于由外部电路(未示出)提供的寄存器控制信号103a顺序激活命令寄存器1071-107N，各命令寄存器1071-107N的激活分别和命令值CM1-CMN的输入同步。
地址寄存器控制电路104响庆于由外部控制电路(未示出)提供的寄存器控制信号104a，顺序地激活地址寄存器1091-109M+L，各地址寄存器1091-109M+L的激活分别和初始地址值AR1-ARM+L的输入相同步。
寄存器控制时钟发生器105响应外部时钟信号105a，产生寄存器控制时钟信号105b，寄存器控制时钟信号105b被输出到命令寄存器1071-107N和地址寄存器1091-109M+L。
地址增量时钟发生器106响应另一个外部时钟信号106a，产生地址增量时钟信号106b，地址增量时钟信号106b被输出到计数器1101-110M。
命令寄存器控制信号103b顺序激活命令寄存器1071-107N，分别锁存命令值CM1-CMN，命令值的锁存与寄存器控制时钟信号105b同步地执行，命令寄存器1071-107N分别将锁存的命令值CM1-CMN输出给命令译码器108。
命令译码器108对命令值CM1-CMN进行译码，以产生确定访问存储单元阵列113的访问方式，命令译码器108将所产生的命令通知计数器1101-110M。
地址寄存器控制信号104b顺序激活地址寄存器1091-109M+L，以分别锁存初始地址值AR1-ARM+L，初始地址值AR1-ARM+L的锁存与寄存器控制时钟信号105b同步地执行。地址寄存器1091-109M分别向计数器1101-110M输出初始地址值AR1-ARM，同时其余的地址寄存器109M+1-109M+L分别向地址译码器112输出初始地址值ARM+1-ARM+L。初始地址值AR1-ARM代表低位初始地址，而初始地址值ARM+1-ARM+L代表高位初始地址。在存储单元阵列113的串行访问中，所访问的存储单元的高位地址被固定为用初始地址值ARM+1-ARM+L表示的初始高位地址。因此，用初始地址值ARM+1-ARM+L可以用地址值AARM+1-AARM+L表示，以下用AARM+1-AARM+L表示所访问的存储单元的高位地址。
计数器1101-110M分别产生代表存储单元阵列113中被访问的存储单元的低位地址的地址值AAR1-AARM。计数器1101-110M在启动串行访问存储单元阵列113之前，分别从地址寄存器1091-109M接收初始地址值AR1-ARM，以将地址值AAR1-AARM分别初始化为初始地址值AR1-ARM。在串行访问期间，计数器1101-110M分别增加地址值AAR1-AARM，从而增加被访问的存储单元的低位地址。计数器1101-110M还响应于由命令译码器108确定的命令，来控制地址值AAR1-AARM。计数器1101-110M输出地址值AAR1-AARM。
地址译码器112从计数器1101-110M接收地址值AAR1-AARM，并从地址寄存器109M+1-109M+L接收地址值AARM+1-AARM+L(其分别和初始地址值ARM+1-ARM+L相同)。地址译码器112对地址值AAR1-AARM+L进行译码，从而允许访问存储单元阵列113中的一个存储单元。
图2是说明常规串行访问存储器操作的时序图。首先，从时刻S到时刻T的一个周期，激活命令寄存器控制信号103a。命令寄存器控制电路103响应于命令寄存器控制信号103a，顺序激活命令寄存器1071-107N，而命令值CM1-CMN被顺序输入到输入/输出缓冲器102。命令寄存器1071-107N与寄存器控制时钟信号105b同步地分别锁存命令值CM1-CMN。命令译码器108响应于命令值CM1-CMN，输出确定操作方式的命令。命令值CM1-CMN的串行输入需要寄存器控制时钟信号105b的N个输入周期。
接着，从时刻T到时刻V的一个周期，激活地址寄存器控制信号104a。地址寄存器控制电路104响应于地址寄存器控制信号104a，顺序地激活地址寄存器1091-109M+L，而初始值AR1-ARM+1被顺序地输入到输入/输出缓冲器102。地址寄存器1091-109M+L和寄存器控制时钟信号105b同步分别锁存初始地址值AR1-ARM+L，初始地址值AR1-ARM+L的串行输入需要寄存器控制时钟信号105b的M+L个输入周期。
计数器1101-110M分别锁存初始地址值AR1-RM，并分别将地址值AAR1-AARM初始化为初始地址值AR1-RM。如上所述，表示高位地址的地址值AARM+1-AARM+L分别和初始地址值ARM+1-ARM+L相同。其结果，就将首先被访问的存储单元的地址设置为用初始地址值AR1-ARM+L表示的初始地址。
接着，在时刻W启动对存储单元阵列113的串行访问。地址译码器112根据地址值AAR1-AARM+1选择存储单元中的一个单元，并允许访问选中的存储单元。在每一次访问存储单元之后，计数器1101-110M增加地址值AAR1-AARM，以使被访问的地址增值。被访问的地址增加实现了对存储单元阵列113的串行访问。在读方式时，存在存储单元阵列113中的数据被顺序输出。
在存储器中，串行输入N个命令值和M+L个初始地址值，因此，命令值和初始地址值的输入需要(N+M+L)个输入周期，即用N个输入周期输入命令、用M+L个输入周期输入初始地址。
串行输入增加了输入测试命令和测试地址所需要的输入周期的数量，从而增加了测试时间。由于存储器功能的改进和存储器容量的扩大使输入周期数量趋于增加。输入周期数量的增加是一个严重的问题，尤其是在输入/输出管脚数量少的存储器中问题更加严重。另外，输入周期数量的增加随着存储器容量和功能的增加而提高。
另外，在测试器中，尤其在测试器件耐用性的测试器中，对输入周期的数量存在着限制。
因此，希望降低输入一个命令和一个地址所需的输入周期数。
另一种相关技术，即内装自测试(BIST)技术已众所周知。一种BIST电路已经在日本未决专利申请(JP-A-昭63-184989)中公布。该BIST电路包括一个内部时钟发生器、一个内部地址发生器、一个测试模式发生器和一个比较器。
日本未决专利申请(JP-A-平11-39226)中公布了另外一种内装自测试(BIST)电路。提供的常规存储器不需要增加测试时间也不需要增加费用即可确定一个地址和一个无效位，常规存储器还允许简单测试AC特性，如访问时间。
该半导体器件所具有的存储器包括存储单元和测试存储器的BIST电路。
BIST电路由控制器、地址发生器、数据发生器、比较器、扫描电路以及多路转接器组成。控制器响应于测试起动信号与测试时钟同步地输出控制信号。地址发生器响应于控制信号给存储器提供地址信号。数据发生器响应于控制信号给存储单元提供测试数据。从存储单元读出测试数据。比较器将实际读出的数据和已知输入测试数据进行比较，如果输入测试数据和实际的数据不同则输出错误信号。扫描电路串行输出实际读出数据和地址信号。多路转接器响应于控制信号有选择地输出来自比较器的错误信号，或输出实际读出数据以及来自扫描电路的地址信号。当比较器输出错误信号时，多路转接器输出和错误信号有关的实际读出数据，且多路转接器输出和实际读出数据有关的地址信号。
还有，日本未决专利申请(JP-A-平9-245498)中公布了另外一种包括BIST电路的存储器。该BIST电路结构简单，能够进行深奥的功能测试。
该存储器具备包括存储单元、地址发生器、数据存储电路以及测试电路的存储器单元阵列。地址发生器产生用于寻址存储器单元阵列的地址信号；数据存储电路存储数据，并和存储单元阵列进行数据传送；测试电路响应于测试方式信号，通过控制地址发生器和数据存储电路将测试模式写入存储单元阵列。测试电路可自动测试串行读写。
再有，日本未决专利申请(JP-A-平10-162600)中公布了另一种包括BIST电路的、减小芯片面积的存储器，该存储器具备存储单元和BIST电路。BIST电路包括测试时钟发生器、列地址计数器、行地址计数器、数据产生和比较电路、定时器和序列发生器。测试时钟发生器产生BIST电路操作计时的测试时钟。列地址计数器提供被访问存储单元的列地址。行地址计数器提供被访问存储单元的行地址。数据产生和比较电路向存储单元阵列提供测试数据，并把从存储单元阵列读出的数据和输入测试数据进行比较。定时器测量测试存储单元阵列所需的时间。序列发生器控制测试时钟发生器、列地址计数器、行地址计数器、数据产生和比较电路以及定时器，序列发生器由排序电路够成，因此减小了存储器芯片的面积。
还有，日本未决专利申请(JP-A-平2-28853)中公布了另一种存储器。该存储器能够在测试期间对软件程序进行保密。
该存储器具备的内装存储器包含有可编程存储器、地址发生器、产生程序存储器地址的地址译码器；输出电路，用于读出存放在程序存储器中的数据；测试控制器，响应于测试信号输出用于控制地址的地址控制信号；地址控制器，控制测试控制电路中的地址控制信号，以便当地址变为预定地址时关闭地址控制信号。
发明内容
本发明的目的是提供一种减少输入测试模式所需要的输入周期数的存储器。
本发明的另一个目的是提供一种简化测试模式的存储器。
本发明的再一个目的是提供一种减少测试时间的存储器。
为了实现本发明的目的，由存储器单元阵列构成的存储器包括：多个存储单元、输入/输出缓冲器、命令提供单元、地址提供单元和地址译码器。命令提供单元响应测试方式信号，提供对访问存储单元阵列进行控制的命令。地址提供单元响应于该命令来提供地址。地址译码器使得存储单元阵列可以根据该地址被访问。当激活测试方式信号时，命令提供单元将命令置为预定的内部命令；当未激活测试方式信号时，命令提供单元通过输入/输出缓冲器接收外部命令，并将命令设置为外部命令。
当命令提供单元包括存放命令值的命令寄存器、且命令译码器对命令值进行译码产生命令时，希望在激活测试方式信号时，命令寄存器将命令值固定为预定命令值，并且该命令寄存器锁存代表外部命令的外部命令值，以将该命令值设置为外部命令值。
另外，命令提供单元最好是包括：命令寄存器，用于存储命令值，通过输入/输出缓冲器锁存代表外部命令的外部命令值；和命令译码器，当激活测试方式信号时将命令固定为预定命令，当未激活测试方式信号时对命令值进行译码以产生命令。
地址提供单元可以在访问存储器之前将地址初始化为初始地址，并在访问存储器期间使地址从初始地址开始增加。在这种情况下，最好是：在激活测试方式信号时，地址提供单元将初始地址固定为预定初始地址，未激活测试方式信号时，地址提供单元通过输入/输出缓冲器接收外部初始地址、并将该初始地址设置为外部初始地址。
地址提供单元最好包括：存放初始地址的地址寄存器，当激活测试方式信号时，该地址寄存器把初始地址固定为预定初始地址，地址寄存器通过输入/输出缓冲器接收外部初始地址，以将该初始地址置为外部初始地址；和提供地址的地址增量单元，在访问存储器之前地址增量单元把地址初始化为初始地址，在访问存储器期间，地址增量单元响应于地址增量时钟信号增加地址。
当地址包括高位地址和低位地址时，地址提供单元最好包括：一存放高位地址的高位地址寄存器和存放初始低位地址的低位地址寄存器。当激活测试方式信号时，低位地址寄存器把低位初始地址固定为预定低位初始地址，并且地址寄存器通过输入/输出缓冲器接收外部初始低位地址，以将该初始低位地址置为外部初始低位地址；和一提供低位地址的计数器，该计数器在访问存储器之前，把低位地址初始化为初始低位地址值，并且响应于地址增量时钟信号从初始低位地址开始增加低位地址。
在这种情况下，无论测试方式信号是否被激活，第一地址寄存器最好接收外部高位地址。
另外最好是：当激活测试方式时，第一地址寄存器将高位地址固定为预定高位地址；未激活测试方式时，第一地址寄存器通过输入/输出缓冲器接收外部高位地址，从而把该高位地址初始化为所接收的外部高位地址。
为实现本发明的另一个方面，用存储单元阵列实现的存储器包括多个存储单元、输入/输出缓冲器、地址提供单元和地址译码器。地址提供单元，响应测试方式信号提供地址，在访问存储单元阵列前地址提供单元把地址初始化为初始地址，并在访问期间从初始地址开始增加地址。地址译码器允许根据地址来访问存储单元阵列。当测试方式信号被激活时，地址提供单元把初始地址固定为预定初始地址；当测试方式信号未被激活时，地址提供单元通过输入/输出缓冲器接收外部初始地址，以将初始地址置为外部初始地址。
地址提供单元最好包括：存放初始地址的地址寄存器。当测试方式信号被激活时，地址寄存器把初始地址固定为预定初始地址，并且地址寄存器通过输入/输出缓冲器接收外部初始地址，以将初始地址置为外部初始地址；和提供地址的地址增量单元，在访问存储器之前，地址增量单元把地址初始化为初始地址，而在访问存储器期间，地址增量单元根据地址增量时钟信号增加地址。
当地址包括高位地址和低位地址时，地址提供单元最好包括：存放高位地址值的高位地址寄存器；存放低位地址的低位地址寄存器，当测试方式信号被激活时，低位地址寄存器把低位初始地址固定为预定的低位初始地址，并且该地址寄存器通过输入/输出缓冲器接收外部初始低位地址，以将该初始低位地址置为外部初始低位地址；以及用于产生低位地址的计数器，在访问存储器之前，计数器把低位地址初始化为初始低位地址值，并响应于地址增量时钟信号从低位初始地址开始增加低位地址。
无论测试方式信号是被激活或未被激活，第一地址寄存器最好接收外部高位地址。
另外最好是：当测试方式被激活时，第一地址寄存器把高位地址固定为预定的高位地址；当测试方式信号未被激活时，第一地址寄存器通过输入/输出缓冲器接收外部高位地址，以把该高位地址初始化为外部高位地址。
为实现本发明的又一个方面，存储器的操作方法包括：
提供测试方式信号；
提供控制访问存储单元的命令，所述提供命令包括：
当测试方式信号被激活时，将命令设置为预定的内部命令，和
当测试方式信号未被激活时，将命令设置为从外部电路接收的外部命令；
响应于该命令，提供地址；以及
根据该地址，访问该存储单元阵列。
为实现本发明的再一个方面，存储器的操作方法包括：
提供测试方式信号；
提供访问存储单元阵列的地址；
根据该地址访问存储单元阵列，所述提供地址包括：
当测试方式信号被激活时，在访问存储器之前，把地址初始化为预定的初始地址；
当测试方式信号未被激活时，在访问存储器之前，把地址初始化为从外部电路接收的外部初始地址；以及
在访问存储器期间增加地址。
附图简述
图1是说明常规的串行访问存储器的框图；
图2是说明按照常规的测试具有串行访问功能的地址多路转接存储器的方法进行操作时序图；
图3是根据本发明第一是实施例的存储器的框图；
图4是说明第一实施例中存储器操作的时序图；
图5是说明存储器中的地址分配图；
图6是根据第二实施例的存储器的框图；
图7是根据第三实施例的存储器的框图；
图8是说明第三实施例中存储器操作的时序图。
优选实施例的说明
以下将参考附图详细说明本发明的串行访问存储器的实施例。第一实施例
第一实施例中的存储器执行串行访问。如图3所示，该存储器由测试电路1、输入/输出缓冲器2、命令寄存器控制电路3、地址寄存器控制电路4、寄存器控制时钟发生器5、地址增量时钟发生器6、命令寄存器71-7N、命令译码器8、地址寄存器91-9M+L、计数器101-10M、地址译码器12和存储单元阵列13组成。存储单元阵列13包括按照行和列排列的存储单元。命令寄存器71-7N和命令译码器8构成命令提供单元15，它提供决定存储器操作方式的初始命令。地址寄存器91-9M+L和计数器101-10M构成地址提供单元16，它提供被访问的存储单元的地址。
在存储器测试期间，测试电路1激活测试方式信号1a。测试方式信号1a表示存储器是否工作在测试方式。测试方式信号1a被输出到命令寄存器71-7N和地址寄存器91-9M。应该注意的是在第一实施例中不向地址寄存器9M+1-9M+L提供测试方式信号1a。
输入/输出缓冲器2从一组外部电路(未示出)接收信号I/O00-I/OP-1，该信号I/O0-I/OP-1传送的测试模式包括外部电路提供的外部命令和外部初始地址。
外部命令用N个命令值CMe 1-CMe N表示。外部初始地址用(M+L)个外部初始地址值ARe 1-ARe N+L表示。这里的N、M、L是整数，根据存储器的规模来确定N、M和L。具体地说，在外部初始地址值ARe 1-ARe N+L中，外部初始地址值ARe 1-ARe M表示被首先访问的存储单元的初始低位地址，而外部初始地址值ARe M+1-ARe M+L表示初始高位地址。
各N个命令值CMe 1-CMe N和(M+L)个外部初始地址值ARe 1-ARe M+L由P位构成，其中每一位分别和输入/输出信号I/O0-I/OP-1相关。
由输入/输出缓冲器2多路分接信号I/O0-I/OP-1，以将外部命令值CMe 1-CMe N分别传递给命令寄存器71-7N、将外部初始地址值ARe 1-ARe M+L分别传递给地址寄存器91-9M+L。
但是，当存储器工作在测试方式时，不将N个外部命令值CMe 1-CMe N输入到输入/输出缓冲器2。另外，在(M+L)个外部初始地址值ARe 1-ARe M+L中，仅外部初始地址值ARe M+1-ARe M+L被输入到输入/输出缓冲器2。即，当存储器工作在测试方式时，外部初始地址值ARe 1-ARe M未被输入到输入/输出缓冲器2。在测试方式期间，存储器在没有外部命令值CMe 1-CMe N和外部初始地址值ARe 1-ARe M的情况下工作。
命令寄存器控制电路3响应命令寄存器控制信号3a，顺序激活命令寄存器71-7N。
地址寄存器控制电路4响应地址寄存器控制信号4a，顺序激活地址寄存器91-9M+L。
寄存器控制时钟发生器5响应外部时钟信号5a，产生寄存器控制时钟信号5b。寄存器控制时钟信号5b被输出到命令寄存器71-7N和地址寄存器91-9M+L，因此，由寄存器控制时钟信号5b定时激活命令寄存器71-7N和地址寄存器91-9M+L。
地址增量时钟发生器6响应另一个外部时钟信号6a，产生地址增量时钟信号6b。地址增量时钟信号6b被输出到计数器101-10M。
命令寄存器71-7N存储命令值CM1-CMN。命令值CM1-CMN代表确定存储器操作方式的内部命令。
响应于测试方式信号1a，执行命令值CM1-CMN的存储。当测试方式信号1a未被激活时，命令寄存器71-7N分别将命令值CMe 1-CMe N锁存以存储命令值CMe 1-CMe N。命令寄存器71-7N响应命令寄存器控制信号3a，与输入到输入/输出缓冲器2的外部命令值CMe 1-CMe N同步被顺序激活。命令寄存器71-7N被激活后分别将外部命令值CMe 1-CMe N锁存在其内，并将命令值CM1-CMN置为外部命令值CMe 1-CMe N。
另外，当测试方式信号1a被激活时，命令寄存器71-7N分别将命令值CM1-CMN固定为预定的命令值。即，命令寄存器71-7N拒绝接收外部命令值CMe 1-CMe N。命令寄存器71-7N的这个操作消除了存储器测试期间输入外部命令值CMe 1-CMe N的必要性。
可以是外部命令值CMe 1-CMe N或预定命令值的命令值的CM1-CMN被输出到命令译码器8。
命令译码器8将命令值CM1-CMN译码，以确定在存储器内部执行的内部命令。命令译码器8向计数器101-10M提供内部命令。
地址寄存器91-9M+L分别存储初始地址值AR1-ARM+L。初始地址值AR1-ARM+L代表串行访问中被首先访问的存储单元的初始地址。具体地说，初始地址值AR1-ARM代表串行访问中被首先访问的存储单元的初始低位地址，而初始地址值ARM+1-ARM+L代表初始高位地址。
在地址寄存器91-9M+L中，地址寄存器91-9M响应测试方式信号1a。当测试方式信号1a被激活时，地址寄存器91-9M分别锁存外部初始地址值ARe 1-ARe M。响应于地址寄存器控制信号4a，地址寄存器91-9M与输入到输入/输出缓冲器2的外部初始地址值ARe 1-ARe M同步被顺序激活。当被激活时，地址寄存器91-9M分别将外部初始地址值ARe 1-ARe M锁存在其内，并将初始地址值AR1-ARM设置为外部初始地址值ARe 1-ARe M。另外，当测试方式信号1a被激活时，地址寄存器91-9M分别把初始地址值AR1-ARM设置为预定的初始地址值。
初始地址值AR1-ARM被分别从地址寄存器91-9M输出到计数器101-10M。
剩余的地址寄存器9M+1-9M+L不响应测试方式信号1a。地址寄存器9M+1-9M+L分别把外部初始地址值ARe M+1-ARe M+L锁存，以将他们存储为初始地址值ARM+1-ARM+L。响应于地址寄存器控制信号4a，地址寄存器9M+1-9M+L与输入到输入/输出缓冲器2的外部初始地址值ARe M+1-ARe M+L同步地被顺序激活。当被激活时，地址寄存器9M+1-9M+L把初始地址值ARM+1-ARM+L设置为外部初始地址值ARe M+1-ARe M+L。
由于在串行访问期间所有被访问的存储单元具有相同的高位地址，所以表示所访问的存储单元高位地址的地址值AARM+1-AARM+L分别和表示初始高位地址的初始地址值ARM+1-ARM+L相同。初始地址值ARM+1-ARM+L被输出到地址译码器12，地址译码器12将初始地址值ARM+1-ARM+L认定为地址值AARM+1-AARM+L。
计数器101-10M分别产生表示所访问的存储单元低位地址的地址值AAR1-AARM。在串行访问的初始时刻，计数器101-10M分别从地址寄存器91-9M接收初始地址值AR1-ARM，以分别将地址值AAR1-AARM初始化为初始地址值AR1-ARM。在串行访问过程中，计数器101-10M分别增加地址值AAR1-AARM，从而增加所访问的存储单元的低位地址。地址值AAR1-AARM的增量和地址增量时钟信号6b同步。
另外，计数器101-10M还响应于由命令译码器8提供的内部命令，来控制地址值AAR1-AARM，计数器101-10M把地址值AAR1-AARM输出到地址译码器12。
地址译码器12从计数器101-10M接收地址值AAR1-AARM、从地址寄存器9M+1-9M+L接收地址值AARM+1-AARM+L。地址译码器12对地址值AAR1-AARM+L进行译码，从而允许访问存储单元阵列13中的一个存储单元。
本实施例的存储器进一步包括用于将数据写入存储单元的写驱动器、和用于把数据从存储单元读出的读出放大器。本领域的普通技术人员不用详细说明也会很了解该存储器的结构。
图4是说明在测试方式期间存储器操作的时序图。在启动存储器测试的时刻A，测试电路1激活测试方式信号1a。
响应于测试方式信号1a，命令寄存器71-7N分别将存储在其内部的命令值CM1-CMN设置为预定的命令值。命令值CM1-CMN不受输入/输出信号I/O0-I/OP-1影响，仅受测试方式信号1a控制。
然后，命令译码器8对命令值CM1-CMN进行译码，以确定在存储器内部执行的内部命令，在测试存储器期间，固定为预定的命令值的命令值CM1-CMN使命令译码器8提供预定的内部命令。
同时，响应于测试方式信号1a，地址寄存器91-9M分别将存在其内部的初始地址值AR1-ARM设置为预定初始地址值。初始地址值AR1-ARM不受输入/输出信号I/O0-I/OP-1影响，仅受测试方式信号1a控制。固定的初始地址值AR1-ARM被分别输出到计数器101-10M。计数器101-10M把地址值AAR1-AARM初始化为固定的初始地址值AR1-ARM。其结果，使得初始低位地址在存储器测试期间被预先确定。
然后，在从时刻B到时刻C的一个周期，地址寄存器控制信号4a被激活，当激活地址寄存器控制信号4a时，外部地址值ARe M+1-ARe M+L被顺序输入到输入/输出缓冲器2。地址寄存器控制电路4顺序激活地址寄存器9M+1-9M+L，而不激活地址寄存器91-9M。地址寄存器9M+1-9M+L分别锁存外部地址值ARe M+1-ARe M+L，并将其作为初始地址值ARM+1-ARM+L存于地址寄存器9M+1-9M+L内。初始地址值ARM+1-ARM+L被输出到地址译码器12，地址译码器12接收初始地址值ARM+1-ARM+L作为地址值AARM+1-AARM+L。
参考图5，串行访问的初始地址由初始地址值ARM+1-ARM+L所代表的初始高位地址和初始地址值AR1-ARM所代表的初始低位地址构成。
接着，在时刻D启动串行访问。地址译码器12对地址值AAR1-AARM+L进行译码，以选择存储单元阵列13中的一个存储单元。地址译码器12允许访问选中的存储单元。
在对存储单元每一次访问之后，由计数器101-10M增加地址值AAR1-AARM，这样被访问的存储单元的地址随之被增加。访问地址的增加实现了对存储单元阵列13的串行访问。
在第一实施例中，测试方式期间不需要输入命令，因此减少了输入测试模式的输入周期数。另外，测试方式期间也不需要输入初始低位地址值，从而进一步减少了输入测试模式的输入周期数。输入周期数的减少缩短了测试时间，也降低了测试模式的复杂程度。测试时间的减少和测试复杂程度的降低对执行存储器的可靠性测试和LFT(不稳定功能测试)是非常重要的。第二实施例
在第二实施例中，对命令寄存器71-7N和命令译码器8的操作作了改进。除了命令寄存器71-7N和命令译码器8外，第二实施例中存储器的结构和第一实施例中的相同。以下如图6所示，经过改进的命令寄存器71-7N和命令译码器8被分别标示为命令寄存器271-27N和命令译码器28。
在第二实施例中，测试方式信号1a被输出到命令译码器28，而不是输出到命令寄存器271-27N。
在测试方式信号1a未被激活时，命令寄存器271-27N与外部命令值CMe 1-CMe N的顺序输入同步地被顺序激活。命令寄存器271-27N分别锁存外部命令值CMe 1-CMe N，并把命令值CM1-CMN分别置为外部命令值CMe 1-CMe N。命令寄存器271-27N分别把命令值CM1-CMN输出到命令译码器28。
另外，在测试方式信号1a被激活时，由命令寄存器控制电路3阻止激活命令寄存器271-27N，并且不执行外部命令值CMe 1-CMe N的输入。或者，命令译码器28响应于测试方式信号1a给计数器101-10M提供预定的内部命令，从而消除了输入外部命令值CMe 1-CMe N的必要性。
在第二实施例中的存储器中，也减少了输入测试模式所需的输入周期数。
另外，第二实施例中的存储器就其存储器操作速度和芯片尺寸而言是优选的。在第二实施例中，测试电路1与命令译码器28连接，而不与寄存器271-27N连接。测试电路1的这种接法减少了传送测试方式信号1a的信号线的容量，因此减少了其占用的面积。第三实施例
在第三实施例中，改进了地址寄存器91-9M+L的操作。除地址寄存器91-9M+L外，第三实施例中存储器的结构和第一实施例中存储器的结构相同。如图7所示，以下改进后的地址寄存器91-9M+L分别用地址寄存器291-29M+L标示。
在第三实施例中，所有地址寄存器291-29M+L均响应测试方式信号1a。当测试方式信号1a未被激活时，地址寄存器29M+1-29M+L与外部初始地址值ARe 1-ARe M+L的顺序输入同步地被顺序激活。地址寄存器291-29M+L分别锁存外部初始地址值ARe 1-ARe M+L，且分别将初始地址值AR1-ARM+L置为外部初始地址值ARe 1-ARe M+L，地址寄存器291-29M+L分别将外部初始地址值ARe 1-ARe M+L作为初始地址值AR1-ARM+L输出。
另外，当测试方式信号1a被激活时，地址寄存器291-29M+L分别将初始地址值ARM+1-ARM+L置为预定初始地址值。地址寄存器291-29M+L不接收来自输入/输出缓冲器2的外部初始地址值ARe 1-ARe M+L，地址寄存器291-29M+L分别将预定初始地址值作为初始地址值AR1-ARM+L输出。
初始地址值AR1-ARM被输出到计数器101-10M，计数器101-10M分别将地址值AAR1-AARM初始化为初始地址值AR1-ARM，计数器101-10M向地址译码器12提供地址值AAR1-AARM。
同时，初始地址值ARM+1-ARM+L被输出到地址译码器12。地址译码器12将初始地址值ARM+1-ARM+L认定为地址值AARM+1-AARM+L，地址译码器12对地址值AAR1-AARM+L进行译码，以选择一个存储单元。地址译码器12允许访问选中的存储单元。
图8是说明第三实施例中存储器操作的时序图。在时刻H启动存储器的测试时，测试电路1激活测试方式信号1a。
命令寄存器71-7N响应于测试方式信号1a，将存储在其内部的命令值CM1-CMN分别地设置为预定的命令值。命令值CM1-CMN不受输入/输出信号I/O0-I/OP-1输入的影响，而仅受测试方式信号1a的控制。
命令译码器8将命令值CM1-CMN译码，以确定在存储器内部执行的内部命令，在测试存储器期间，被固定为预定命令值的命令值CM1-CMN使命令译码器8提供预定的内部命令。
同时，地址寄存器91-9M+1响应于测试方式信号1a，分别将初始地址值AR1-ARM+L设置为预定初始地址值。初始地址值AR1-ARM+L不受信号I/O0-I/OP-1输入的影响，仅受测试方式信号1a的控制。在初始地址值AR1-ARM中，初始地址值AR1-ARM分别被输出到计数器101-10M。计数器101-10M把地址值AAR1-AARM分别初始化为固定的内部地址值AR1-ARM。其结果，使得初始低位地址在存储器测试期间被预先确定。计数器101-10M分别将地址值AAR1-AARM输出到地址译码器12。
另外，初始地址值ARM+1-ARM+L被直接输出到地址译码器12。地址译码器12将初始地址值ARM+1-ARM+L认定为地址值AARM+1-AARM+L。
然后，在时刻J启动串行访问，地址译码器12对地址值AAR1-AARM+L进行译码，以选择存储单元阵列13中的一个存储单元。地址译码器12允许访问被选中的存储单元。
在对存储单元每次访问之后，由计数器101-10M增加地址值AAR1-AARM，这样被访问的存储单元的地址随之被增加。访问地址的增加实现了对存储单元阵列13的串行访问。
在第三实施例中，存储器不需要外部命令和初始地址的输入，因此减少了用于输入测试模式的输入周期数。
虽然以优选的形式对本发明所做的描述带有一定程度的特殊性，但应理解，本发明的优选形式的描述在结构细节上也可以有各种变化，在不脱离如所附权利要求书所限定的本发明的精神和范围内，可以修改各部分的组合和布局。

Claims (15)

1.一种存储器，其特征在于包括：
包含多个存储单元的存储单元阵列；
输入/输出缓冲器；
命令提供单元，响应测试方式信号，以提供控制访问所述存储器阵列的命令，其中当所述测试方式信号被激活时，所述命令提供单元将所述命令设置为预定内部命令，当所述测试方式信号未被激活时，所述命令提供单元通过输入/输出缓冲器接收外部命令，并将所述命令设置为所述外部命令；
地址提供单元，根据所述命令提供地址；以及
地址译码器，其允许根据所述地址访问所述存储单元阵列。
2.根据权利要求1所述的存储器，其特征在于，所述命令提供单元包括：
命令寄存器，存储命令值；
命令译码器，对所述命令值进行译码，以产生所述命令；
其中当所述测试方式信号被激活时，所述命令寄存器将所述命令值固定为预定命令值；以及
所述命令寄存器锁存代表所述外部命令的外部命令值，以将所述命令值设置为所述外部命令值。
3.根据权利要求1所述的存储器，其特征在于，所述命令提供单元包括：
命令寄存器，存储命令值，所述命令寄存器通过输入/输出缓冲器锁存代表所述外部命令的外部命令值；以及
命令译码器，当所述测试方式信号被激活时，所述命令译码器将所述命令固定为预定命令，当所述测试方式信号未被激活时，所述命令译码器对所述命令值进行译码，以产生所述命令。
4.根据权利要求1所述的存储器，其特征在于，所述地址提供单元在所述存储器访问之前将所述地址初始化为初始地址，并在所述存储器访问期间从所述初始地址开始增加所述地址，
当所述测试方式信号被激活时，所述地址提供单元将所述初始地址固定为预定初始地址，以及
当所述测试方式信号未被激活时，所述地址提供单元通过输入/输出缓冲器接收外部初始地址，并将所述初始地址设置为所述外部初始地址。
5.根据权利要求1所述的存储器，其特征在于，所述地址提供单元包括：
用于存放初始地址的地址寄存器，当所述测试方式信号被激活时，所述地址寄存器将所述初始地址固定为预定初始地址，并且所述地址寄存器通过输入/输出缓冲器接收外部初始地址，以将所述初始地址置为所述外部初始地址；以及
用于提供所述地址的地址增量单元，所述地址增量单元在所述存储器访问之前将所述地址初始化为所述初始地址，并且所述地址增量单元在所述存储器访问期间根据地址增量时钟信号增加所述地址。
6.根据权利要求1所述的存储器，其特征在于，所述地址包括：
高位地址以及低位地址，并且所述地址提供单元包括：
高位地址存储器，存放所述高位地址；
低位地址存储器，存放初始低位地址，当所述测试方式信号被激活时，所述低位地址存储器将所述低位初始地址固定为预定低位初始地址，所述地址寄存器通过所述输入/输出缓冲器接收外部初始低位地址，以将所述初始低位地址置为所述外部初始地址；以及
计数器，提供所述低位地址，所述计数器在所述存储器访问之前将所述初始地址初始化为所述初始低位地址值，并且所述计数器根据地址增量时钟信号从所述初始低位地址开始增加所述低位地址。
7.根据权利要求6所述的存储器，其特征在于，无论所述测试方式信号是否被激活，所述第一地址寄存器均接收外部高位地址。
8.根据权利要求6所述的存储器，其特征在于，当所述测试方式信号被激活时，所述第一地址寄存器将所述高位地址固定为预定高位地址；当所述测试方式信号未被激活时，所述第一地址寄存器通过所述输入/输出缓冲器接收外部高位地址，以将所述高位地址初始化为所述外部高位地址。
9.一种存储器，包括：
含有多个存储单元的存储单元阵列；
输入/输出缓冲器；
地址提供单元，响应测试方式信号以提供地址，其中所述地址提供单元在访问所述存储单元阵列之前将所述地址初始化为初始地址，并在所述存储器访问期间从初始地址开始增加所述地址；以及
地址译码器，其允许根据所述地址访问所述存储器单元阵列，
其中当所述测试方式信号被激活时，所述地址提供单元将所述初始地址固定为预定初始地址，
当所述测试方式信号未被激活时，所述地址提供单元通过所述输入/输出缓冲器接收外部初始地址，以将所述初始地址置为所述外部初始地址。
10.根据权利要求9所述的存储器，其特征在于，所述地址提供单元包括：
地址寄存器，用于存放初始地址，当所述测试方式信号被激活时，所述地址寄存器将所述初始地址固定为预定初始地址，并且所述地址寄存器通过所述输入/输出缓冲器接收外部初始地址，以将所述初始地址置为所述外部初始地址；以及
地址增量单元，提供所述地址，所述地址增量单元在所述存储器访问之前将所述地址初始化为所述初始地址，并且所述地址增量单元在所述存储器访问期间响应于地址增量时钟信号增加所述地址。
11.根据权利要求9所述的存储器，其特征在于，所述地址包括：
高位地址以及低位地址，并且所述地址提供单元包括：
高位地址寄存器，存放所述高位地址；
低位地址寄存器，存放初始低位地址，当所述测试方式信号被激活时，所述低位地址寄存器将初始低位地址固定为预定低位初始地址，并且所述地址寄存器通过输入/输出缓冲器接收外部初始低位地址，以将所述初始低位地址置为所述外部初始低位地址；以及
计数器，提供所述低位地址，所述计数器在所述存储器访问之前将所述低位地址初始化为所述初始低位地址值，并且所述计数器根据地址增量时钟信号，从所述初始低位地址开始增加所述低位地址。
12.根据权利要求11所述的存储器，其特征在于，无论所述测试方式信号是否被激活，所述第一地址寄存器均接收外部高位地址。
13.根据权利要求11所述的存储器，其特征在于，当所述测试方式信号被激活时，所述第一地址寄存器将所述高位地址固定为预定高位地址；当所述测试方式信号未被激活时，所述第一地址寄存器通过输入/输出缓冲器接收外部高位地址，以将所述高位地址初始化为所述外部高位地址。
14.一种操作存储器的方法，包括：
提供测试方式信号；
提供控制访问存储单元的命令，其中所述提供所述命令包括：
当所述测试方式信号被激活时，将所述命令设置为预定的内部命令；
当所述测试方式信号未被激活时，将所述命令设置为从外部电路接收的外部命令；
根据所述命令提供地址；
根据所述地址允许访问所述存储单元阵列。
15.一种操作存储器的方法，包括：
提供测试方式信号；
提供访问存储单元阵列的地址；
根据所述地址允许访问所述存储单元阵列，其中所述提供所述地址包括：
当所述测试方式信号被激活时，在所述存储器访问之前将所述地址初始化为预定初始地址；
当所述测试方式信号未被激活时，在所述存储器访问之前将所述地址初始化为从外部电路接收的外部初始地址；
在存储器访问期间增加所述地址。
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