CN102057287B - 测试装置 - Google Patents

Abstract

测试装置将相邻的2个通道(CH1、CH2)作为1对来构成。定时比较器(TCP1、TCP2)以与选通信号(STRB1、STRB2)相应的定时判断从DUT输入的第1输出数据(DC1)、(DC2)的电平。时钟包络抽取部(CEin1、CEin2)抽取时钟的包络(CE1、CE2)。时钟恢复电路(CR1)再现选通信号(STRB1)。第1主锁存器(ML1)以第1选通信号(STRB1)锁存第1定时比较器的输出(S1)。第1从锁存器(SL1)以第1选通信号(STRB1)锁存时钟的包络(CE1)。第1从锁存器电路SL1的输出被提供给第2通道(CH2)侧的第2主锁存器电路(ML2)。与选通信号STRB1相应的信号由第1延迟电路(DLY1)施加可调节的延迟，并被提供到第2主锁存器(ML2)的时钟端子上。

Description

测试装置

技术领域

本发明涉及测试装置。

背景技术

为了经由较少的数据传输线路在半导体电路间收发数据，而使用串行数据传输。作为串行数据传输，使用CDR(Clock and Data Recovery，时钟数据恢复)方式、源同步方式。在CDR方式中，使用8B10B编码、4B5B编码等进行编码，以避免串行数据在预定期间以上连续地取相同值，并且同步用的时钟信号被嵌入到串行数据中。

在将输出串行数据的半导体电路作为被测试器件(Device Under Test：DUT)进行测试时，在半导体测试装置(也简称为测试装置)的输入级设有CDR电路。CDR电路从串行数据抽取作为基准的时钟信号，并基于该信号生成选通信号，从而锁存串行数据的各位数据。测试装置将被再现的数据与该数据所应取得的期待值进行比较，判断DUT的优劣。专利文献1、2公开有相关技术。

例如，在专利文献2公开了使用PLL(Phase Looked Loop：锁相环)电路的CDR电路。在该电路中，通过反馈控制压控振荡器的振荡频率，以使串行数据所附带的时钟信号的相位与据此生成的选通信号的相位相一致。其结果是，能够使选通信号的相位跟踪串行数据的抖动而进行调节。

作为DUT的测试方法的一种，进行测试定时余量、振幅余量的余量测试。即，在锁存(读入)来自DUT的串行数据时，使由CDR所再现的选通信号的相位以预定的间隔阶段性地移位，判断每个相位通过或未通过。或者，在锁存(读入)来自DUT的串行数据时，使用于串行数据的1、0的电平判断的阈值电压以多个电平进行变化，判断各电平是通过还是未通过。通过对多个参数(定时和振幅的组合等)进行余量测试，能够针对各参数的矩阵式组合制成描绘了通过、未通过的Shmoo绘图。

在从DUT输出串行数据的定时经常地发生变化时，采用如下的功能(搜寻功能)，即：预先在串行数据的起始部分(首部)填入预定的图案，在测试装置侧检测预定图案，从而取得来自DUT的数据输出的定时。测试装置在通过搜寻功能取得串行数据的起始位置之后，并在该预定周期后，开始串行数据与期待值图案的比较(参见专利文献3)。

专利文献1：特开平2-62983号公报

专利文献2：特开2007-17257号公报

专利文献3：特开2006-3216号公报

专利文献4：特开2008-28628号公报

发明内容

在具有搜寻功能的测试装置中，对执行上述的余量测试情况进行考察。此种情况下，通过余量测试使读入数据的定时、电平判断的阈值电压发生变化时，无法正确地读入首部图案，因此会给搜寻功能带来障碍。当无法正确地确定首部图案的位置时，来自DUT的串行数据与期待值图案的周期会发生偏离，因此会产生也无法正确判断通过未通过的问题。在执行余量测试以外的测试的情况下也会产生上述问题。

本发明是鉴于上述问题而做出的，其总的目的在于提供一种可以在执行搜寻处理的同时可执行各种各样的测试的测试装置。

本发明的一个技术方案是提供一种测试装置，其测试从被测试器件输出的多个通道的输出数据。测试装置是将相邻的2个通道作为1对而构成。每对通道都包括第1通道和第2通道。作为一方的第1通道包括：第1定时比较器，其以与第1选通信号相应的定时判断将从被测试器件输入到该第1通道的第1输出数据的电平；第1时钟包络抽取部，其从第1输出数据抽取时钟的包络；第1时钟恢复电路，其将第1时钟包络抽取部所抽取出的时钟的包络作为基准，再现第1选通信号；第1主锁存器电路，其以与第1选通信号相应的定时锁存第1定时比较器的输出；第1从锁存器电路，其以与第1选通信号相应的定时锁存由第1时钟包络抽取部抽取出的时钟的包络；第1搜寻电路，其将第1主锁存器电路的输出与规定的首部图案进行比较；以及第1期待值比较部，其在由第1搜寻电路检测出第1主锁存器电路的输出与首部图案一致的情况下，将第1主锁存器电路的输出与规定的期待值图案进行比较。作为另一方的第2通道包括：第2定时比较器，其以第2选通信号所指定的定时判断从被测试器件输入到该第2通道的第2输出数据的电平；第2时钟包络抽取部，其从第2输出数据抽取时钟的包络；第2时钟恢复电路，其将第2时钟包络抽取部抽取出的时钟的包络作为基准，再现第2选通信号；第1延迟电路，其对第1选通信号施加可变的相位移位；第1选择器，其接收第2定时比较器的输出和第1从锁存器电路的输出，选择其中任一方进行输出；第2选择器，其接收第1延迟电路的输出和第2选通信号，选择其中任一方；第2主锁存器电路，其以与第2选择器的输出信号相应的定时锁存第1选择器的输出；第2搜寻电路，其将第2主锁存器电路的输出与规定的首部图案进行比较；以及第2期待值比较部，其在第2搜寻电路检测出第2主锁存器电路的输出与首部图案一致时，将第2主锁存器电路的输出与规定的期待值图案进行比较。

根据该技术方案，能够切换下列两种模式：使第1选择器选择第2定时比较器的输出、使第2选择器选择第2选通信号的第1模式；和使第1选择器选择第1从锁存器电路的输出、使第2选择器选择第1延迟电路的输出的第2模式。在第1模式中能够对第1通道和第2通道分别执行独立的测试。在第2模式中通过使第1延迟电路的相位移位量发生变化，能够不给搜寻功能带来影响的情况下对第1输出数据进行定时余量测试。

第2通道还可以具有第2从锁存器电路，其以与第2选通信号相应的定时锁存由所述第2时钟包络抽取部抽取出的时钟的包络。第1通道还可以包括：第2延迟电路，其对第2选通信号施加可变的相位移位；第3选择器，其接收第1定时比较器的输出和第2从锁存器电路的输出，选择其中任一方进行输出；以及第4选择器，其接收第2延迟电路的输出和第1选通信号，选择其中任一方。第1主锁存器电路可以构成为以与第4选择器的输出信号相应的定时锁存第3选择器的输出。第1通道和所述第2通道可以对称构成。

需要说明的是，将以上的结构要素的任意组合、本发明的表现在方法、装置等之间进行变换而得到的方案作为本发明的技术方案也是有效的。

根据本发明，能够不对搜寻功能带来影响地进行定时测试。

附图说明

图1是表示本发明实施方式的测试装置的整体结构的框图。

图2是表示图1的测试装置的详细结构的框图。

图3是表示比较技术的测试装置的结构的框图。

图4是表示图3的比较技术的测试装置的工作的时序图。

图5是表示图2的测试装置的工作的时序图。

标号说明

TCP1…第1定时比较器、TCP2…第2定时比较器、CEin1…第1时钟包络抽取部、CEin2…第2时钟包络抽取部、DLY1…第1延迟电路、DLY2…第2延迟电路、DLY3…第3延迟电路、DLY4…第4延迟电路、SEL1…第1选择器、SEL2…第2选择器、SEL3…第3选择器、SEL4…第4选择器、ML1…第1主锁存器、ML2…第2主锁存器、SL1…第1从锁存器、SL2…第2从锁存器、CR1…第1时钟恢复电路、CR2…第2时钟恢复电路、INV1…第1反相器、INV2…第2反相器、PC1…第1相位比较器、PC2…第2相位比较器、12…第1PLL、14…第2PLL、STRB1…第1选通信号、STRB2…第2选通信号、CE1…时钟包络信号、CE2…时钟包络信号、DC1…第1数字比较数据、DC2…第2数字比较数据、100…测试装置、102…定时发生器、104…图案生成器、106…波形整形部、108…写入驱动器、110…输入处理部、112…逻辑比较部、114…未通过存储器、116…优劣判断部、118…搜寻电路、120…控制部、122…选择器、200…DUT。

具体实施方式

以下，基于优选实施方式并参照附图对本发明进行说明。

对各附图中所示的相同或等同的结构要素、部件、处理标以相同的附图标记，适当地省略重复的说明。另外，实施方式并不限定发明而只是例示，记载于实施方式中的所有特征及其组合未必限于是本发明的本质内容。

图1是表示实施方式的测试装置100的结构的框图。测试装置100在对DUT200写入数据之后，读出写入的数据本身或被DUT200进行信号处理后所得到的数据，判断与其期待值是否一致。以下，为了容易理解而说明DUT200为存储器的情况，但DUT的种类不限于此。

测试装置100具有多个通道CH，每个通道CH都具有定时发生器102、图案生成器104、波形整形器106、写入驱动器108、输入处理部110、期待值比较部112、未通过存储器114、优劣判断部116以及搜寻电路118。多个通道CH将相邻的2个通道构成为1对通道。在图1中，作为代表而示出第1通道CH1和第2通道CH2。各通道具有相同的结构，因此以下仅对第1通道CH1进行说明。

图案生成器104生成定时置位信号(以下称为“TS信号”)并提供给定时发生器102。定时发生器102基于由TS信号所指定的定时数据产生周期时钟CKp和延迟时钟CKd，将周期时钟CKp提供给图案生成器104，并将延迟时钟CKd提供给波形整形器106。然后，图案生成器104生成分别表示DUT200具有的多个存储区域(称为“块”)的地址ADRS、以及应当分别写入到多个块的多个测试图案数据Dt，将其提供给波形整形器106。

波形整形器106基于由定时发生器102提供的延迟时钟CKd，生成与图案生成器104产生的测试图案数据Dt相应的测试图案信号St。写入驱动器108接收从波形整形器106输出的地址ADRS和测试图案信号St，并提供给DUT200。

另外，图案生成器104预先产生DUT200应根据地址ADRS和测试图案信号St输出的数据即期待值数据EXP，将其提供给期待值比较部112。

输入处理部110_1从DUT200接收与地址ADRS对应的输出数据Do，判断其电平后向期待值比较部112_1输出。输入到测试装置100的输出数据Do1受到DUT200的内部或传输路径的影响而具有抖动。输入处理部110_1具有生成跟踪抖动的选通信号的功能。如下内容将在后面详述，即输入处理部110_1通过CDR(时钟数据恢复)方式抽取填入到串行形式的输出数据Do中的边缘(时钟的包络)，基于时钟的包络(以下称为时钟包络信号)再现选通信号。输入处理部110_1以与再现出的选通信号相应的定时锁存输出数据Do1，并作为数字比较数据DC1输出。

期待值比较部112_1比较数字比较数据DC1和由图案生成器104提供的期待值数据EXP，当数字比较数据DC1与期待值数据EXP不一致时输出未通过数据Df。

未通过存储器114将期待值比较部112输出的未通过数据Df与图案生成器104所产生的地址ADRS对应地依次存储。优劣判断部116根据存储在未通过存储器114中的各位的通过、未通过信息判断DUT200的优劣，或者确定不良部位。

在来自DUT200的输出数据Do1中，与要和期待值比较的数据相比，在预定周期前填有预定的首部图案。搜寻电路118_1将数字比较数据DC1与预定的首部图案比较，生成表示数字比较数据DC1与首部图案一致的定时的搜寻信号H1。

搜寻信号H1经由选择器122_1而被输入到逻辑比较部112_1。逻辑比较部112_1基于搜寻信号H1表示的定时，开始期待值图案EXP与第1数字比较数据DC1的比较处理。将该功能称为搜寻功能。逻辑比较部112_1根据需要使期待值图案EXP的周期移动，使其与第1数字比较数据DC1所对应的周期相一致。

输入处理部110_1构成为能根据来自控制部120_1的控制信号CNT1调节选通信号的相位。通常，考虑建立时间、保持时间而将选通信号的位置设定在由该选通信号锁定的串行数据的边缘和边缘的中央附近。

在测试装置100中，使选通信号的位置由中央附近向前后移动，在选通信号的各位置都生成数字比较数据DC1，判断DUT200的优劣。通过该功能能够执行定时余量测试。

以上是测试装置100的整体结构和工作的概要。当仅关注第1通道CH1时，若执行定时余量测试后使选通信号的定时发生变化，则数字比较数据DC1的值受到影响。因此，无法由搜寻电路118_1搜寻首部图案，逻辑比较部112_1中的比较结果变得不正确。

为了消除上述问题，实施方式的测试装置100构成为可在相邻的2个通道中的一方执行搜寻处理，在另一方执行定时余量测试。如上所述，第1通道CH1和第2通道CH2同样地构成，由第2通道CH2侧的搜寻电路118_2生成第2搜寻信号H2。第2搜寻信号H2经由选择器122_1输入到逻辑比较部112_1。逻辑比较部112_1基于根据模式选择信号MODE2所选择的第1搜寻信号H1、第2搜寻信号H2中任一方所示出的定时，开始比较处理。

相反地，第1通道CH1的搜寻电路118_1对第2通道CH2输出搜寻信号H1。在第2通道CH2侧以与第1通道CH1对称的方式也设有逻辑比较部112_2和选择器122_2。

图2是表示图1的测试装置的输入处理部110的详细结构的框图。图1的各通道的输入处理部110是将2个相邻的通道作为1对而构成。

相邻的2个通道的输入处理部110_1、110_2包括第1比较器芯片101、第2比较器芯片10_2、前端芯片20而构成。在本实施方式中，这些部件分成各个半导体芯片而构成，在其他方式中也可以将其中的某几个集成。

首先说明第1通道的输入处理部110_1的结构。第1通道的输入处理部110_1包括第1定时比较器TCP1、第1时钟包络抽取部CEin1、第1主锁存器ML1、第1从锁存器SL1、第1时钟恢复电路CR1、第3选择器SEL3、第4选择器SEL4以及第2延迟电路DLY2。另一方面，第2通道的输入处理部110_2包括第2定时比较器TCP2、第2时钟包络抽取部CEin2、第2主锁存器ML2、第2从锁存器SL2、第2时钟恢复电路CR2、第1选择器SEL1、第2选择器SEL2以及第1延迟电路DLY1。也就是说，相邻的2个通道的输入处理部110_1、110_2是相互对称而构成的。

关注输入处理部110_1。第1定时比较器TCP1以与第1选通信号STRB1相应的定时判断从DUT200输入到第1通道的第1输出数据Do1的电平。

来自DUT200的第1输出数据Do1以8B10B格式或4B5B格式进行编码，以使在预定期间以上不连续地取相同值，也就是每隔一定时间具有边缘。

第1时钟包络抽取部(也称为变化点检测电路)CEin1将嵌入第1输出数据Do1中的边缘作为时钟包络信号CE1进行抽取。例如，当串行数据以8B10B格式进行编码时，第1时钟包络抽取部CEin1基于在第1输出数据Do1中表现出的边缘，抽取所嵌入的时钟包络信号。第1时钟包络抽取部CEin1使用公知技术即可，故省略详细的说明。

第1时钟恢复电路CR1将由第1时钟包络抽取部CEin1抽取出的时钟包络信号CE1作为基准，再现(恢复)第1选通信号STRB1。

第1时钟恢复电路CR1包括第1PLL 12、第1相位比较器PC1和第3延迟电路DLY3。第3延迟电路DLY3对第1选通信号STRB1施加延迟。第1相位比较器PC1对延迟后的第1选通信号STRB1与时钟包络信号CE1的边缘的相位(定时)进行比较。第1PLL 12根据由第1相位比较器PC1得到的相位比较结果调节第1选通信号STRB1的边缘的定时。由第1时钟恢复电路CR1生成跟踪抖动的选通信号STRB1，将其提供给第1定时比较器TCP1。

第1时钟恢复电路CR1不限于使用了PLL的结构，也可以采用延迟锁相环(DLL)等其他的方式构成。

首先，为了简化说明，对除去第3选择器SEL3、第4选择器SEL4、第2延迟电路DLY2之后的结构加以说明书。

第1主锁存器ML1以与第1选通信号STRB1相应的定时锁存第1定时比较器TCP1的输出S1。被锁存的数据作为数字比较数据DC1而输出到后级的逻辑比较部112和搜寻电路118。

在第1从锁存器SL1的数据输入端子上输入第1时钟包络抽取部CEin1。向该时钟端子输入被第3延迟电路DLY3延迟，并被第1反相器INV1进行反相后的第1选通信号STRB1’。也就是说，第1从锁存器SL1以与第1选通信号STRB1相应的定时锁存时钟包络信号CE1。被锁存的数据S3与第1选通信号STRB1’一起输出到第2通道的输入处理部110_2。

以上是第1通道的结构。接着说明第2通道。第2通道的各结构要素具有与第1通道的相应结构要素相同的功能和结构，因此省略重复的说明。向第2通道的输入处理部110_2输入在第1通道的输入处理部110_1中所生成的选通信号STRB1’和数据S3。

第2定时比较器TCP2以由第2选通信号STRB2所指定的定时判断从DUT200输入到第2通道的第2输出数据Do2的电平。

第2时钟包络抽取部CEin2从第2输出数据Do2抽取出时钟包络信号CE2。第2时钟恢复电路CR2将由第2时钟包络抽取部CEin2抽取出的时钟包络信号CE2作为基准，再现第2选通信号STRB2。

第1延迟电路DLY1接收在第1通道中生成的第1选通信号STRB1’，施加与从图1的控制部120输出的控制信号CNT相应的可变延迟(相位移位)。

第1选择器SEL1接收第2定时比较器TCP2的输出S2和第1从锁存器电路SL1的输出S3，并根据从图1的控制部120输出的模式选择信号MODE2选择某一方将其输出。具体而言，第1选择器SEL1在模式选择信号MODE2为0时选择信号S2，在模式选择信号MODE2为1时选择信号S3。

第2选择器SEL2接收第1延迟电路DLY1的输出和第2选通信号STRB2，并根据模式选择信号MODE2选择某一方进行输出。具体而言，第2选择器SEL2在模式选择信号MODE2为0时选择第2选通信号STRB2，在模式选择信号MODE2为1时选择被第1延迟电路DLY1延迟的第1选通信号STRB1’。

第2主锁存器ML2以与第2选择器SEL2的输出信号相应的定时锁存第1选择器SEL1的输出。被锁存的数据作为数字比较数据DC2而输出到后级的逻辑比较部112和搜寻电路118。

以上是输入处理部110的基本结构。接着说明输入处理部110_1、110_2的工作。继续忽略第1通道侧的第3选择器SEL3、第4选择器SEL4而进行说明。

第1通道的输入处理部110_1与第2通道的工作状态无关地生成同步于第1输出数据Do1的选通信号STRB1，并生成第1数字比较数据DC1。第1通道的搜寻电路118_1将第1数字比较数据DC1与首部图案进行比较，并生成搜寻信号H1。第1通道的逻辑比较部112_1基于搜寻信号H1表示的定时，将第1数字比较数据DC1与期待值图案EXP进行比较，对第1通道的输出数据Do1进行优劣判断。

关注第2通道。第2通道的输入处理部110_2根据模式选择信号MODE2的值而以独立模式和余量测试模式中的任一者进行工作。

当模式选择信号MODE2为0时，第2通道的输入处理部110_2被设定成独立模式。在独立模式下，第2通道的输入处理部110_2与第1通道相独立，对第2输出数据Do2执行与输入处理部110_1同样的处理。具体而言，选择器122_2选择由第2搜寻电路118_2所生成的搜寻信号H2，将其输出到逻辑比较部112_2。逻辑比较部112_2将第2数字比较数据DC2与期待值图案EXP进行比较。

当模式选择信号MODE2为1时，输入处理部110_2被设定为余量测试模式。在余量测试模式下，第2主锁存器ML2以由第1延迟电路DLY1施加了可变延迟的第1选通信号STRB1’的定时锁存第1从锁存器电路SL1的输出信号S3。被锁存的第2数字比较数据DC2被输入到后级的逻辑比较部112_2。在余量测试模式下，选择器122_2并不是选择搜寻信号H2而是选择搜寻信号H1，并提供给逻辑比较部112_2。逻辑比较部112_2基于搜寻信号H1开始第2数字比较数据DC2与期待值图案EXP的比较处理。

也就是说，在实施方式的测试装置100中，通过设定为余量测试模式，能够使用第1通道CH1侧的搜寻电路118_1搜寻第1通道CH1的输出数据Do1。同时，使由第2通道CH2侧的第1延迟电路DLY1施加的延迟量偏移，从而能够使对应于输出数据Do1的选通信号的定时发生变化，并能够利用第2通道侧的逻辑比较部112_2判断优劣。

实施方式的测试装置100的优点通过与以下说明的比较技术的对比而明确。图3是表示比较技术的测试装置300的结构的框图。在图3的测试装置300中，第1通道CH1侧的第1输出数据Do1被提供给第2通道CH2侧。

图3的第1定时比较器TCP1、第1时钟包络抽取部CEin1、第2定时比较器TCP2、第2时钟包络抽取部CEin2与图2中的这些部件相对应。在图3中，在第2定时比较器TCP2和第2时钟包络抽取部CEin2的前级分别设有选择器34、36。选择器34、36在独立模式下选择第2输出数据Do2，在余量测试模式下选择第1输出数据Do1。

在图3的测试装置300中，当设定为余量测试模式时，向第1通道和第2通道这两者提供第1输出数据Do1，基于第1输出数据Do1生成选通信号STRB1、STRB2，并生成第1数字比较数据DC1、第2数字比较数据DC2。

现在考虑在第1通道CH1侧执行搜寻处理，在第2通道CH2侧进行定时余量测试的情况。在该情况下，预先固定第1时钟恢复电路CR1内部的第3延迟电路DLY3的延迟量(例如为0)，使第2时钟恢复电路CR2内部的第4延迟电路DLY4的延迟量以例如数据周期时间的1/2作为中心发生变化，从而能够使第2选通信号STRB2的定时独立于第1选通信号STRB1地进行变化。并且，使用第1通道CH1侧的搜寻电路118_1生成第1搜寻信号H1，将其提供给第2通道CH2侧的逻辑比较部112_2，从而能够进行定时余量测试。

在此，关注第1时钟恢复电路CR1和第2时钟恢复电路CR2的工作。第1时钟恢复电路CR1的PLL电路生成选通信号STRB1，使选通信号STRB1的边缘与时钟包络信号CE1的边缘相一致。同样地，第2时钟恢复电路CR2的边缘生成选通信号STRB2，使选通信号STRB2的边缘与时钟包络信号CE2的边缘相一致。时钟包络信号CE1、CE2为相同的信号，因此理想的情况是选通信号STRB1与选通信号STRB2将时钟包络信号CE1、CE2的相同边缘作为基准来调整定时。

但是，在实际电路中，当选通信号STRB的初始状态下的边缘位于时钟包络信号的相邻的2个边缘的中央附近(静带)时，收敛于哪一边缘是不确定的。因此，在某些特定情况下会产生如下问题。

图4是表示图3的比较技术的测试装置300的工作的时序图。现在假定各通道CH1、CH2的选通信号STRBla、STRB2a作为初始状态位于时钟包络信号CE1、CE2的边缘的中央的情况。在这种情况下，通过反馈而将时钟包络信号CE1的后侧的边缘作为基准来调节选通信号STRBla的某边缘E1的相位，收敛于STRBlb所示的位置。也就是说，调整后的边缘E1与第2周期的数据B相对应。

相反，通过反馈以时钟包络信号CE2的先行的边缘作为基准而调节与边缘E1对应的选通信号STRB2a的边缘E2的相位，收敛于STRB2b所示的位置。在进行余量测试时，若对该选通信号STRB2b施加可变延迟量τ，则变为STRB2c所示的状态，由选通信号STRB2c锁存数据Do2。因此，调整后的边缘E2与第1周期的数据A相对应。

这样，在图3的电路中，有可能在第1通道和第2通道中对应的边缘E1、E2被分配到不同的周期。其结果是，第1主锁存器ML1和第2主锁存器ML2锁存偏移了1周期的数据，因此第1数字比较数据DC1和第2数字比较数据DC2变为不同周期的数据。也就是说，会产生搜寻处理与期待值比较处理的定时发生偏移的问题。

返回到图2的电路工作的说明。图5是表示图2的测试装置的工作的时序图。在使用了图2的输入处理部110_1、110_2的情况下，在余量测试模式时，利用一方的第1时钟恢复电路CR1生成选通信号STRB1，由第1延迟电路DLY1对所生成的选通信号STRB1施加延迟量τ，从而提供给第2通道侧的第2主锁存器ML2。因此，提供给第1主锁存器ML1和第2主锁存器ML2的时钟端子的选通信号变为始终与相同周期对应的信号，因此能够解决在图3的比较技术中产生的周期偏移的问题。

另外，在图3的电路中，需要用于在第1比较器芯片10_1、第2比较器芯片10_2之间收发信号的端子。与此相对，在图2的电路中，并不需要这些端子和连接这些端子的布线，因此能够削减电路面积。在图2的电路中，取而代之的是新设置第1从锁存器SL1、第2从锁存器SL2和几个选择器等，但这些元件所占的电路面积与端子(焊盘)的面积相比足够小，因此整体上能够削减电路面积。

以下说明图2的电路的进一步特征。

在图2的输入处理部110_1设有第3选择器SEL3、第4选择器SEL4、第2延迟电路DLY2，在输入处理部110_2设有第2从锁存器SL2，输入处理部110_1、110_2为对称结构。

也就是说，第2从锁存器SL2以与第2选通信号STRB2’相应的定时锁存由第2时钟包络抽取部CEin2抽取出的时钟包络信号CE2。第2延迟电路DLY2对第2选通信号STRB2’施加可变的相位移位。第3选择器SEL3接收第1定时比较器TCP1的输出S1和第2从锁存器电路SL2的输出S4，选择其中的某一方并进行输出。第4选择器SEL4接收第2延迟电路DLY2的输出和第1选通信号STRB1，选择其中的某一者。

通过将输入处理部110_1、110_2构成为对称结构，能够由第2通道侧的搜寻电路118_2对第2输出数据Do2执行搜寻处理，同时由第1通道侧的逻辑比较部112_1进行定时余量测试。

其中，输入处理部110_1、110_2不一定必须做成对称结构，非对称结构的情形也包含在本发明的权利范围内。例如也可以从输入处理部110_1省略第3选择器SEL3、第4选择器SEL4、第2延迟电路DLY2，也可以从输入处理部110_1省略第2从锁存器电路SEL2。此时，具有能够削减电路面积的优点。

基于实施方式说明了本发明，但实施方式只不过示出了本发明的原理、应用，对于本发明的实施方式，在不脱离权利要求书规定的本发明的技术构思的范围内，可以进行许多变形例和配置的改变。

工业上的可利用性

本发明能够用于半导体测试。

Claims (2)

1.一种测试装置，所述测试装置测试从被测试器件输出的多个通道的输出数据，其特征在于，将相邻的2个通道作为1对而构成，

在每对通道中，作为一方的第1通道包括：

第1定时比较器，其以与第1选通信号对应的定时判断从所述被测试器件输入到该第1通道的第1输出数据的电平；

第1时钟包络抽取部，其从所述第1输出数据抽取时钟的包络；

第1时钟恢复电路，其将所述第1时钟包络抽取部所抽取出的时钟的包络作为基准，再现所述第1选通信号；

第1主锁存器电路，其以与所述第1选通信号对应的定时锁存所述第1定时比较器的输出；

第1从锁存器电路，其以与所述第1选通信号对应的定时锁存由所述第1时钟包络抽取部抽取出的时钟的包络；

第1搜寻电路，其将所述第1主锁存器电路的输出与规预定的首部图案进行比较；以及

第1期待值比较部，其在由所述第1搜寻电路检测出所述第1主锁存器电路的输出与所述首部图案一致的情况下，将所述第1主锁存器电路的输出与预定的期待值图案进行比较，

作为另一方的第2通道包括：

第2定时比较器，其以第2选通信号所指定的定时判断从所述被测试器件输入到该第2通道的第2输出数据的电平；

第2时钟包络抽取部，其从所述第2输出数据抽取时钟的包络；

第2时钟恢复电路，其将所述第2时钟包络抽取部抽取出的时钟的包络作为基准，再现所述第2选通信号；

第1延迟电路，其对所述第1选通信号施加可变的相位移位；

第1选择器，其接收所述第2定时比较器的输出和所述第1从锁存器电路的输出，选择其中任一方进行输出；

第2选择器，其接收所述第1延迟电路的输出和所述第2选通信号，选择其中任一方；

第2主锁存器电路，其以与所述第2选择器的输出信号相应的定时锁存所述第1选择器的输出；

第2搜寻电路，其将所述第2主锁存器电路的输出与预定的首部图案进行比较；以及

第2期待值比较部，其在所述第2搜寻电路检测出所述第2主锁存器电路的输出与所述首部图案一致时，将所述第2主锁存器电路的输出与预定的期待值图案进行比较。

2.根据权利要求1所述的测试装置，其特征在于：

所述第2通道还设有第2从锁存器电路，其以与所述第2选通信号相应的定时锁存由所述第2时钟包络抽取部抽取出的时钟的包络，

所述第1通道还包括：

第2延迟电路，其对所述第2选通信号施加可变的相位移位；

第3选择器，其接收所述第1定时比较器的输出和所述第2从锁存器电路的输出，选择其中任一方进行输出；以及

第4选择器，其接收所述第2延迟电路的输出和所述第1选通信号，选择其中任一方，

所述第1主锁存器电路构成为以与所述第4选择器的输出信号相应的定时锁存第3选择器的输出，

所述第1通道和所述第2通道对称构成。

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