JP5124019B2 - 試験装置 - Google Patents
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Description
図2の入力処理部110_1には、第3セレクタSEL3、第4セレクタSEL4、第2遅延回路DLY2が設けられ、入力処理部110_2には第2サブラッチSL2が設けられており、入力処理部110_1と110_2はシンメトリに構成される。
Claims (2)
- 被試験デバイスから出力される複数のチャンネルの出力データを試験する試験装置であって、隣接する2つのチャンネルを1つのペアとして構成されており、各ペアごとに、
一方の第1チャンネルは、
前記被試験デバイスから当該第1チャンネルに入力される第1出力データのレベルを、第1ストローブ信号に応じたタイミングで判定する第1タイミングコンパレータと、
前記第1出力データから、クロックのエンベロープを抽出する第1クロックエンベロープ抽出部と、
前記第1クロックエンベロープ抽出部により抽出されたクロックのエンベロープを基準として、前記第1ストローブ信号を再生する第1クロックリカバリ回路と、
前記第1タイミングコンパレータの出力を前記第1ストローブ信号に応じたタイミングでラッチする第1メインラッチ回路と、
前記第1クロックエンベロープ抽出部により抽出されたクロックのエンベロープを、前記第1ストローブ信号に応じたタイミングでラッチする第1サブラッチ回路と、
前記第1メインラッチ回路の出力を所定のヘッダパターンと比較する第1ハント回路と、
前記第1ハント回路によって前記第1メインラッチ回路の出力と前記ヘッダパターンとの一致が検出されたことを契機として、前記第1メインラッチ回路の出力を、所定の期待値パターンと比較する第1期待値比較部と、
を備え、
他方の第2チャンネルは、
前記被試験デバイスから当該第2チャンネルに入力される第2出力データのレベルを、第2ストローブ信号により指定されるタイミングで判定する第2タイミングコンパレータと、
前記第2出力データから、クロックのエンベロープを抽出する第2クロックエンベロープ抽出部と、
前記第2クロックエンベロープ抽出部により抽出されたクロックのエンベロープを基準として、前記第2ストローブ信号を再生する第2クロックリカバリ回路と、
前記第1ストローブ信号に可変の位相シフトを与える第1遅延回路と、
前記第2タイミングコンパレータの出力と前記第1サブラッチ回路の出力とを受け、いずれかを選択して出力する第1セレクタと、
前記第1遅延回路の出力と前記第2ストローブ信号とを受け、いずれかを選択する第2セレクタと、
前記第1セレクタの出力を、前記第2セレクタの出力信号に応じたタイミングでラッチする第2メインラッチ回路と、
前記第2メインラッチ回路の出力を所定のヘッダパターンと比較する第2ハント回路と、
前記第2ハント回路によって前記第2メインラッチ回路の出力と前記ヘッダパターンとの一致が検出されたことを契機として、前記第2メインラッチ回路の出力を、所定の期待値パターンと比較する第2期待値比較部と、
を備えることを特徴とする試験装置。 - 前記第2チャンネルは、
前記第2クロックエンベロープ抽出部により抽出されたクロックのエンベロープを、前記第2ストローブ信号に応じたタイミングでラッチする第2サブラッチ回路をさらに備え、
前記第1チャンネルは、
前記第2ストローブ信号に可変の位相シフトを与える第2遅延回路と、
前記第1タイミングコンパレータの出力と前記第2サブラッチ回路の出力とを受け、いずれかを選択して出力する第3セレクタと、
前記第2遅延回路の出力と前記第1ストローブ信号とを受け、いずれかを選択する第4セレクタと、
をさらに備え、
前記第1メインラッチ回路は、第3セレクタの出力を前記第4セレクタの出力信号に応じたタイミングでラッチするよう構成され、
前記第1チャンネルと前記第2チャンネルが、対称に構成されることを特徴とする請求項1に記載の試験装置。
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