JPWO2008142743A1 - 試験装置 - Google Patents

Abstract

被試験デバイスを試験する試験装置であって、被試験デバイスから出力された出力信号からクロック信号を再生するクロック再生部と、クロック信号に応じたタイミングにおいて出力信号を取得する取得部と、取得部に入力される出力信号とクロック信号との位相差を、与えられた調整量に応じて調整する調整部と、取得部における出力信号とクロック信号との位相差の調整量を、複数の試験条件のそれぞれに対応して記憶する設定メモリと、設定メモリに記憶された調整量に基づき被試験デバイスを試験する試験条件に応じた調整量を調整部に与える設定部とを備える試験装置を提供する。

Description

本発明は、試験装置に関する。特に本発明は、被試験デバイスから出力された出力信号からクロック信号を再生する試験装置に関する。

クロック埋め込み方式の高速シリアルインターフェイスを有する被試験デバイスを試験する試験装置が知られている（例えば、特許文献１、２参照。）。この試験装置は、被試験デバイスの出力信号からクロック信号をＰＬＬにより再生し、再生したクロック信号に基づくタイミングによりタイミングコンパレータが出力信号の論理を取り込む。

特開２００５−２８５１６０号公報 特開２００７−１７２５７号公報

ところで、出力信号およびクロック信号を伝送する経路は、当該出力信号およびクロック信号の周波数およびレベル等に応じて、信号遅延時間が変化する。このため、被試験デバイスの種類等が変更して出力信号のレベルおよび周波数等が変化すると、タイミングコンパレータに入力される出力信号とクロック信号との位相差が変化する。

出力信号とクロック信号との位相差が変化すると、タイミングコンパレータによる出力信号の取込タイミングが変化する。出力信号の取込タイミングが変化すると、取り込み結果に誤差が含まれてしまう。従って、出力信号のレベルおよび周波数等が変化する場合、試験装置によれば、精度よく試験することができなかった。

そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスから出力された出力信号からクロック信号を再生するクロック再生部と、クロック信号に応じたタイミングにおいて出力信号を取得する取得部と、取得部に入力される出力信号とクロック信号との位相差を、与えられた調整量に応じて調整する調整部と、取得部における出力信号とクロック信号との位相差の調整量を、複数の試験条件のそれぞれに対応して記憶する設定メモリと、設定メモリに記憶された調整量に基づき、被試験デバイスを試験する試験条件に応じた調整量を調整部に与える設定部とを備える試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

図１は、本発明の実施形態に係る試験装置１０の構成を被試験デバイス３００とともに示す。 図２は、本発明の実施形態に係るクロック再生部２４の構成の一例を、調整部３０に含まれる遅延素子４０とともに示す。 図３は、本発明の実施形態に係る設定メモリ３４に記憶された調整量の一例を示す。 図４は、本発明の実施形態に係る試験装置１０内において伝送される各信号の一例を示す。 図５は、本発明の実施形態の第１変形例に係る試験装置１０の構成を示す。 図６は、第１変形例に係る試験装置１０のキャリブレーション時の処理フローを示す。

符号の説明

１０ 試験装置
２０ レベル比較器
２２ 基準クロック発生部
２４ クロック再生部
２６ 取得部
２８ 判定部
３０ 調整部
３２ 試験条件取得部
３４ 設定メモリ
３６ 設定部
４０ 遅延素子
４２ ＰＬＬ部
４４ 位相比較部
５０ 第１位相差検出器
５２ 加算器
５４ ＬＰＦ
５６ ＶＣＯ
５８ １／Ｎ１分周器
６０ １／Ｎ２分周器
６２ 第２位相差検出器
６４ カウンタ
６６ ＤＡ変換器
７２ 試験条件設定部
７４ 調整信号発生部
７６ 切替部
７８ キャリブレーション部
８０ 書込部
３００ 被試験デバイス
３１０ データ出力端子

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を被試験デバイス３００とともに示す。試験装置１０は、被試験デバイス３００を試験する。より詳しくは、試験装置１０は、被試験デバイス３００から出力された出力信号からクロック信号を再生し、再生したクロック信号のタイミングで出力信号の論理を取り込む。そして、試験装置１０は、取り込んだ出力信号の論理と期待信号の論理とを比較し、比較結果に基づき被試験デバイス３００の良否を判定する。

試験装置１０は、レベル比較器２０と、基準クロック発生部２２と、クロック再生部２４と、取得部２６と、判定部２８と、調整部３０と、試験条件取得部３２と、設定メモリ３４と、設定部３６とを備える。レベル比較器２０は、被試験デバイス３００のデータ出力端子３１０から出力された、クロックが埋め込まれたデータ信号を入力する。レベル比較器２０は、入力したデータ信号を予め定められ閾値レベルで２値化する。レベル比較器２０は、データ信号を２値化した信号を、出力信号として出力する。

基準クロック発生部２２は、当該試験装置１０の基準クロックを発生する。クロック再生部２４は、レベル比較器２０から出力された出力信号を入力し、入力した出力信号からクロック信号を再生する。クロック再生部２４は、一例として、基準クロックの整数倍の周波数のクロック信号を出力してよい。

取得部２６は、レベル比較器２０から出力された出力信号、および、クロック再生部２４により再生されたクロックを調整部３０により所望位相に調整されたクロック信号をストローブ信号として入力する。取得部２６は、クロック信号によりタイミング判定した判定出力信号を取得する。取得部２６は、一例として、クロック信号のエッジのタイミングにおいて、出力信号の論理（例えばＨ論理またはＬ論理）を取得するタイミングコンパレータであってよい。

判定部２８は、取得部２６により出力された判定出力信号の論理と期待信号の論理とを比較する。そして、判定部２８は、比較結果に基づき被試験デバイス３００の良否を判定する。

調整部３０は、クロック再生部２４によるＰＬＬループ経路に直列に挿入され、設定部３６からの設定により、クロック信号を所望位相にすることができる。調整部３０は、取得部２６に入力される出力信号とクロック信号との位相差を、与えられた調整量に応じて調整する。調整部３０は、与えられた調整量に応じて、取得部２６に入力される出力信号とクロック信号とを予め定められた位相差に調整する。

本実施形態において、調整部３０は、遅延素子４０を有する。遅延素子４０は、クロック再生部２４により再生されたクロック信号を、与えられた調整量（この場合、遅延量）分遅延し、遅延したクロック信号をクロック再生部２４にフィードバックする。この場合において、クロック再生部２４は、レベル比較器２０から出力された出力信号と遅延素子４０により遅延されたクロック信号との位相が一致するように、出力するクロック信号の位相を制御する。これにより、調整部３０によれば、取得部２６に入力される出力信号とクロック信号との位相差を、与えられた調整量（この場合、遅延量）に応じた位相差に調整することができる。

調整部３０は、遅延素子４０に代えて、クロック再生部２４により再生されたクロック信号を与えられた遅延量分遅延し、遅延したクロック信号を取得部２６に出力する遅延素子を有してもよい。この場合において、クロック再生部２４は、レベル比較器２０から出力された出力信号と遅延素子への入力前のクロック信号との位相を一致させように、出力するクロック信号の位相を制御する。

試験条件取得部３２は、被試験デバイス３００を試験する試験条件を、例えば外部のコントローラまたは設定レジスタ等から取得する。試験条件取得部３２は、一例として、出力信号のレベルおよびクロック周波数の少なくとも一方を、試験条件として取得してよい。これに代えてまたはこれに加えて、試験条件取得部３２は、当該試験装置１０の温度、出力信号の期待値パターン等を試験条件として取得してよい。

設定メモリ３４は、設定メモリ３４における出力信号とクロック信号との位相差の調整量を、複数の試験条件のそれぞれに対応して記憶する。設定メモリ３４は、一例として、出力信号のレベルおよびクロック周波数の少なくとも一方の各値に対応して、調整量を記憶してよい。これに代えてまたはこれに加えて、設定メモリ３４は、当該試験装置１０の温度、出力信号の期待値パターン等に対応して、調整量を記憶してよい。なお、本実施形態においては、設定メモリ３４は、調整量として、遅延素子４０の遅延量を記憶する。

ここで、設定メモリ３４は、被試験デバイス３００の試験に先立って予め算出された調整量を記憶している。設定メモリ３４は、一例として、キャリブレーション時において測定された値に基づき算出された調整量であってよい。

設定部３６は、設定メモリ３４に記憶された調整量に基づき、被試験デバイス３００を試験する試験条件に応じた調整量を調整部３０に与える。設定部３６は、一例として、試験条件取得部３２により取得された試験条件に対応する調整量を設定メモリ３４から選択し、選択した調整量を調整部３０に与えてよい。また、設定部３６は、一例として、設定メモリ３４に記憶された調整量を補間して、被試験デバイス３００を試験する試験条件に応じた調整量を算出し、算出した調整量を調整部３０に与えてよい。これにより、設定部３６によれば、設定メモリ３４に予め記憶すべき調整量を少なくすることができる。

図２は、本実施形態に係るクロック再生部２４の構成の一例を、調整部３０に含まれる遅延素子４０とともに示す。クロック再生部２４は、一例として、ＰＬＬ部４２と、位相比較部４４とを有する。

ＰＬＬ部４２は、第１位相差検出器５０と、加算器５２と、ＬＰＦ５４と、ＶＣＯ５６と、１／Ｎ１分周器５８と、１／Ｎ２分周器６０とを含む。第１位相差検出器５０は、基準クロックと、１／Ｎ２分周器６０から出力される信号との位相差を検出して、検出した位相差に応じたデューティを有する信号を出力する。

加算器５２は、第１位相差検出器５０の出力電圧に位相比較部４４から出力された電圧を加算する。ＬＰＦ５４は、加算器５２から出力された電圧を平滑した制御電圧を出力する。ＶＣＯ５６は、ＬＰＦ５４から出力された制御電圧に応じた周波数の信号を出力する。

１／Ｎ１分周器５８は、ＶＣＯ５６により出力された信号を１／Ｎ１（Ｎ１は例えば正の整数。）に分周する。１／Ｎ２分周器６０は、１／Ｎ１分周器５８により出力された信号を１／Ｎ２（Ｎ２は例えば正の整数。）に分周する。

このような構成のＰＬＬ部４２は、１／Ｎ１分周器５８から出力する信号を、クロック信号として出力する。このようなＰＬＬ部４２によれば、基準クロックと位相比較部４４から出力された電圧値に応じた位相だけシフトした関係にあり、基準クロックの周波数をＮ２倍した周波数のクロック信号を出力することができる。

位相比較部４４は、第２位相差検出器６２と、カウンタ６４と、ＤＡ変換器６６とを含む。第２位相差検出器６２は、遅延素子４０により遅延されたクロック信号と、レベル比較器２０から出力された出力信号との位相差を検出して、検出した位相差に応じたデューティを有する信号を出力する。

カウンタ６４は、第２位相差検出器６２の出力信号に応じてアップカウント動作あるいはダウンカウント動作を行う。カウンタ６４は、一例として、第２位相差検出器６２の出力信号がハイレベルの場合に、アップカウント動作をし、第２位相差検出器６２の出力信号がローレベルの場合に、ダウンカウント動作をする。これにより、カウンタ６４は、遅延素子４０により遅延されたクロック信号と出力信号との位相差に応じたデジタル値を出力することができる。

ＤＡ変換器６６は、カウンタ６４のカウント値に応じた値の電圧を出力する。このような位相比較部４４によれば、遅延素子４０により遅延されたクロック信号と出力信号との位相差に応じた電圧を出力することができる。

このような構成のクロック再生部２４によれば、位相比較部４４に入力された出力信号に周波数が同期し、位相比較部４４に入力された出力信号から遅延素子４０による遅延量分位相がシフトしたクロック信号を出力することができる。すなわち、クロック再生部２４によれば、出力信号に周波数が同期したクロック信号であって、出力信号から遅延素子４０による遅延量に応じた位相分位相シフトしたクロック信号を、出力することができる。これにより、クロック再生部２４によれば、取得部２６に入力される出力信号とクロック信号との位相差を、設定部３６から与えられた調整量に応じた位相差に調整することができる。

図３は、本実施形態に係る設定メモリ３４に記憶された調整量の一例を示す。本実施形態において、設定メモリ３４は、図３に示すように、被試験デバイス３００の出力信号のレベルおよび周波数の組み合わせ毎に、調整量を記憶する。本実施形態において、設定メモリ３４は、調整量として、遅延素子４０の遅延時間を記憶する。これに代えてまたはこれに加えて、設定メモリ３４は、当該試験装置１０の温度、出力信号の期待値パターン等を含んだ組み合わせ毎に、調整量を記憶してもよい。

ここで、設定メモリ３４に記憶された各調整量は、対応する試験条件の下で被試験デバイス３００が試験された場合において、取得部２６に入力される出力信号とクロック信号とを、予め定められた所定位相差に調整する値である。本例においては、設定メモリ３４に記憶された各調整量は、被試験デバイス３００の出力信号が対応するレベルおよび周波数の場合において、取得部２６に入力される出力信号とクロック信号とを、予め定められた所定位相差に調整する値である。

これにより、試験条件が変化した場合であっても、取得部２６によれば、入力される出力信号とクロック信号とが予め定められた所定位相差に調整された状態において、出力信号の論理を取得することができる。本例の場合であれば、出力信号のレベルおよび周波数が変化した場合であっても、取得部２６によれば、入力される出力信号とクロック信号とが予め定められた所定位相差に調整された状態において、出力信号の論理を取得することができる。

図４は、本実施形態に係る試験装置１０内において伝送される各信号の一例を示す。図４のＡは、取得部２６に入力される出力信号の、クロックを示す。図４のＢは、取得部２６に入力される出力信号を示す。図４のＣは、クロック再生部２４により再生されたクロック信号を示す。図４のＤは、取得部２６による出力信号の論理の取得タイミング（ストローブタイミング）を示す。図４のＥは、Ｄのストローブタイミングにおいて取得部２６により取り込まれた出力信号の論理を示す。

調整部３０により出力信号とクロック信号との位相差が調整された結果、取得部２６は、所定位相差（Δθ）とされた出力信号およびクロック信号を入力する。取得部２６は、一例として、位相差が１８０度ずれた出力信号とクロック信号を入力する。

取得部２６は、クロック信号に基づき生成されたストローブタイミングにおいて、出力信号を取り込む。取得部２６は、一例として、クロック信号の立上りエッジに同期したストローブタイミングにおいて、出力信号を取り込んでよい。これにより、取得部２６によれば、出力信号の各周期の中心位相において、出力信号の論理を取得することができる。従って、取得部２６によれば、隣接するシンボルとの位相余裕を大きくした状態で、精度良く出力信号の論理を取得することができる。

ここで、調整部３０に対して与えられた調整量が固定されている場合、取得部２６に入力される出力信号とクロックとの位相差は、試験条件の変化に応じて、変化する。しかしながら、設定部３６は、例えば試験毎に、試験条件取得部３２により取り込まれた試験条件に応じた調整量を設定メモリ３４から選択し、選択した調整量を調整部３０に与える。これにより、設定部３６によれば、試験条件が変化した場合、取得部２６に入力される出力信号とクロック信号との位相差を、予め定められた所定位相差とすることができる。例えば、設定部３６によれば、試験条件が変化した場合であっても、取得部２６に入力される出力信号とクロック信号との位相差を１８０度とすることができる。

以上のように試験装置１０によれば、例えば出力信号のレベルおよび周波数等の試験条件が変化した場合であっても、出力信号の取込位相を一定にすることができる。この結果、試験装置１０によれば、出力信号の取り込み結果に含まれる誤差を小さくし、精度良く試験することができる。

図５は、本実施形態の第１変形例に係る試験装置１０の構成を示す。本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

試験装置１０は、試験条件設定部７２と、調整信号発生部７４と、切替部７６と、キャリブレーション部７８と、書込部８０とを更に備える。試験装置１０は、被試験デバイス３００の試験に先立って、また、試験シーケンス中において、複数の試験条件のそれぞれに対応した調整量を算出するキャリブレーションを実行する。

試験条件設定部７２は、試験条件を設定する。試験条件設定部７２は、一例として、出力信号のレベルおよび周波数の少なくとも一方を、試験条件として設定してよい。また、これに代えてまたはこれに加えて、試験条件設定部７２は、一例として、当該試験装置１０の温度、出力信号の期待値パターン等を、試験条件として設定してよい。

調整信号発生部７４は、試験条件設定部７２により設定された試験条件に応じた調整信号を発生する。調整信号発生部７４は、一例として、試験条件設定部７２により設定されたレベルおよび周波数の調整信号を発生してよい。

切替部７６は、被試験デバイス３００から出力されたデータ信号または調整信号発生部７４から出力された調整信号の一方をレベル比較器２０に供給する。切替部７６は、キャリブレーション時において、被試験デバイス３００から出力されたデータ信号に代えて、調整信号発生部７４から出力された調整信号をレベル比較器２０に供給する。

なお、データ信号に代えて調整信号をレベル比較器２０に入力させる場合において、試験装置１０は、被試験デバイス３００を搭載した基板に代えて、調整信号発生部７４から出力された信号をレベル比較器２０に伝送する配線を有する基板を、装備してよい。また、調整信号発生部７４は、試験時に被試験デバイス３００の直流特性を測定する切換リレーと直流特性測定部（図示なし）とを備える場合において、調整信号発生部７４が発生する調整信号を当該切換リレーを介して供給するように構成してもよい。

キャリブレーション部７８は、キャリブレーション時において出力信号に代えて調整信号をクロック再生部２４および取得部２６に与えるべく制御を行う。より具体的には、キャリブレーション部７８は、調整信号発生部７４から出力された調整信号を取得部２６に入力させるように切替部７６を切替制御した後、調整信号発生部７４から調整信号を発生させる。

さらに、キャリブレーション部７８は、取得部２６における調整信号とクロック信号との位相差を所定値とする調整量を検出する。キャリブレーション部７８は、一例として、調整部３０による調整量を初期値に設定した状態で（例えば、遅延素子４０の遅延量を初期値とした状態で）、クロック再生部２４を動作させる。次に、キャリブレーション部７８は、クロック信号の位相が安定した状態における、位相比較部４４により算出された位相差を検出する。キャリブレーション部７８は、一例として、クロック信号の位相が安定した状態における、図２に示したカウンタ６４の値を位相差として検出してよい。そして、キャリブレーション部７８は、検出した位相差に対応する調整部３０の調整量を、取得部２６における調整信号とクロック信号との位相差を所定値とする調整量として、算出する。

以上に代えて、キャリブレーション部７８は、一例として、調整部３０の調整量を順次に変化させながら、取得部２６に入力される調整信号とクロック信号との位相差を検出してもよい。この場合、キャリブレーション部７８は、検出した位相差が予め定められた位相差となった場合における調整量を、取得部２６における調整信号とクロック信号との位相差を所定値とする調整量として検出する。

書込部８０は、キャリブレーション部７８により検出された調整量を、試験条件設定部７２により設定された試験条件に対応させて設定メモリ３４に書き込む。書込部８０は、一例として、設定された試験条件に対応するアドレス位置に、キャリブレーション部７８により検出された調整量を上書きしてよい。

図６は、第１変形例に係る試験装置１０のキャリブレーション時の処理フローを示す。キャリブレーション時において、まず、試験条件設定部７２は、試験条件毎に、ステップＳ１００２〜Ｓ１００４の処理を実行する（Ｓ１００１、Ｓ１００５）。試験条件設定部７２は、一例として、出力信号のレベルおよび周波数の組み合わせ毎に、ステップＳ１００２〜Ｓ１００４の処理を実行してよい。

ステップＳ１００２において、試験条件設定部７２は、試験条件を設定する。試験条件設定部７２は、一例として、出力信号のレベルおよび周波数の組み合わせを設定してよい。

次に、ステップＳ１００３において、キャリブレーション部７８は、ステップＳ１００２において設定された試験条件の下での調整量を検出する。より具体的には、キャリブレーション部７８は、ステップＳ１００２において設定された試験条件に対応する調整信号を調整信号発生部７４により発生させ、クロック再生部２４および取得部２６に供給する。そして、キャリブレーション部７８は、取得部２６における調整信号とクロック信号との位相差を所定値とする調整量を検出する。

次に、ステップＳ１００４において、書込部８０は、ステップＳ１００３において検出された調整量を、ステップＳ１００２において設定された試験条件に対応させて、設定メモリ３４に書き込む。書込部８０は、一例として、ステップＳ１００３において検出された調整量を、ステップＳ１００２において設定されたレベルおよび周波数の組に対応させて設定メモリ３４に書き込んでよい。

そして、設定メモリ３４に書き込まなければならない全ての試験条件のそれぞれについて、ステップＳ１００２から１００４までの処理を終えると、キャリブレーション処理を終了する（Ｓ１００５）。以上の処理を実行することにより、変形例に係る試験装置１０によれば、試験条件毎に、取得部２６における出力信号とクロック信号との位相差を所定値とする調整量を、検出することができる。

また、試験装置１０は、試験対象となる被試験回路と共に同一の電子デバイスに設けられた試験回路であってもよい。当該試験回路は、電子デバイスのＢＩＳＴ回路等として実現され、被試験回路を試験することにより電子デバイスの診断等を行う。これにより、当該試験回路は、被試験回路となる回路が、電子デバイスが本来目的とする通常動作を行うことができるかどうかをチェックすることができる。

また、試験装置１０は、試験対象となる被試験回路と同一のボード又は同一の装置内に設けられた試験回路であってもよい。このような試験回路も、上述したように被試験回路が本来目的とする通常動作を行うことができるかどうかをチェックすることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (5)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスから出力された出力信号からクロック信号を再生するクロック再生部と、
   前記クロック信号に応じたタイミングにおいて前記出力信号を取得する取得部と、
   前記取得部に入力される前記出力信号と前記クロック信号との位相差を、与えられた調整量に応じて調整する調整部と、
   前記取得部における前記出力信号と前記クロック信号との位相差の前記調整量を、複数の試験条件のそれぞれに対応して記憶する設定メモリと、
   前記設定メモリに記憶された前記調整量に基づき、前記被試験デバイスを試験する試験条件に応じた前記調整量を前記調整部に与える設定部と
   を備える試験装置。
2. 前記出力信号のレベルおよびクロック周波数の少なくとも一方を、前記試験条件として取得する試験条件取得部を更に備え、
   前記設定メモリは、前記出力信号のレベルおよびクロック周波数の少なくとも一方の各値に対応して、前記調整量を記憶し、
   前記設定部は、前記試験条件取得部により取得された前記試験条件に応じた前記調整量を前記調整部に与える
   請求項１に記載の試験装置。
3. 前記設定部は、前記設定メモリに記憶された前記調整量を補間して、前記被試験デバイスを試験する試験条件に応じた前記調整量を算出する
   請求項１に記載の試験装置。
4. 試験条件を設定する試験条件設定部と、
   前記試験条件設定部により設定された前記試験条件に応じた調整信号を発生する調整信号発生部と、
   前記出力信号に代えて前記調整信号を前記クロック再生部および前記取得部に与え、前記取得部における前記調整信号と前記クロック信号との位相差を所定値とする前記調整量を検出するキャリブレーション部と、
   前記キャリブレーション部により検出された前記調整量を、前記試験条件設定部により設定された前記試験条件に対応させて前記設定メモリに書き込む書込部と
   を更に備える請求項１に記載の試験装置。
5. 前記調整部は、与えられた調整量に応じて前記クロック信号を遅延する遅延素子を有し、
   前記クロック再生部は、
   当該試験装置の基準クロックの位相に対して指定値分ずれた位相を有する前記クロック信号を発生するＰＬＬ部と、
   前記遅延素子により遅延されたクロック信号と前記出力信号との位相差を検出し、検出した前記位相差に応じた前記指定値を前記ＰＬＬ部に与える位相比較部と
   を有する
   請求項１に記載の試験装置。

Images