JP2007317016A - インタフェース回路及びメモリ制御装置 - Google Patents
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Abstract
【課題】ループバックテスト時に、実スピード動作における遅延故障検出のテストを実現するメモリ制御装置の提供。
【解決手段】出力側回路に、ノーマルモード位相シフト量制御回路２３とテストモード位相シフト量制御回路２５と、これら２つの位相シフト量制御回路の出力を選択するセレクタ２７と、可変遅延回路６を備え、入力回路側にノーマルモード位相シフト量制御回路２４とテストモード位相シフト量制御回路２６と、これら２つの位相シフト量制御回路の出力を選択するセレクタ２８と、可変遅延回路１５を備え、ループバックしてリードデータ取り込み回路１９でラッチされたリードデータ２１とライトデータ２０との期待値照合を行う比較回路２２と、入力データのサンプリングタイミングが１エッジ分遅れた場合の期待値照合を行う第２の比較回路１００を備えている。
【選択図】図１
【解決手段】出力側回路に、ノーマルモード位相シフト量制御回路２３とテストモード位相シフト量制御回路２５と、これら２つの位相シフト量制御回路の出力を選択するセレクタ２７と、可変遅延回路６を備え、入力回路側にノーマルモード位相シフト量制御回路２４とテストモード位相シフト量制御回路２６と、これら２つの位相シフト量制御回路の出力を選択するセレクタ２８と、可変遅延回路１５を備え、ループバックしてリードデータ取り込み回路１９でラッチされたリードデータ２１とライトデータ２０との期待値照合を行う比較回路２２と、入力データのサンプリングタイミングが１エッジ分遅れた場合の期待値照合を行う第２の比較回路１００を備えている。
【選択図】図１
Description
本発明は半導体装置に関し、信号の位相シフトを行う可変遅延回路を含むメモリ制御装置、特に、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）制御装置のループバックテストに好適なインタフェース回路に関する。
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ 制御装置（コントローラ）は、近年の市場においては、５３３ＭＨｚや６６６ＭＨｚといったデータレートでの高速メモリアクセスが要求されており、その設計において様々な高速化の工夫が望まれている。
さらに、そのＤＤＲ ＳＤＲＡＭ制御装置のテスト手法においても、遅延故障を含めた故障を検出するために、実際の周波数での高速動作によるテストが必須とされており、主として、テスタの対応周波数域に依存しないループバックテスト方法が用いられる。制御装置のループバックテストにおいては、テスト時に、制御装置にメモリ（ＤＤＲ ＳＤＲＡＭ）を接続せず、制御装置内において送信用データを受信側へ戻し、受信データを期待値データ（送信用データ）と比較することで、高速テスタを必要とせず、高速転送レートでのテストを実現する。
ＤＤＲ ＳＤＲＡＭへのライトアクセスにおいては、図１２（Ａ）に示すように、データ（ＤＱ）１とデータ・ストローブ（ＤＱＳ）２間のセットアップ規格（ｔＤＳ）及びホールド規格（ｔＤＨ）が定められているため、制御装置側では、それらの位相差をメモリクロック周期の９０°程度確保してＤＤＲ ＳＤＲＡＭ側へ供給するための位相シフト回路（可変遅延回路）を実装する場合がある。なお、セットアップ時間は、ラッチ回路等において、クロックの有効エッジ（この場合、データ・ストローブの立ち上がりエッジ）以前にデータを安定させていなければならない最小時間である。ホールド時間は、クロックの有効エッジ以後にデータを保持しなければならない最小時間である。
また、ＤＤＲ ＳＤＲＡＭからのリード・アクセスにおいては、図１２（Ｂ）に示すように、ＤＤＲ ＳＤＲＡＭ側はデータ３とデータ・ストローブ４を同位相で出力する規格となっており、制御装置側でデータ・ストローブ４に対して、９０°程度位相シフトした信号をトリガにしてデータを取り込むため、制御装置側では、位相シフト回路（可変遅延回路）を実装する構成が一般的である（特許文献１参照）。
図１３に、従来のループバックテスト機能をもつＤＤＲ ＳＤＲＡＭ制御装置（コントローラ）の典型的な回路構成の一例を示す。図１３における各構成要素について以下に説明する。図１３において、クロック信号（Ｃｌｏｃｋ）５は、不図示のメモリ（ＤＤＲ ＳＤＲＡＭ）に供給するクロック信号と同じ周期の内部クロック信号である。位相シフト回路を構成する可変遅延回路６は、内部クロック信号（Ｃｌｏｃｋ）５を入力し、内部クロック信号（Ｃｌｏｃｋ）５に対して９０°の位相差を付加して出力する。特に制限されないが、ＤＤＲ ＳＤＲＡＭ制御装置において、可変遅延回路６は、ＭＤＬＬ（Ｍａｓｔｅｒ Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）とＳＤＬＬ（Ｓｌａｖｅ Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）から構成される。ＭＤＬＬは、ノーマルモード位相シフト量制御回路２３から出力された位相シフト量信号（ＯＦＦＳＥＴ（Ｗ））７で示されるシフト度数から、遅延量を判定し、内部クロック信号（Ｃｌｏｃｋ）５の周期に対応した遅延切り替え制御信号を生成する。ＳＤＬＬは、ＭＤＬＬからの遅延切り替え制御信号に従い、内部クロック信号５に遅延を付加して出力する。
位相シフト量信号７は、ノーマルモード（通常動作モード）の時に、可変遅延回路６の位相シフト量を設定するために、ノーマルモード位相シフト量制御回路２３から可変遅延回路６に渡す位相シフト量信号を示す。
ノーマルモード位相シフト量制御回路２３は、ノーマルモード時には、９０°を示す固定値または上位システム（不図示）から設定可能なレジスタ（不図示）から構成される。このレジスタ（不図示）は、ノーマルモード時のシフト度数を保持し、不図示ＣＰＵ等の上位装置等からソフト的に設定可能とされるか最適なシフト度数を導出するキャリブレーション回路（不図示）等の外部回路から設定される。
セレクタ８は、可変遅延回路６の遅延出力と、内部クロック信号５に対し１８０°の位相差をもつ信号を入力とし、入力側回路のテスト時に、可変遅延回路６をバイパスし（内部クロック信号５に対し１８０°の位相差をもつ信号を選択）、データ信号とデータ・ストローブ信号の出力を同位相とする。すなわち、セレクタ８は、ノーマルモード時には、可変遅延回路６からの出力を選択し、入力側回路のループバックテスト時には、内部クロック信号５に対し１８０°の位相差をもつ信号を選択する。ここでは、内部クロック信号５に対し１８０°の位相差をもつ信号を生成するために、一例として、インバータ回路３１により内部クロック信号５の極性を反転させた信号を使用している。
セレクタ８の出力は、データ出力用クロック信号９としてライトデータのサンプリング回路（データ出力回路）１０に供給される。データ出力回路１０は、クロック信号に応答してライトデータをサンプリングするフリップ・フロップＦ／Ｆ１、Ｆ／Ｆ２を含む。フリップ・フロップＦ／Ｆ１、Ｆ／Ｆ２は、それぞれ、データ出力用クロック信号９の立ち上がりエッジと立ち下がりエッジで、ライトデータ（ＰＯＳ）とライトデータ（ＮＥＧ）をサンプルし、Ｆ／Ｆ１、Ｆ／Ｆ２の出力をマルチプレクサ（セレクタ）１０−１で多重し、ライトデータ信号をダブルレートに変換して出力する。すなわち、１クロックサイクル中に２つのライトデータが出力される。マルチプレクサ１０−１は、データ出力用クロック信号９がＨＩＧＨ、ＬＯＷのとき、Ｆ／Ｆ１、Ｆ／Ｆ２の出力をそれぞれ選択出力する。なお、ライトデータ（ＰＯＳ）とライトデータ（ＮＥＧ）は、Ｆ／Ｆ１、Ｆ／Ｆ２において、データ出力用クロック信号９の正転（立ち上がり）エッジと反転（立ち下がり）エッジでそれぞれサンプルされるライトデータを表している。
双方向のインタフェースバッファ１１は、データ信号を出力する出力バッファ１１−１と、データ信号を入力する入力バッファ１１−２を備えている。出力バッファ１１−１は、データ出力回路１０からの信号を、データ入出力端子であるＤＱ外部端子１３に出力する。入力バッファ１１−２はＤＱ外部端子１３からの信号を入力する。ノーマルモードにおいて、データ入力時、出力バッファ１１−１はハイインピーダンス状態(オフ)に設定される。
バッファ１２は、データ・ストローブ信号ＤＱＳの入出力のための双方向インタフェースバッファであり、データ・ストローブ信号を出力する出力バッファ１２−１と、データ・ストローブ信号を入力する入力バッファ１２−２を備えている。
データ・ストローブ信号の出力にあたり、内部クロック信号５に対し１８０°の位相差をもつ信号が出力される。ここでは、内部クロック信号５に対し１８０°の位相差をもつ信号を生成するため、一例として、インバータ回路３２により内部クロック信号（Ｃｌｏｃｋ）５の極性を反転させた信号を使用している。
ＤＱ外部端子１３は双方向のインタフェースバッファ１１に接続される。
データ・ストローブ入出力端子であるＤＱＳ外部端子１４は、双方向のインタフェースバッファ１２に接続される。通常、データ８ビット（ＤＱ［７：０］）に対し、データ・ストローブ（ＤＱＳ）１本が必要とされる。
入力側回路においては、バッファ１２からのデータ・ストローブ信号入力に対し、位相をシフトするための可変遅延回路１５を備えている。
可変遅延回路１５は、ノーマルモード位相シフト量制御回路２４から入力された位相シフト量信号１６で示されるシフト度数から、内部クロックの周期に対応した遅延切り替え制御信号を生成するＭＤＬＬ（Ｍａｓｔｅｒ Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）と、その遅延切り替え制御信号に従い、双方向インタフェースバッファ１２を介して入力されるデータ・ストローブ信号に遅延を付加して出力するＳＤＬＬ（Ｓｌａｖｅ Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を備えている。
位相シフト量信号１６は、ノーマルモード時に、可変遅延回路１５の位相シフト量を設定するために、ノーマルモード位相シフト量制御回路２４から、可変遅延回路１５に渡す位相シフト量信号を示す信号である。
ノーマルモード位相シフト量制御回路２４は、ノーマルモード時には、９０°を示す固定値または上位システム（不図示）から設定可能なレジスタ（不図示）から構成される。このレジスタは、ノーマルモード時のシフト度数を保持し、ＣＰＵ（不図示）等の上位装置等からソフト的に設定可能とされるか、最適なシフト度数を導出するキャリブレーション回路（不図示）等の外部回路から設定される。
セレクタ１７は、可変遅延回路１５の出力と、インタフェースバッファ１２の入力バッファ１２−２からの出力信号とを入力し、出力側回路のテスト時には、可変遅延回路１５をバイパスする。すなわち、セレクタ１７は、ノーマルモード時には、可変遅延回路１５からの出力を選択し、出力回路側のループバックテスト時には、双方向インタフェースバッファ１２の入力バッファ１２−２からの出力信号を選択する。
信号１８は、セレクタ１７で選択されたリードデータ取り込み用のクロック信号である。リードデータ取り込み回路１９は、入力バッファ１１−２からの入力信号であるリードデータを取り込むＦ／Ｆ３、Ｆ／Ｆ４を含む。Ｆ／Ｆ３、Ｆ／Ｆ４は、リードデータ取り込みクロック信号１８の正転エッジ、及び反転エッジに同期してリードデータを取り込む。なお、リードデータ取り込み回路１９は、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）構成とする場合もある。
出力元のライトデータ２０は、ノーマルモード時には、不図示の内部ロジックより与えられるメモリへの書き込みデータであり、ループバックテスト時には、不図示のパタン発生回路（内蔵回路）から与えられる。
リードデータ２１は、リードデータ取り込み回路１９で取り込んだ後のリードデータである。なお、リードデータ（ＰＯＳ）とリードデータ（ＮＥＧ）は、リードデータ取り込み回路１９において、Ｆ／Ｆ３、Ｆ／Ｆ４により、それぞれ、リードデータ取り込みクロック信号１８の正転（立ち上がり）エッジと反転（立ち下がり）エッジでそれぞれサンプルされるリードデータを表している。
比較回路Ａ（２２）は、出力元のライトデータ２０を（期待値）とループバックで取り込んだリードデータ２１との比較（期待値照合）を行う。
＜メモリアクセス動作＞
図１３の従来のループバックテスト機能をもつＤＤＲ ＳＤＲＡＭ制御回路において、不図示のメモリ（ＤＤＲ ＳＤＲＡＭ）へのライトアクセスを行う場合は、内部クロック信号５に対し可変遅延回路６により９０°位相シフトした信号がセレクタ８により選択され、その出力のデータ出力用クロック信号９に従い、データ出力回路１０により、出力元のライトデータ２０がダブル・データ・レートに変換され、インタフェースバッファ１１を介して、データ端子１３へ出力され、メモリ（不図示）側へ送られる。
＜メモリアクセス動作＞
図１３の従来のループバックテスト機能をもつＤＤＲ ＳＤＲＡＭ制御回路において、不図示のメモリ（ＤＤＲ ＳＤＲＡＭ）へのライトアクセスを行う場合は、内部クロック信号５に対し可変遅延回路６により９０°位相シフトした信号がセレクタ８により選択され、その出力のデータ出力用クロック信号９に従い、データ出力回路１０により、出力元のライトデータ２０がダブル・データ・レートに変換され、インタフェースバッファ１１を介して、データ端子１３へ出力され、メモリ（不図示）側へ送られる。
また、内部クロック信号５に対し１８０°位相の異なる信号が、インタフェースバッファ１２の出力バッファ１２−１を介して、データ・ストローブ端子１４へ出力され、メモリ（不図示）側へ送られる。
一方、メモリ（不図示）からのリード・アクセスを行う場合には、データ端子１３から入力されたリードデータは、インタフェースバッファ１１の入力バッファ１１−２を介し、リードデータ取り込み回路１９で取り込まれる。リードデータ取り込みクロック信号１８としては、ＤＱＳ外部端子１４から、インタフェースバッファ１２の入力バッファ１２−２を介して入力されるデータ・ストローブ信号（ＤＤＲ ＳＤＲＡＭから出力される）に対して可変遅延回路１５により９０°位相シフトした信号がセレクタ１７で選択され使用される。
＜ループバックテスト手法＞
ループバックテスト時には、制御装置は、メモリ（ＤＤＲ ＳＤＲＡＭ）（不図示）を接続せずに、出力バッファ１１−１、１２−１からそれぞれ出力された前記データ信号及びデータ・ストローブ信号を折り返しそれぞれ対応する入力バッファ１１−２、１２−２から入力し、制御装置内の出力側回路及び入力側回路のデータ及びデータ・ストローブのパスのテストを、後述のように行う。
ループバックテスト時には、制御装置は、メモリ（ＤＤＲ ＳＤＲＡＭ）（不図示）を接続せずに、出力バッファ１１−１、１２−１からそれぞれ出力された前記データ信号及びデータ・ストローブ信号を折り返しそれぞれ対応する入力バッファ１１−２、１２−２から入力し、制御装置内の出力側回路及び入力側回路のデータ及びデータ・ストローブのパスのテストを、後述のように行う。
ただし、ループバックテストを行う場合に、仮に、メモリアクセスを行う場合と同様に、出力側回路及び入力側回路双方の可変遅延回路６、１５で位相シフトした信号を用いると、リードデータ取り込み回路１９において、データの切り替わりとクロックのタイミングが競合して、正常なデータ取り込みを行うことができない。図１４を参照して説明する。図１４は、出力側回路及び入力側回路双方の可変遅延回路６、１５をバイパスしない場合のループバック動作を示すタイミング波形図である。図１４において、出力側の可変遅延回路６により９０°の位相差を付けられたデータ１２３とデータ・ストローブ１２４がＤＱ外部端子１３、ＤＱＳ外部端子１４にそれぞれ出力されるが、ループバックして入力されたデータ・ストローブ信号は、入力側回路の可変遅延回路１５で９０°位相シフトされる。このため、リードデータ取り込み回路１９において、入力データ１２５の切り替わりと、入力クロック１２６の遷移エッジが同タイミング（矢線Ａ等参照）となる。すなわち、データの切り替わり（Ｄａｔａ０とＤａｔａ１、Ｄａｔａ２とＤａｔａ３）とリードデータ取り込みＦ／Ｆ３の入力クロック信号１２６の立ち上がりエッジが同一タイミングとなる。同様に、データの切り替わり（Ｄａｔａ１とＤａｔａ２）と、リードデータ取り込みＦ／Ｆ４の入力クロック信号の立ち下がりエッジが同一タイミングとなる。図１３のリードデータ取り込み回路１９のＦ／Ｆ３、Ｆ／Ｆ４において、クロックのタイミングが競合して、正常なデータ取り込みを行うことができない。
このため、従来のループバックテスト方法では、出力側回路と入力側回路を別々にテストしていた。すなわち、図１３において、出力側回路のテスト時には、セレクタ１７は、可変遅延回路１５をバイパスし、入力側回路のテスト時には、セレクタ８は可変遅延回路６をバイパスする。以下、出力側回路のテストと入力側回路のテストについて説明する。
＜出力側回路のテスト＞
図１５は、図１３の構成において、出力側回路のテストのタイミング波形を示す図である。図１５を参照すると、出力側回路をテストする場合、通常（ノーマルモード時）のメモリライトアクセス動作と同じように、出力側回路の可変遅延回路６により、データ１２７とデータ・ストローブ１２８の間に９０°の位相差を付加する。出力されたデータ１２７及びデータ・ストローブ１２８は、ＤＱ外部端子１３及びＤＱＳ外部端子１４でループバックし、制御装置内に取り込まれる。入力されたデータ１２７とデータ・ストローブ１２８は、既に９０°の位相差があるため、セレクタ１７では、可変遅延回路１５の出力ではなく、入力バッファ１２−２の出力を選択する。リードデータ取り込み回路１９のクロック１２９としては、可変遅延回路１５をバイパスしたクロック信号をセレクタ１７で選択することで、正常なデータ取り込みを行う。リードデータ取り込み回路１９のＦ／Ｆ３は、クロック１２９の立ち上がりエッジで入力データ（Ｄａｔａ０、Ｄａｔａ２）をサンプルし、Ｆ／Ｆ４は、クロック１２９の立ち下がりエッジで入力データ（Ｄａｔａ１、Ｄａｔａ３）をサンプルする。
図１５は、図１３の構成において、出力側回路のテストのタイミング波形を示す図である。図１５を参照すると、出力側回路をテストする場合、通常（ノーマルモード時）のメモリライトアクセス動作と同じように、出力側回路の可変遅延回路６により、データ１２７とデータ・ストローブ１２８の間に９０°の位相差を付加する。出力されたデータ１２７及びデータ・ストローブ１２８は、ＤＱ外部端子１３及びＤＱＳ外部端子１４でループバックし、制御装置内に取り込まれる。入力されたデータ１２７とデータ・ストローブ１２８は、既に９０°の位相差があるため、セレクタ１７では、可変遅延回路１５の出力ではなく、入力バッファ１２−２の出力を選択する。リードデータ取り込み回路１９のクロック１２９としては、可変遅延回路１５をバイパスしたクロック信号をセレクタ１７で選択することで、正常なデータ取り込みを行う。リードデータ取り込み回路１９のＦ／Ｆ３は、クロック１２９の立ち上がりエッジで入力データ（Ｄａｔａ０、Ｄａｔａ２）をサンプルし、Ｆ／Ｆ４は、クロック１２９の立ち下がりエッジで入力データ（Ｄａｔａ１、Ｄａｔａ３）をサンプルする。
なお、図１３において、出力元のライトデータ２０と、リードデータ取り込み回路１９で取り込んだ後のリードデータ２１の値を、比較回路Ａ（２２）で比較し、一致することを確認することにより、出力側回路のテストが行われる。その際、リードデータ（ＰＯＳ）と、その期待値に対応するライトデータ（ＰＯＳ）が比較され、リードデータ（ＮＥＧ）と、その期待値に対応するライトデータ（ＮＥＧ）が比較される。
＜入力側回路のテスト＞
図１６は、図１３の構成において、入力側回路のテストのタイミング波形を示す図である。図１６を参照すると、入力側回路をテストする場合、通常（ノーマルモード時）のメモリリードアクセス動作と同じように、ＤＱ外部端子１３及びＤＱＳ外部端子１４でのデータ１３０とデータ・ストローブ１３１との間に位相差を設けないようにするため、出力側回路において、セレクタ８は、可変遅延回路６をバイパスする。
図１６は、図１３の構成において、入力側回路のテストのタイミング波形を示す図である。図１６を参照すると、入力側回路をテストする場合、通常（ノーマルモード時）のメモリリードアクセス動作と同じように、ＤＱ外部端子１３及びＤＱＳ外部端子１４でのデータ１３０とデータ・ストローブ１３１との間に位相差を設けないようにするため、出力側回路において、セレクタ８は、可変遅延回路６をバイパスする。
ＤＱ外部端子１３及びＤＱＳ外部端子１４からそれぞれ出力されたデータ１３０及びデータ・ストローブ１３１は、ＤＱ外部端子１３及びＤＱＳ外部端子１４でループバックされ、データ１３０とデータ・ストローブ１３１との間の位相を同一に保ち、制御装置内の入力側回路に取り込まれる。
入力側回路において、通常のメモリリードアクセス動作と同じように、セレクタ１７により、可変遅延回路１５で９０°位相シフトした信号（図１６の１３２）が選択され、リードデータ取り込み回路１９のＦ／Ｆ３、Ｆ／Ｆ４のクロックとして使用される。
なお、図１３において、出力元のライトデータ２０と取り込んだ後のリードデータ２１の値を比較回路Ａ（２２）で比較し、一致することを確認することにより、入力側回路のテストができる。その際、リードデータ（ＰＯＳ）と、その期待値に対応するライトデータ（ＰＯＳ）が比較され、リードデータ（ＮＥＧ）と、その期待値に対応するライトデータ（ＮＥＧ）が比較される。
上述した従来のループバックテスト手法を用いて、実スピードで動作させることにより、出力側回路と入力側回路の可変遅延回路での９０°位相シフト設定における遅延故障を含めた故障検出が可能である。
しかしながら、図１３に示した回路構成においては、ループバックテスト時に、可変遅延回路６、１５をバイパスするために、セレクタ８、１７が挿入されている。このため、ループバックテスト時のほか、ノーマルモード時にも、セレクタ８、１７の伝播遅延時間が、クロックのパスに常に加算されることになる。セレクタの挿入により、パスの遅延増加を招き、設計時のタイミング保障において、負担となる場合がある。また、可変遅延回路の位相シフト量を細かく切り替えた場合の遅延故障が検出できないため、位相切り替え機能をテストするためには、高価な高速なテスタで観測するしかない。
上述したように、従来のループバックテスト回路では、出力側回路のテストを行う場合には、入力側回路の可変遅延回路１５をバイパスする必要があり、入力側回路のテストを行う場合には、出力側回路の可変遅延回路６をバイパスする必要があるため、セレクタ８、セレクタ１７が挿入されており、各クロックの遅延増加に繋がる。すなわち、ノーマルモード時におけるメモリアクセスのタイミング保障の負担となる（第１の課題）。通常のメモリリードアクセスにおいて、リードデータ取り込み回路１９の内部のＦ／Ｆ３、４のセットアップ（Ｓｅｔｕｐ）時間／ホールド（Ｈｏｌｄ）時間のタイミング保障の条件式は、次式（１）、（２）で与えられる。この条件式における［セレクタを含むリードデータ取り込みクロックパス遅延］には、セレクタ１７の遅延分を含む必要があり、この遅延増加分により、遅延ばらつきやデューティ（Ｄｕｔｙ）崩れが増加する可能性があり、リードデータ取り込み回路１９内のＦ／Ｆ３、４のセットアップ時間／ホールド時間の双方のタイミング保障の際に負担となる。
Setup(max) ＜ − tDQSQ(max)
＋ [90°位相シフト分]
− [リードデータ・ストローブのJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
− [リードデータパス遅延] × [データパス遅延の相対ばらつき率]
＋ [セレクタを含むリードクロックパス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(1)
＋ [90°位相シフト分]
− [リードデータ・ストローブのJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
− [リードデータパス遅延] × [データパス遅延の相対ばらつき率]
＋ [セレクタを含むリードクロックパス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(1)
Hold(max) ＜ tQH(min)
＋ [90°位相シフト分]
− [リードデータ・ストローブのJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
＋ [リードデータパス遅延] × [データパス遅延の相対ばらつき率]
− [セレクタを含むリードクロックパス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(2)
＋ [90°位相シフト分]
− [リードデータ・ストローブのJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
＋ [リードデータパス遅延] × [データパス遅延の相対ばらつき率]
− [セレクタを含むリードクロックパス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(2)
ただし、
ｔＤＱＳＱ （ＤＱＳ−ＤＱ ｓｋｅｗ ｆｏｒ ＤＱＳ ａｎｄ ａｓｓｏｃｉａｔｅｄ ＤＱ ｓｉｇｎａｌｓ；ＤＱＳとＤＱの間のスキュー）、
ｔＱＨ （ＤＱ／ＤＱＳ ｏｕｔｐｕｔ ｈｏｌｄ ｔｉｍｅ ｆｒｏｍ ＤＱＳ、データホールド時間）は、ＤＤＲ ＳＤＲＡＭのタイミングスペックである。
ｔＤＱＳＱ （ＤＱＳ−ＤＱ ｓｋｅｗ ｆｏｒ ＤＱＳ ａｎｄ ａｓｓｏｃｉａｔｅｄ ＤＱ ｓｉｇｎａｌｓ；ＤＱＳとＤＱの間のスキュー）、
ｔＱＨ （ＤＱ／ＤＱＳ ｏｕｔｐｕｔ ｈｏｌｄ ｔｉｍｅ ｆｒｏｍ ＤＱＳ、データホールド時間）は、ＤＤＲ ＳＤＲＡＭのタイミングスペックである。
また、通常のメモリライトアクセスにおいて、ＤＤＲ ＳＤＲＡＭには、ｔＤＳ（ＤＱ ａｎｄ ＤＭ ｉｎｐｕｔ ｓｅｔｕｐ ｔｉｍｅ） 及び ｔＤＨ（ＤＱ ａｎｄ ＤＭ ｉｎｐｕｔ ｈｏｌｄ ｔｉｍｅ）というタイミングスペックのパラメータがあるが、これらのタイミングスペック保障の条件は、次式（３）、（４）で与えられる。条件式（３）、（４）における［セレクタを含むライトデータ・ストローブ出力パス遅延］にはセレクタ８の遅延分を含む必要があり、この遅延増加分により遅延ばらつきやＤｕｔｙ崩れが増加する可能性があり、ｔＤＳ及びｔＤＨ双方のタイミング保障の際に負担となることがある。
tDS(max) ＜ [90°位相シフト分]
− [内部クロック信号のJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
− [ライトデータ出力パス遅延] × [データパス遅延の相対ばらつき率]
＋ [セレクタを含むライトデータ・ストローブ出力パス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(3)
− [内部クロック信号のJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
− [ライトデータ出力パス遅延] × [データパス遅延の相対ばらつき率]
＋ [セレクタを含むライトデータ・ストローブ出力パス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(3)
tDH(max) ＜ [90°位相シフト分]
− [内部クロック信号のJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
＋ [ライトデータ出力パス遅延] × [データパス遅延の相対ばらつき率]
− [セレクタを含むライトデータ・ストローブ出力パス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(4)
− [内部クロック信号のJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
＋ [ライトデータ出力パス遅延] × [データパス遅延の相対ばらつき率]
− [セレクタを含むライトデータ・ストローブ出力パス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(4)
上述のように、従来のループバックテストでは、出力側回路のテスト時には、出力側回路の可変遅延回路６は、データ信号とデータ・ストローブ信号が通常動作と同等の９０°に位相差を保つように設定され、入力側回路の可変遅延回路１５はデータ・ストローブの位相シフト量を０°とするように設定される（入力側回路の可変遅延回路１５はパイパスされる）。
また、入力側回路のテスト時には、出力側回路の可変遅延回路６はデータ信号とデータ・ストローブ信号が同一位相になるように切り替えられ（出力側回路の可変遅延回路６はバイパスされ）、入力側回路の可変遅延回路１５は通常動作と同等の９０°に設定される。
しかしながら、かかる従来のループバックテスト手法では、各可変遅延回路６、１５の遅延故障の検出という観点から言うと、位相シフト量が９０°、または、入力側でデータが正常に取り込める、ある固定値の設定においてしか、テストが行われない。このため、該設定における可変遅延回路の遅延故障しか検出できない。従来のループバックテスト手法では、可変遅延回路の包括的な遅延故障の解析が行えず、高速テスタを用いる必要がある(第２の課題)。
ところで、ＤＤＲ ＳＤＲＡＭの制御装置においては、可変遅延回路の位相切り替えは、１ステップの遅延変化が、例えば１０ｐｓ程度のものもあり、従来の手法では、ステップを変えると、遅延が切り替わることや、各ステップで妥当な遅延量であることなどを検出することは困難である。
このため、遅延故障を検出するには、図１７に示すように、外部端子を通じて、高価な高速テスタで遅延変動を計測する必要が生じる。遅延故障の解析は、ＤＱ外部端子１３、ＤＱＳ外部端子１４に対して、データ、データ・ストローブ信号のテストパターンを、テスタのドライバから供給し、その際、テスタ側でパターンの遅延（位相）を調整してタイミングのマージン試験（ＡＣ試験）を行うか、あるいは、ＤＱ外部端子１３、ＤＱＳ外部端子１４からのデータ及びデータ・ストローブ信号をテスタのコンパレータを介して取り込み、テスタでの比較タイミングを振ることでタイミングのマージン試験（ＡＣ試験）を行う。このように、従来のループバックテストでは遅延解析を行うことができず、高速テスタを用いた遅延解析が必要とされる。
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
本発明の１つのアスペクト（側面）に係る回路は、データ信号と、該データ信号のサンプリングのタイミングを規定するデータ・ストローブ信号とを出力する出力側回路と、データ信号及びデータ・ストローブ信号とを入力する入力側回路と、を備え、データ出力と入力における、前記データ信号と前記データ・ストローブ信号間の位相関係がそれぞれ所定の関係とされる規格に準拠するインタフェース回路であって、前記出力側回路が、ノーマルモード時の位相シフト量を規定する第１の位相シフト量信号と、テストモード時の位相シフト量を規定する第２の位相シフト量信号とを入力し、ノーマルモード時には、前記第１の位相シフト量信号を選択し、テストモード時には、前記第２の位相シフト量信号を選択する第１のセレクタと、クロック信号を受け、前記第１のセレクタで選択された位相シフト量信号に応じた遅延を前記クロック信号に付加し、出力データのサンプリング回路にサンプリングクロックとして供給する第１の可変遅延回路と、を備え、前記データ・ストローブ信号は、前記クロック信号を固定量位相シフトした信号が出力される。前記入力側回路は、ノーマルモード時の位相シフト量を規定する第３の位相シフト量信号と、テストモード時の位相シフト量を規定する第４の位相シフト量信号とを入力し、ノーマルモード時には、前記第３の位相シフト量信号を選択し、テストモード時には、前記第４の位相シフト量信号を選択する第２のセレクタと、入力されたデータ・ストローブ信号を受け、前記第２のセレクタで選択された位相シフト量に応じた遅延を前記データ・ストローブ信号に付加し、入力データのサンプリング回路にサンプリングクロック信号として供給する第２の可変遅延回路と、を備えている。
本発明の他のアスペクトに係る回路は、データ信号と、該データ信号のサンプリングのタイミングを規定するデータ・ストローブ信号とを出力する出力側回路と、データ信号及びデータ・ストローブ信号とを入力する入力側回路と、を備え、データ出力と入力における、前記データ信号と前記データ・ストローブ信号間の位相関係がそれぞれ所定の関係とされる規格に準拠するインタフェース回路であって、前記出力側回路が、ノーマルモード時の位相シフト量を規定する第１の位相シフト量信号と、テストモード時の位相シフト量を規定する第２の位相シフト量信号とを入力し、ノーマルモード時には、前記第１の位相シフト量信号を選択し、テストモード時には、前記第２の位相シフト量信号を選択する第１のセレクタと、クロック信号を受け、前記第１のセレクタで選択された位相シフト量信号に応じた遅延を前記クロック信号に付加した信号を、データ・ストローブ信号として出力する第１の可変遅延回路と、を備え、前記データ信号は、前記クロック信号をサンプリングクロックとしてサンプリング回路でサンプルされる。前記入力側回路は、ノーマルモード時の位相シフト量を規定する第３の位相シフト量信号と、テストモード時の位相シフト量を規定する第４の位相シフト量信号とを入力し、ノーマルモード時には、前記第３の位相シフト量信号を選択し、テストモード時には、前記第４の位相シフト量信号を選択する第２のセレクタと、入力されたデータ・ストローブ信号を受け、前記第２のセレクタで選択された位相シフト量に応じた遅延を前記データ・ストローブ信号に付加し、入力データのサンプリング回路にサンプリングクロック信号として供給する第２の可変遅延回路と、を備えている。
本発明において、出力バッファからそれぞれ出力された前記データ信号及びデータ・ストローブ信号を折り返しそれぞれ対応する入力バッファから入力するループバックテスト時に、前記入力側回路でサンプルされた入力データと、前記入力データに対応する出力データを期待値として比較する第１の比較回路と、前記入力データと、前記入力データとはサンプリングタイミングが異なった出力データを期待値として比較する第２の比較回路を備えている。
本発明において、前記出力側回路が、前記第１の位相シフト量信号を出力する第１のノーマルモード位相シフト量制御回路と、前記第２の位相シフト量信号を出力する第１のテストモード位相シフト量制御回路と、を備え、前記入力側回路が、前記第３の位相シフト量信号を出力する第２のノーマルモード位相シフト量制御回路と、前記第４の位相シフト量信号を出力する第２のテストモード位相シフト量制御回路と、を備え、前記第１及び第２のノーマルモード位相シフト量制御回路、前記第１及び第２のテストモード位相シフト量制御回路は、それぞれの位相シフト量を固定又は可変自在に設定記憶するレジスタを備えている。
本発明において、前記第１及び第２の可変遅延回路は、遅延ロックループ回路を含む。
本発明において、前記ループバックテスト時に、前記第１及び第２のセレクタでそれぞれ選択される前記第２及び第４の位相シフト量により遅延量を可変させることで、遅延解析を行う。
本発明の他のアスペクトに係る回路において、データ信号と、該データ信号のサンプリングのタイミングを規定するデータ・ストローブ信号とを出力する出力側回路と、データ信号及びデータ・ストローブ信号とを入力する入力側回路と、を備え、データ出力と入力における、前記データ信号と前記データ・ストローブ信号間の位相関係がそれぞれ所定の関係とされる規格に準拠するインタフェース回路であって、前記出力側回路が、クロック信号を逓倍したクロックでデータ信号をサンプルして出力するサンプリング回路を備え、 前記データ・ストローブ信号は、前記クロック信号を固定量位相シフトした信号が出力され、前記入力側回路が、ノーマルモード時の位相シフト量を規定する第１の位相シフト量信号と、テストモード時の位相シフト量を規定する第２の位相シフト量信号とを入力し、ノーマルモード時には、前記第１の位相シフト量信号を選択し、テストモード時には、前記第２の位相シフト量信号を選択する第１のセレクタと、入力されたデータ・ストローブ信号を受け、前記第１のセレクタで選択された位相シフト量に応じた遅延を前記データ・ストローブ信号に付加した信号を、入力データのサンプリング回路にサンプリングクロック信号として供給する第１の可変遅延回路と、を備えている。
本発明において、前記出力側回路が、ノーマルモード時の位相シフト量を規定する第３の位相シフト量信号と、テストモード時の位相シフト量を規定する第４の位相シフト量信号とを入力し、ノーマルモード時には、前記第３の位相シフト量信号を選択し、テストモード時には、前記第４の位相シフト量信号を選択する第２のセレクタと、前記逓倍クロック信号を受け、前記第２のセレクタで選択された位相シフト量信号に応じた遅延を前記クロック信号に付加した信号を、データ・ストローブ信号として出力する第２の可変遅延回路と、を備えている。
本発明において、出力バッファからそれぞれ出力された前記データ信号及びデータ・ストローブ信号を折り返しそれぞれ対応する入力バッファから入力するループバックテスト時に、前記入力側回路でサンプルされた入力データと、前記入力データに対応する出力データを期待値として比較する第１の比較回路と、前記入力データと、前記入力データとはサンプリングタイミングが異なった出力データを期待値として比較する第２の比較回路を備えている。
本発明によれば、上記インタフェース回路を備えた半導体装置が提供される。
本発明によれば、上記インタフェース回路を備え、クロック同期型メモリとデータ、データ・ストローブ信号の入出力を行うメモリ制御装置が提供される。ノーマルモード時、出力される前記データ信号は、前記メモリへのライトデータ、入力データは前記メモリからのリードデータであり、出力される前記データ・ストローブ信号は、前記メモリへのデータ・ストローブ信号、入力される前記データ・ストローブ信号は、前記メモリからのデータ・ストローブ信号であり、前記クロック信号は、メモリを駆動するクロックと同一周波数のクロック信号とされ、ループバックテストモード時、前記データ信号の出力端子と入力端子が接続され、データ・ストローブ信号の出力端子と入力端子が接続される。
本発明によれば、従来の回路で用いられていた、可変遅延回路バイパス用のセレクタを不要とし、ノーマルモード時におけるメモリアクセスのタイミング保障の負担が軽減する。また、テスト時においては、実スピード動作における遅延故障検出のテストを実現する。
また、本発明によれば、可変遅延回路の位相シフト機能の遅延故障の検出のために、高速テスタを用いなくても、ループバックテストで可能となる。
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本発明を実施するための最良の一形態は、データ信号と、該データ信号のサンプリングのタイミングを規定するデータ・ストローブ信号とを出力する出力側回路と、データ信号及びデータ・ストローブ信号とを入力する入力側回路と、を備え、データ出力と入力における、前記データ信号と前記データ・ストローブ信号間の位相関係がそれぞれ所定の関係とされる規格に準拠するインタフェース回路であって、前記出力側回路が、ノーマルモード時の位相シフト量を規定する第１の位相シフト量制御回路（２３）からの第１の位相シフト量信号と、テストモード時の位相シフト量を規定する第２の位相シフト量制御回路（２５）からの第２の位相シフト量信号とを入力し、ノーマルモード時には、前記第１の位相シフト量信号を選択し、テストモード時には、前記第２の位相シフト量信号を選択する第１のセレクタ（２７）と、クロック信号を受け、前記第１のセレクタ（２７）で選択された位相シフト量信号（１０１）に応じた遅延を前記クロック信号に付加し、出力データのサンプリング回路（１０）にサンプリングクロックとして供給する第１の可変遅延回路（６）と、を備え、前記データ・ストローブ信号は、前記クロック信号を固定量位相シフトした信号が出力される。本発明において、前記入力側回路が、ノーマルモード時の位相シフト量を規定する第３の位相シフト制御回路（２４）からの第３の位相シフト量信号と、テストモード時の位相シフト量を規定する第４の位相シフト量制御回路（２６）からの第４の位相シフト量信号とを入力し、ノーマルモード時には、前記第３の位相シフト量信号を選択し、テストモード時には、前記第４の位相シフト量信号を選択する第２のセレクタ（２８）と、入力されたデータ・ストローブ信号を受け、前記第２のセレクタ（２８）で選択された位相シフト量信号（１０２）に応じた遅延を前記データ・ストローブ信号に付加し、入力データのサンプリング回路（１９）にサンプリングクロック信号として供給する第２の可変遅延回路（１５）と、を備えている。あるいは、出力データのサンプリング回路（１０）のサンプリングクロックの位相は固定とし、第１の可変遅延回路（６）は、データ・ストローブ信号の位相シフトを可変制御するようにしてもよい。以下、具体的な実施例に即して説明する。
＜実施例１＞
図１は、本発明の第１の実施例の構成を示す図である。図１において、図１３に示した構成要素と同一又は同等の要素には、同一の参照番号が付されている。以下では、本実施例と、図１３の従来の回路構成との相違点について主に説明し、同一要素の説明は、重複を回避するため、適宜省略する。
図１は、本発明の第１の実施例の構成を示す図である。図１において、図１３に示した構成要素と同一又は同等の要素には、同一の参照番号が付されている。以下では、本実施例と、図１３の従来の回路構成との相違点について主に説明し、同一要素の説明は、重複を回避するため、適宜省略する。
図１を参照すると、本発明の第１の実施例は、出力側回路に、ノーマルモード位相シフト量制御回路２３と、テストモード位相シフト量制御回路２５と、セレクタ２７と、セレクタ２７で選択された位相シフト量に応じて内部クロック信号（Ｃｌｏｃｋ）５に遅延を付加した信号を、ライトデータのサンプリング回路１０（Ｆ／Ｆ１、Ｆ／Ｆ２）にサンプリングクロックとして供給する可変遅延回路６を備えている。なお、データ・ストローブ信号としては、内部クロック信号（Ｃｌｏｃｋ）５をインバータ回路３２で反転した信号（１８０°位相シフトした信号）が出力バッファ１２−１に供給される。
また、本発明の第１の実施例は、入力側回路に、ノーマルモード位相シフト量制御回路２４と、テストモード位相シフト量制御回路２６と、セレクタ２８と、セレクタ２８で選択された位相シフト量に応じて、入力されたデータ・ストローブ信号に遅延を付加した信号を、リードデータ取り込み回路１９（Ｆ／Ｆ３、Ｆ／Ｆ４）にサンプリングクロックとして供給する可変遅延回路１５とを備えている。
さらに、本発明の第１の実施例は、出力元のライトデータ２０と、取り込んだリードデータ２１をそのまま照合する比較回路Ａ（２２）に加え、リードデータ取り込みがデータ・ストローブの１エッジ分遅れた場合を想定した期待値比較を行う比較回路Ｂ（１００）を備えている。
なお、テストモード位相シフト量制御回路２５、２６は、テスト時のシフト度数の設定値を保持するレジスタよりなり、このレジスタは、ＤＤＲ ＳＤＲＡＭ 制御装置（コントローラ）の外部端子（不図示）から設定されるか、テスト時に、テスタから直接設定される。一方、ノーマルモード位相シフト量制御回路２３、２４は、ノーマルモード時には、固定値または上位システムより値が設定可能なレジスタから構成される。該レジスタは、ノーマルモード時のシフト度数を保持する。上位装置等からソフト的に設定可能とされるか最適なシフト度数を導出するキャリブレーション回路（不図示）等の外部回路から設定される。特に制限されないが、可変遅延回路６、１５は、位相シフト回路を構成するものであり、ＭＤＬＬ（Ｍａｓｔｅｒ Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）とＳＤＬＬ（Ｓｌａｖｅ Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）から構成される。ＭＤＬＬは、位相シフト量信号で示されるシフト度数から、遅延量を判定し、内部クロック信号（Ｃｌｏｃｋ）５の周期に対応した遅延切り替え制御信号を生成する。ＳＤＬＬは、ＭＤＬＬからの遅延切り替え制御信号に従い、遅延を付加する。可変遅延回路６のＳＤＬＬにおいては、内部クロック信号、可変遅延回路１５のＳＤＬＬにおいては、データ・ストローブ信号ＤＱＳに遅延を付加する。なお、可変遅延回路１５としては、制御信号に基づき位相シフト量が可変できるものであれば、ＤＬＬに制限されるものでなく、クロック周期を測定する遅延回路列と、周期を再現する遅延回路列を備えた同期ミラー遅延回路（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａｙ）等を用いてもよいことは勿論である。
図２（Ａ）は、比較回路Ａ（２２）、図２（Ｂ）は、比較回路Ｂ（１００）の構成を示す図である。図２（Ａ）に示すように、４つのデータを比較する場合、比較回路Ａは、第１ライトデータから第４ライトデータと、第１リードデータから第４リードデータをそれぞれ一致検出回路を構成する排他的論理和（ＥＸＯＲ）回路で比較し、４つの排他的論理和（ＥＸＯＲ）回路の出力の論理和を、比較結果として出力する。４つの排他的論理和（ＥＸＯＲ）回路の１つでも不一致検出時、比較結果として論理１が出力される。なお、比較回路の構成は、図２の構成に限定されるものでないことは勿論である。一致検出回路を構成する排他的否定論理和（ＥＸＮＯＲ）回路で構成してもよい。この場合、論理和回路はＡＮＤ回路で構成され、１つでも不一致検出時、比較結果として論理０が出力される。なお、第１、第２のライトデータ、第１、第２のリードデータに挿入されるフリップ・フロップ（Ｆ／Ｆ）はリタイミングレジスタであり、第１乃至第４のライトデータと、第１乃至第４のリードデータをパラレルに、あるタイミングに同期して一斉に比較するためのタイミング調整を行う。一方、図２（Ｂ）に示すように、比較回路Ｂは、４つのデータを比較する場合、第２のライトデータ、第３のライトデータ、第４のライトデータ、第５ライトデータ（固定値）と、第１リードデータから第４リードデータを比較する回路である。リードデータに対して、ライトデータはデータ・ストローブ信号の１エッジ分（１データサイクル）遅れたデータとされる。
本実施例において、ループバックテスト時には、出力側回路の可変遅延回路６に与える位相シフト量信号として、従来のノーマルモード時の位相シフト量信号７（図１３参照）ではなく、ノーマルモード位相シフト量制御回路２３と、テストモード位相シフト量制御回路２５の出力を、セレクタ２７で選択し、ノーマルモード時とテストモード時で切り替え可能な信号（ＯＦＦＳＥＴ（Ｗ））１０１とする。なお、ノーマルモード位相シフト量制御回路２３は、図１３の従来の回路と同一構成でよいが、テストモード位相シフト量制御回路２５は、後述する評価順の例のように、位相シフト量を細かく変化させたループバックテストを行うための制御が可能なように、テスタ等により、外部から設定可能なレジスタ構成とする。
また、本実施例では、後述する評価方法により、出力側回路の可変遅延回路６をバイパスする必要がない。このため、特性劣化につながる出力側回路の可変遅延回路６をバイパスするセレクタ（図１３の８）が不要となる。
本実施例において、ループバックテスト時には、入力側回路の可変遅延回路１５に与える位相シフト量信号として、従来のノーマルモード時の位相シフト量信号１６（図１３参照）ではなく、ノーマルモード位相シフト量制御回路２４と、テストモード位相シフト量制御回路２６の出力を、セレクタ２８で選択し、ノーマルモード時とテストモード時で切り替え可能な信号（ＯＦＦＳＥＴ（Ｒ））１０２とする。ノーマルモード位相シフト量制御回路２４は、図１３の従来回路と同じ構成でよいが、テストモード位相シフト量制御回路２６は、後述する評価順の例のように位相シフト量を細かく変化させたループバックテストを行うための制御が可能なように、テスタ等により、外部から設定可能なレジスタ構成とする。
本実施例においては、後述する評価方法により、入力側回路の可変遅延回路１５をバイパスする必要がない。このため、特性劣化につながる入力側回路の可変遅延回路１５をバイパスするセレクタ（図１３の１７）が不要となる。
本実施例においては、出力側回路の可変遅延回路６及び入力側回路の可変遅延回路１５の位相シフト量１０１、１０２の設定値をそれぞれ変化させることにより、比較回路Ａ（２２）と比較回路Ｂ（１００）における比較結果として以下の３種のケースが発生する。
＜ケース１＞
図３は、出力側回路の位相シフト量１０１が入力側回路の位相シフト量１０２よりも大きい場合の例として、出力側回路を１３５°、入力側回路を４５°としている。この場合、出力側回路の可変遅延回路６により、ＤＱ外部端子１３とＤＱＳ外部端子１４におけるデータ１０３とデータ・ストローブ１０４との位相差は４５°となる。さらに、ＤＱＳ外部端子のデータ・ストローブ１０４に対し、入力側回路の可変遅延回路１５にて４５°の位相シフトを行うため、リードデータ取り込み回路１９の入力データ１０５とクロック１０６の位相差は９０°となり、正常に取り込みが行われる。したがって、ライトデータ２０として、順に、Ｄａｔａ０、Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３を与えた場合、リードデータ取り込み回路１９で取り込まれるリードデータ２１は、順に、Ｄａｔａ０、Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３となり、比較回路Ａ（２２）は一致し、比較回路Ｂ（１００）は不一致となる。
図３は、出力側回路の位相シフト量１０１が入力側回路の位相シフト量１０２よりも大きい場合の例として、出力側回路を１３５°、入力側回路を４５°としている。この場合、出力側回路の可変遅延回路６により、ＤＱ外部端子１３とＤＱＳ外部端子１４におけるデータ１０３とデータ・ストローブ１０４との位相差は４５°となる。さらに、ＤＱＳ外部端子のデータ・ストローブ１０４に対し、入力側回路の可変遅延回路１５にて４５°の位相シフトを行うため、リードデータ取り込み回路１９の入力データ１０５とクロック１０６の位相差は９０°となり、正常に取り込みが行われる。したがって、ライトデータ２０として、順に、Ｄａｔａ０、Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３を与えた場合、リードデータ取り込み回路１９で取り込まれるリードデータ２１は、順に、Ｄａｔａ０、Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３となり、比較回路Ａ（２２）は一致し、比較回路Ｂ（１００）は不一致となる。
＜ケース２＞
図４は、出力側回路の位相シフト量信号１０１の示す度数が入力側回路の位相シフト量信号１０２の示す度数より小さい場合の例として、出力側回路における可変遅延回路６での位相シフト量を４５°、入力側回路における可変遅延回路１５での位相シフト量を１３５°としている。この場合、出力側回路の可変遅延回路６により、ＤＱ外部端子１３とＤＱＳ外部端子１４におけるデータ１０７とデータ・ストローブ１０８との位相差は１３５°となる。
図４は、出力側回路の位相シフト量信号１０１の示す度数が入力側回路の位相シフト量信号１０２の示す度数より小さい場合の例として、出力側回路における可変遅延回路６での位相シフト量を４５°、入力側回路における可変遅延回路１５での位相シフト量を１３５°としている。この場合、出力側回路の可変遅延回路６により、ＤＱ外部端子１３とＤＱＳ外部端子１４におけるデータ１０７とデータ・ストローブ１０８との位相差は１３５°となる。
さらに、ＤＱＳ外部端子１４のデータ・ストローブ１０８に対し、入力側回路の可変遅延回路１５にて１３５°位相シフトを行うため、リードデータ取り込み回路１９の入力データ１０９とクロック１１０の位相差は２７０°となり、１つずれたデータが、正常に取り込まれる。このため、ライトデータ２０として、順に、Ｄａｔａ０、Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３を出力すると、リードデータ取り込み回路１９で取り込まれるリードデータ２１は、順に、Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３、不定となり、比較回路Ａは不一致となり、比較回路Ｂは一致する。
＜ケース３＞
図５は、出力側回路の位相シフト量信号１０１の示す度数と入力側回路の位相シフト量信号１０２の示す度数が同程度の場合の例として、出力側回路における可変遅延回路６での位相シフト量を９０°、入力側回路可変遅延回路１５での位相シフト量を９０°としている。この場合、出力側回路の可変遅延回路６により、ＤＱ外部端子１３とＤＱＳ外部端子１４におけるデータ１１１とデータ・ストローブ１１２との位相差は９０°となる。さらに、ＤＱＳ外部端子１３のデータ・ストローブ１１２に対し、入力側回路の可変遅延回路１５にて９０°位相シフトを行うため、リードデータ取り込み回路１９の入力データ１１３とクロック１１４の位相差は１８０°となる。データの切り替わりタイミングとクロックのエッジのタイミングに重なりが生じる（競合がおきる）ため、正常なデータが取り込まれない。したがって、比較回路Ａ（２２）、比較回路Ｂ（１００）の双方とも不一致となる。
図５は、出力側回路の位相シフト量信号１０１の示す度数と入力側回路の位相シフト量信号１０２の示す度数が同程度の場合の例として、出力側回路における可変遅延回路６での位相シフト量を９０°、入力側回路可変遅延回路１５での位相シフト量を９０°としている。この場合、出力側回路の可変遅延回路６により、ＤＱ外部端子１３とＤＱＳ外部端子１４におけるデータ１１１とデータ・ストローブ１１２との位相差は９０°となる。さらに、ＤＱＳ外部端子１３のデータ・ストローブ１１２に対し、入力側回路の可変遅延回路１５にて９０°位相シフトを行うため、リードデータ取り込み回路１９の入力データ１１３とクロック１１４の位相差は１８０°となる。データの切り替わりタイミングとクロックのエッジのタイミングに重なりが生じる（競合がおきる）ため、正常なデータが取り込まれない。したがって、比較回路Ａ（２２）、比較回路Ｂ（１００）の双方とも不一致となる。
このように、本実施例によれば、出力側回路及び入力側回路の可変遅延回路６、１５をバイパスするためのセレクタを不要としたことにより、各クロックパスの特性劣化が解消でき、設計時のタイミング保障の負担が軽減され、設計の効率化、性能向上につながる。
すなわち、図１において、出力側回路の可変遅延回路６をバイパスするためのセレクタ(図１３の８)が不要となることにより、ｔＤＳ、ｔＤＨのタイミングスペックの条件式（５）、（６）において、従来手法と異なり、［ライトデータ・ストローブ出力パス遅延］にセレクタ分の遅延付加が不要となるため、その遅延分に伴う遅延ばらつきやＤｕｔｙ崩れが無くなり、ｔＤＳ及びｔＤＨのタイミング保障の負担が軽減される。
tDS(max) ＜ [90°位相シフト分]
− [内部クロック信号のJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
− [ライトデータ出力パス遅延]× [データパス遅延の相対ばらつき率]
＋ [ライトデータ・ストローブ出力パス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(5)
− [内部クロック信号のJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
− [ライトデータ出力パス遅延]× [データパス遅延の相対ばらつき率]
＋ [ライトデータ・ストローブ出力パス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(5)
tDH(max) ＜ [90°位相シフト分]
− [内部クロック信号のJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
＋ [ライトデータ出力パス遅延] × [データパス遅延の相対ばらつき率]
− [ライトデータ・ストローブ出力パス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(6)
− [内部クロック信号のJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
＋ [ライトデータ出力パス遅延] × [データパス遅延の相対ばらつき率]
− [ライトデータ・ストローブ出力パス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(6)
入力側回路において、可変遅延回路１５をバイパスするためのセレクタ（図１３の１７）が不要となることにより、リードデータ取り込み回路１９のＦ／Ｆ３、Ｆ／Ｆ４のＳｅｔｕｐ／Ｈｏｌｄタイミングスペックの条件式（７）、（８）において、従来手法と異なり［リードデータ取り込みクロックパス遅延］にセレクタ分の遅延付加が不要となるため、その遅延分に伴う遅延ばらつきやＤｕｔｙ崩れが無くなり、取り込みＦ／ＦのＳｅｔｕｐ及びＨｏｌｄのタイミング保障の負担が軽減される。
Setup(max) ＜ − tDQSQ(max)
＋ [90°位相シフト分]
− [リードデータ・ストローブのJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
− [リードデータパス遅延] × [データパス遅延の相対ばらつき率]
＋ [リードクロックパス遅延]× [クロックパス遅延の相対ばらつき率]
・・・(7)
＋ [90°位相シフト分]
− [リードデータ・ストローブのJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
− [リードデータパス遅延] × [データパス遅延の相対ばらつき率]
＋ [リードクロックパス遅延]× [クロックパス遅延の相対ばらつき率]
・・・(7)
Hold(max) ＜ tQH(min)
＋ [90°位相シフト分]
− [リードデータ・ストローブのJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
＋ [リードデータパス遅延] × [データパス遅延の相対ばらつき率]
− [リードクロックパス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(8)
＋ [90°位相シフト分]
− [リードデータ・ストローブのJitter及びDuty崩れ]
− [チップ外におけるDQ,DQS間のスキュー要因]
＋ [リードデータパス遅延] × [データパス遅延の相対ばらつき率]
− [リードクロックパス遅延] × [クロックパス遅延の相対ばらつき率]
・・・(8)
上述のように、出力側回路の可変遅延回路６及び入力側回路の可変遅延回路１５の位相シフト量信号１０１、１０２の設定値をそれぞれ変化させることにより、比較回路Ａ（２２）と比較回路Ｂ（１００）における比較結果として、前記３種のケース（ケース１、２、３）が発生するが、その関係は図６に示すようなものとなる。図６において、横軸のリード側ＤＬＬシフト度数は、入力側回路の可変遅延回路１５の位相シフト量である。縦軸のライト側ＤＬＬシフト度数は、出力側回路の可変遅延回路６の位相シフト量である。
図６において、評価順の例１１８や１１９の矢印ように、出力側回路及び入力側回路の位相シフト量信号を、１ステップ単位（１シフト度数）で変化させながら、ケース１（１１５）とケース３（１１７）の境界、ケース２（１１６）とケース３（１１７）の境界が現れることを確認することができれば、各位相シフト量信号の設定可能範囲内において、可変遅延回路６、１５の遅延故障を検出することが可能である。評価順の例１１８では、
ケース１から、入力側回路の可変遅延回路１５の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース３となり、入力側回路の可変遅延回路１５での位相シフト量を同一としたまま、出力側回路の可変遅延回路６の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース１となり、今度は、出力側回路の可変遅延回路６の位相シフト量を同一としたまま入力側回路の可変遅延回路１５の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース３となり、ステップ１と３を交互に遷移する。評価順の例１１９では、ケース２から、入力側回路の可変遅延回路１５の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース２となり、入力側回路の可変遅延回路１５での位相シフト量を同一としたまま、出力側回路の可変遅延回路６の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース３となり、今度は、出力側回路の可変遅延回路６の位相シフト量を同一としたまま入力側回路の可変遅延回路１５の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース２となり、ステップ２と３を交互に遷移する。
ケース１から、入力側回路の可変遅延回路１５の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース３となり、入力側回路の可変遅延回路１５での位相シフト量を同一としたまま、出力側回路の可変遅延回路６の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース１となり、今度は、出力側回路の可変遅延回路６の位相シフト量を同一としたまま入力側回路の可変遅延回路１５の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース３となり、ステップ１と３を交互に遷移する。評価順の例１１９では、ケース２から、入力側回路の可変遅延回路１５の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース２となり、入力側回路の可変遅延回路１５での位相シフト量を同一としたまま、出力側回路の可変遅延回路６の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース３となり、今度は、出力側回路の可変遅延回路６の位相シフト量を同一としたまま入力側回路の可変遅延回路１５の位相シフト量を１ステップ（度数単位１つ分）遅らせると、ケース２となり、ステップ２と３を交互に遷移する。
これは、ケース境界付近において、出力側回路のどの位相シフト量においても、その位相シフト量からの１ステップ単位の変化に伴い、ケースの切り替わりを観測できるようなポイントの存在が期待できるからである。
また、入力側回路のどの位相シフト量においても、その位相シフト量からの１ステップ単位の変化に伴い、ケースの切り替わりを観測できるようなポイントの存在が期待できるからである。
＜実施例２＞
次に、本発明の第２の実施例を説明する。図７は、本発明の第２の実施例の構成を示す図である。図７を参照すると、出力側回路の可変遅延回路６の出力信号が、ライトデータのサンプリング回路（Ｆ／Ｆ）のサンプリングクロックではなく、ライトデータ・ストローブ信号ＤＱＳとして出力される回路構成をもつＤＤＲ ＳＤＲＡＭ制御装置における実施例である。
次に、本発明の第２の実施例を説明する。図７は、本発明の第２の実施例の構成を示す図である。図７を参照すると、出力側回路の可変遅延回路６の出力信号が、ライトデータのサンプリング回路（Ｆ／Ｆ）のサンプリングクロックではなく、ライトデータ・ストローブ信号ＤＱＳとして出力される回路構成をもつＤＤＲ ＳＤＲＡＭ制御装置における実施例である。
本実施例においても、図１の第１の実施例と同様に、出力側回路の可変遅延回路６及び入力側回路の可変遅延回路１５の位相シフト量信号２００、２０１の設定値をそれぞれ変化させることにより、比較回路Ａ（２２）と比較回路Ｂ（１００）における比較結果として３種のケース（ケース１、２、３）が発生する。その関係は、図８のようになる。図８において、横軸のリード側ＤＬＬシフト度数は、入力側回路の可変遅延回路１５の位相シフト量である。縦軸のライト側ＤＬＬシフト度数は、出力側回路の可変遅延回路６の位相シフト量である。
ただし、出力側回路の可変遅延回路５を、ライトデータ出力クロックではなく、データ・ストローブ信号側の出力に持つため、出力側回路の位相シフト量信号２００の示す度数に対するＤＱ外部端子１３とＤＱＳ外部端子１４における位相差は、１８０°から、図１の位相シフト量信号１０１の度数を差し引いたものに相当する。
本実施例においても、図１の第１の実施例と同様に、出力側回路及び入力側回路の可変遅延回路をバイパスする回路が不要となることにより、出力側回路及び入力側回路のクロックパスの特性劣化が解消でき、設計時のタイミング保障の負担が軽減され、その結果、メモリ制御装置、あるいは、メモリシステムの設計の効率化、性能向上に貢献する。
図８において、評価順の例２０５や２０６のように、出力側回路及び入力側回路の位相シフト量信号を１ステップ単位で変化させながら、ケース１（２０２）とケース３（２０４）の境界、及び、ケース２（２０３）とケース３（２０４）の境界が現れることを確認することができれば、各位相シフト量信号の設定可能範囲内の全てにおいて、可変遅延回路の遅延故障を検出することが可能である。
さらに、出力側回路と入力側回路の可変遅延回路の特性が同じものであることを前提とすると、図８の評価順の例２０７のように、出力側回路の位相シフト量信号の設定と入力側回路の位相シフト量信号の設定が同じ値を保ったまま変化させた場合、
・ケース１からケース３へ切り替わる境界の位相シフト量信号の設定値と、
・ケース３からケース２へ切り替わる境界の位相シフト量信号の設定値が、９０°を中心に均等に同じ開きをもつことが確認できれば、９０°設定時の絶対的な遅延量が妥当であることがわかる。
・ケース１からケース３へ切り替わる境界の位相シフト量信号の設定値と、
・ケース３からケース２へ切り替わる境界の位相シフト量信号の設定値が、９０°を中心に均等に同じ開きをもつことが確認できれば、９０°設定時の絶対的な遅延量が妥当であることがわかる。
可変遅延回路をもつメモリ制御装置の構成は、図１の第１の実施例や、図７の第２の実施例の他にもいくつかバリエーションがある。これらのバリエーションに対して、本発明に係るループバックテスト構成を適用することができる。
本発明によれば、可変遅延回路の位相シフト量信号の設定を変化させながらループバックテストを行うことで、同様に、可変遅延回路バイパスのためのセレクタは不要となり、また、可変遅延回路の遅延故障がループバックテストで検出できる。
以下に、可変遅延回路をもつメモリ制御装置のその他の構成例を示すが、それぞれの場合においても、基本的に本発明が応用可能である。
＜実施例３＞
図９は、本発明の第３の実施例の構成を示す図であり、ＤＤＲ２ ＳＤＲＡＭ制御装置に対して、本発明に係るループバックテスト回路を適用した構成例を示す図である。ＤＤＲ２ ＳＤＲＡＭ制御装置では、データ・ストローブが差動信号（ＤＱＳ、ＤＱＳＢ）となるが、本発明を同様に適用することができる。データ・ストローブが差動信号（ＤＱＳ、ＤＱＳＢ）の出力バッファ１２−１’、入力バッファ１２−２’は、差動で信号入力し、シングルエンドで信号出力する差動アンプよりなり、差動データ・ストローブ信号ＤＱＳ、ＤＱＳＢを入出力する端子として、ＤＱＳ外部端子１４−１、ＤＱＳＢ外部端子１４−２を備えている。これ以外の構成は、図１の実施例と同様であるため、説明は省略する。
図９は、本発明の第３の実施例の構成を示す図であり、ＤＤＲ２ ＳＤＲＡＭ制御装置に対して、本発明に係るループバックテスト回路を適用した構成例を示す図である。ＤＤＲ２ ＳＤＲＡＭ制御装置では、データ・ストローブが差動信号（ＤＱＳ、ＤＱＳＢ）となるが、本発明を同様に適用することができる。データ・ストローブが差動信号（ＤＱＳ、ＤＱＳＢ）の出力バッファ１２−１’、入力バッファ１２−２’は、差動で信号入力し、シングルエンドで信号出力する差動アンプよりなり、差動データ・ストローブ信号ＤＱＳ、ＤＱＳＢを入出力する端子として、ＤＱＳ外部端子１４−１、ＤＱＳＢ外部端子１４−２を備えている。これ以外の構成は、図１の実施例と同様であるため、説明は省略する。
＜実施例４＞
図１０は、本発明の第４の実施例の構成を示す図であり、ライトデータのサンプリング回路１０’のフリップフロップＦ／Ｆのサンプリングクロックに、メモリクロック（システムクロック）Ｃｌｏｃｋの２倍周波数（２逓倍）のクロック信号を使用した場合の構成に、本発明を適用した例を示す図である。
図１０は、本発明の第４の実施例の構成を示す図であり、ライトデータのサンプリング回路１０’のフリップフロップＦ／Ｆのサンプリングクロックに、メモリクロック（システムクロック）Ｃｌｏｃｋの２倍周波数（２逓倍）のクロック信号を使用した場合の構成に、本発明を適用した例を示す図である。
図１０を参照すると、ライトデータのサンプリング回路をなすデータ出力回路１０’のフリップフロップＦ／Ｆ１では、サンプリングクロックに、２倍クロック（２倍Ｃｌｏｃｋ）の反転エッジを用いている。Ｆ／Ｆ１は２倍クロックの立ち下がりエッジで、ライトデータをサンプルする。これにより、９０°位相シフトを実現できるため、出力側回路の可変遅延回路は、通常不要である。なお、図１０において、２倍Ｃｌｏｃｋを入力するフリップフロップＦ／Ｆ１のデータ端子に供給されるライトデータは、ライトデータ（ＰＯＳ）とライトデータ（ＮＥＧ）を、２倍Ｃｌｏｃｋで駆動して、データ出力回路１０’に供給する構成としたものである。図１０において、データ・ストローブ信号は、２倍クロックの１／２周波数の内部クロック信号（Ｃｌｏｃｋ）をインバータ（ＮＡＮＤ回路の一方の入力をＨＩＧＨ）で反転した信号（１８０°位相シフト）がバッファ１２−１に供給されＤＱＳ外部端子１４から出力される。入力側回路は、内部クロック信号（Ｃｌｏｃｋ）で駆動され、図１の第１の実施例と同一構成とされる。比較回路Ａ（２２）、比較回路Ｂ（１００）における、期待値（ライトデータ）との比較照合は、前記第１の実施例と同様に行われる。この場合も、入力側回路の位相シフト量信号の設定を変化させ、比較回路Ａ（２２）、比較回路Ｂ（１００）の結果を確認することで、本発明のテスト手法が適用可能である。
＜実施例５＞
図１１は、本発明の第５の実施例の構成を示す図である。本実施例は、図１０の構成において、出力側回路に、ノーマルモード位相シフト量制御回路２３、テストモード位相シフト量制御回路２５、セレクタ２７、可変遅延回路６を備え、２倍クロックの位相をシフト制御する構成としたものである。すなわち、ライトデータのサンプリング回路１０’のＦ／Ｆ１のサンプリングクロックとして、メモリクロックとしても用いられる内部クロック信号（Ｃｌｏｃｋ）の２倍周波数の内部クロック信号を使用している。Ｆ／Ｆ１のクロックに２倍周波数クロックの反転エッジを用いており、９０°位相シフトするため、出力側回路の可変遅延回路は、図１０に示したように、不要であるが、２倍周波数クロックの１８０°前後の位相シフト及び遅延微調整を行うために、可変遅延回路６を用いている。
図１１は、本発明の第５の実施例の構成を示す図である。本実施例は、図１０の構成において、出力側回路に、ノーマルモード位相シフト量制御回路２３、テストモード位相シフト量制御回路２５、セレクタ２７、可変遅延回路６を備え、２倍クロックの位相をシフト制御する構成としたものである。すなわち、ライトデータのサンプリング回路１０’のＦ／Ｆ１のサンプリングクロックとして、メモリクロックとしても用いられる内部クロック信号（Ｃｌｏｃｋ）の２倍周波数の内部クロック信号を使用している。Ｆ／Ｆ１のクロックに２倍周波数クロックの反転エッジを用いており、９０°位相シフトするため、出力側回路の可変遅延回路は、図１０に示したように、不要であるが、２倍周波数クロックの１８０°前後の位相シフト及び遅延微調整を行うために、可変遅延回路６を用いている。
上記した各実施例の作用効果を説明する。
メモリアクセスのタイミング保障の負担が軽減する。
可変遅延回路の位相シフト機能の遅延故障の検出がループバックテストでも可能となる。
なお、ＤＤＲ ＳＤＲＡＭ制御装置の構成に準じて、データ信号とデータ・ストローブ信号はＩ／Ｏコモン端子から入力、出力する構成とされているが、本発明は、データ信号とデータ・ストローブ信号とが、データ出力端子、入力端子が分離している構成についても適用可能であることは勿論である。また、ＤＤＲ ＳＤＲＡＭ等では、メモリ駆動用のクロックは差動クロック信号として供給されるが、本発明は、かかる構成に制限されるものでなく、メモリ駆動用のクロックをシングルエンドで出力する構成にも適用されることは勿論である。メモリへ供給されるクロックをシングルエンドで伝送する場合、該クロックはメモリ制御装置の内部クロック信号と同相である場合のほか、逆相で出力される場合もある。さらに、用途に応じては、内部クロック信号を逓倍したクロックを分周したクロックを用いて、メモリを駆動してもよい。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１、３ データ
２、４ データ・ストローブ
５ クロック信号
６ 可変遅延回路
７ 位相シフト量信号
８ セレクタ
９ クロック信号
１０、１０’ データ出力回路（ライトデータのサンプリング回路）
１０−１ マルチプレクサ
１１ インタフェースバッファ
１１−１ 出力バッファ
１１−２ 入力バッファ
１２ インタフェースバッファ
１２−１、１２−１’ 出力バッファ
１２−２、１２−２’ 入力バッファ
１３ ＤＱ外部端子（データ入出力端子）
１４ ＤＱＳ外部端子（データ・ストローブ入出力端子）
１４−１ ＤＱＳ外部端子
１４−２ ＤＱＳＢ外部端子
１５ 可変遅延回路
１６ 位相シフト量信号
１７ セレクタ
１８ リードデータ取り込みクロック信号
１９ リードデータ取り込み回路
２０ ライトデータ
２１ リードデータ
２２ 比較回路Ａ
２３、２４ ノーマルモード位相シフト量制御回路
２５、２６ テストモード位相シフト量制御回路
２７、２８ セレクタ
３１、３２ インバータ回路
１００ 比較回路Ｂ
１０１、１０２、２００、２０１ 位相シフト量信号
１０３、１０７、１１１ データ
１０４、１０８、１１２ データ・ストローブ
１０５、１０９、１１３ リードデータ取り込みＦ／Ｆの入力データ
１０６、１１０、１１４ リードデータ取り込みＦ／Ｆのクロック
１１５、２０２ ケース１
１１６、２０３ ケース２
１１７、２０４ ケース３
１１８、１１９、２０５、２０６、２０７ 評価順
１２３、１２７、１３０ データ
１２４、１２８、１３１ データ・ストローブ
１２５ リードデータ取り込みＦ／Ｆの入力データ
１２６、１２９、１３２ リードデータ取り込みＦ／Ｆの入力クロック
２、４ データ・ストローブ
５ クロック信号
６ 可変遅延回路
７ 位相シフト量信号
８ セレクタ
９ クロック信号
１０、１０’ データ出力回路（ライトデータのサンプリング回路）
１０−１ マルチプレクサ
１１ インタフェースバッファ
１１−１ 出力バッファ
１１−２ 入力バッファ
１２ インタフェースバッファ
１２−１、１２−１’ 出力バッファ
１２−２、１２−２’ 入力バッファ
１３ ＤＱ外部端子（データ入出力端子）
１４ ＤＱＳ外部端子（データ・ストローブ入出力端子）
１４−１ ＤＱＳ外部端子
１４−２ ＤＱＳＢ外部端子
１５ 可変遅延回路
１６ 位相シフト量信号
１７ セレクタ
１８ リードデータ取り込みクロック信号
１９ リードデータ取り込み回路
２０ ライトデータ
２１ リードデータ
２２ 比較回路Ａ
２３、２４ ノーマルモード位相シフト量制御回路
２５、２６ テストモード位相シフト量制御回路
２７、２８ セレクタ
３１、３２ インバータ回路
１００ 比較回路Ｂ
１０１、１０２、２００、２０１ 位相シフト量信号
１０３、１０７、１１１ データ
１０４、１０８、１１２ データ・ストローブ
１０５、１０９、１１３ リードデータ取り込みＦ／Ｆの入力データ
１０６、１１０、１１４ リードデータ取り込みＦ／Ｆのクロック
１１５、２０２ ケース１
１１６、２０３ ケース２
１１７、２０４ ケース３
１１８、１１９、２０５、２０６、２０７ 評価順
１２３、１２７、１３０ データ
１２４、１２８、１３１ データ・ストローブ
１２５ リードデータ取り込みＦ／Ｆの入力データ
１２６、１２９、１３２ リードデータ取り込みＦ／Ｆの入力クロック
Claims (12)
- データ信号と、該データ信号のサンプリングのタイミングを規定するデータ・ストローブ信号とを出力する出力側回路と、
データ信号及びデータ・ストローブ信号とを入力する入力側回路と、
を備え、
データ出力と入力における、前記データ信号と前記データ・ストローブ信号間の位相関係がそれぞれ所定の関係とされる規格に準拠するインタフェース回路であって、
前記出力側回路が、
ノーマルモード時の位相シフト量を規定する第１の位相シフト量信号と、テストモード時の位相シフト量を規定する第２の位相シフト量信号とを入力し、ノーマルモード時には、前記第１の位相シフト量信号を選択し、テストモード時には、前記第２の位相シフト量信号を選択する第１のセレクタと、
クロック信号を受け、前記第１のセレクタで選択された位相シフト量信号に応じた遅延を前記クロック信号に付加し、出力データのサンプリング回路にサンプリングクロックとして供給する第１の可変遅延回路と、
を備え、
前記データ・ストローブ信号は、前記クロック信号を固定量位相シフトした信号が出力され、
前記入力側回路が、
ノーマルモード時の位相シフト量を規定する第３の位相シフト量信号と、テストモード時の位相シフト量を規定する第４の位相シフト量信号とを入力し、ノーマルモード時には、前記第３の位相シフト量信号を選択し、テストモード時には、前記第４の位相シフト量信号を選択する第２のセレクタと、
入力されたデータ・ストローブ信号を受け、前記第２のセレクタで選択された位相シフト量に応じた遅延を前記データ・ストローブ信号に付加し、入力データのサンプリング回路にサンプリングクロック信号として供給する第２の可変遅延回路と、
を備えている、ことを特徴とするインタフェース回路。 - データ信号と、該データ信号のサンプリングのタイミングを規定するデータ・ストローブ信号とを出力する出力側回路と、
データ信号及びデータ・ストローブ信号とを入力する入力側回路と、
を備え、
データ出力と入力における、前記データ信号と前記データ・ストローブ信号間の位相関係がそれぞれ所定の関係とされる規格に準拠するインタフェース回路であって、
前記出力側回路が、
ノーマルモード時の位相シフト量を規定する第１の位相シフト量信号と、テストモード時の位相シフト量を規定する第２の位相シフト量信号とを入力し、ノーマルモード時には、前記第１の位相シフト量信号を選択し、テストモード時には、前記第２の位相シフト量信号を選択する第１のセレクタと、
クロック信号を受け、前記第１のセレクタで選択された位相シフト量信号に応じた遅延を前記クロック信号に付加した信号を、データ・ストローブ信号として出力する第１の可変遅延回路と、
を備え、
前記データ信号は、前記クロック信号をサンプリングクロックとしてサンプリング回路でサンプルされ、
前記入力側回路が、
ノーマルモード時の位相シフト量を規定する第３の位相シフト量信号と、テストモード時の位相シフト量を規定する第４の位相シフト量信号とを入力し、ノーマルモード時には、前記第３の位相シフト量信号を選択し、テストモード時には、前記第４の位相シフト量信号を選択する第２のセレクタと、
入力されたデータ・ストローブ信号を受け、前記第２のセレクタで選択された位相シフト量に応じた遅延を前記データ・ストローブ信号に付加し、入力データのサンプリング回路にサンプリングクロック信号として供給する第２の可変遅延回路と、
を備えている、ことを特徴とするインタフェース回路。 - 出力バッファからそれぞれ出力された前記データ信号及びデータ・ストローブ信号を折り返しそれぞれ対応する入力バッファから入力するループバックテスト時に、前記入力側回路でサンプルされた入力データと、前記入力データに対応する出力データを期待値として比較する第１の比較回路と、前記入力データと、前記入力データとはサンプリングタイミングが異なった出力データを期待値として比較する第２の比較回路を備えている、ことを特徴とする請求項１又は２記載のインタフェース回路。
- 前記出力側回路が、前記第１の位相シフト量信号を出力する第１のノーマルモード位相シフト量制御回路と、前記第２の位相シフト量信号を出力する第１のテストモード位相シフト量制御回路と、
を備え、
前記入力側回路が、前記第３の位相シフト量信号を出力する第２のノーマルモード位相シフト量制御回路と、前記第４の位相シフト量信号を出力する第２のテストモード位相シフト量制御回路と、を備え、
前記第１及び第２のノーマルモード位相シフト量制御回路、前記第１及び第２のテストモード位相シフト量制御回路は、それぞれの位相シフト量を固定又は可変自在に設定記憶するレジスタを含む、ことを特徴とする請求項１又は２記載のインタフェース回路。 - 前記第１及び第２の可変遅延回路は、遅延ロックループ回路を含む、ことを特徴とする請求項１又は２記載のインタフェース回路。
- 前記ループバックテスト時に、前記第１及び第２のセレクタでそれぞれ選択される前記第２及び第４の位相シフト量により遅延量を可変させることで、遅延解析を行う、ことを特徴とする請求項３記載のインタフェース回路。
- データ信号と、該データ信号のサンプリングのタイミングを規定するデータ・ストローブ信号とを出力する出力側回路と、
データ信号及びデータ・ストローブ信号とを入力する入力側回路と、
を備え、
データ出力と入力における、前記データ信号と前記データ・ストローブ信号間の位相関係がそれぞれ所定の関係とされる規格に準拠するインタフェース回路であって、
前記出力側回路が、
クロック信号を逓倍したクロックでデータ信号をサンプルして出力するサンプリング回路を備え、
前記データ・ストローブ信号は、前記クロック信号を固定量位相シフトした信号が出力され、
前記入力側回路が、
ノーマルモード時の位相シフト量を規定する第１の位相シフト量信号と、テストモード時の位相シフト量を規定する第２の位相シフト量信号とを入力し、ノーマルモード時には、前記第１の位相シフト量信号を選択し、テストモード時には、前記第２の位相シフト量信号を選択する第１のセレクタと、入力されたデータ・ストローブ信号を受け、前記第１のセレクタで選択された位相シフト量に応じた遅延を前記データ・ストローブ信号に付加した信号を、入力データのサンプリング回路にサンプリングクロック信号として供給する第１の可変遅延回路を備えている、ことを特徴とするインタフェース回路。 - 前記出力側回路が、
ノーマルモード時の位相シフト量を規定する第３の位相シフト量信号と、テストモード時の位相シフト量を規定する第４の位相シフト量信号とを入力し、ノーマルモード時には、前記第３の位相シフト量信号を選択し、テストモード時には、前記第４の位相シフト量信号を選択する第２のセレクタと、
前記逓倍クロック信号を受け、前記第２のセレクタで選択された位相シフト量信号に応じた遅延を前記クロック信号に付加した信号を、データ・ストローブ信号として出力する第２の可変遅延回路と、
を備えている、ことを特徴とする請求項７記載のインタフェース回路。 - 出力バッファからそれぞれ出力された前記データ信号及びデータ・ストローブ信号を折り返しそれぞれ対応する入力バッファから入力するループバックテスト時に、前記入力側回路でサンプルされた入力データと、前記入力データに対応する出力データを期待値として比較する第１の比較回路と、前記入力データと、前記入力データとはサンプリングタイミングが異なった出力データを期待値として比較する第２の比較回路を備えている、ことを特徴とする請求項７又は８記載のインタフェース回路。
- 請求項１乃至９のいずれか一記載のインタフェース回路を備えた半導体装置。
- 請求項１乃至９のいずれか一記載のインタフェース回路を備え、
クロック同期型メモリとデータ、データ・ストローブ信号の入出力を行うメモリ制御装置。 - ノーマルモード時、出力される前記データ信号は、前記メモリへのライトデータ、入力データは前記メモリからのリードデータであり、出力される前記データ・ストローブ信号は、前記メモリへのデータ・ストローブ信号、入力される前記データ・ストローブ信号は、前記メモリからのデータ・ストローブ信号であり、
前記クロック信号は、メモリを駆動するクロックと同一周波数のクロック信号であり、
ループバックテストモード時、前記データ信号の出力端子と入力端子が接続され、データ・ストローブ信号の出力端子と入力端子が接続される、ことを特徴とする請求項１１記載のメモリ制御装置。
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| Application Number | Priority Date | Filing Date | Title |
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| US11/802,846 US7567073B2 (en) | 2006-05-26 | 2007-05-25 | Interface circuit and memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2007317016A true JP2007317016A (ja) | 2007-12-06 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006147094A Active JP4878215B2 (ja) | 2006-05-26 | 2006-05-26 | インタフェース回路及びメモリ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7567073B2 (ja) |
| JP (1) | JP4878215B2 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20070291830A1 (en) | 2007-12-20 |
| JP4878215B2 (ja) | 2012-02-15 |
| US7567073B2 (en) | 2009-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090213 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111122 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111125 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4878215 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |