JP2006085650A - 情報処理回路および情報処理方法 - Google Patents

Abstract

【課題】遅延を適切に補償して容易にデータ読み出しのタイミング調整を行うことが可能な情報処理回路を提供する。
【解決手段】情報処理回路は、メモリ制御ＬＳＩ１とＤＤＲ−ＳＤＲＡＭ２とを備える。メモリ制御ＬＳＩ１から取得されるクロック信号ＣＫ，ＸＣＫの一部が、配線１０２ａを介して、ＤＤＲ−ＳＤＲＡＭ２に入力されずにメモリ制御ＬＳＩ１に引き戻される。引き戻し経路に配設された入力バッファ１１２およびＤＬＬ遅延回路１１３によって引き戻しクロック信号に与えられる遅延（ａ’＋ｂ’＋ｃ’＋ｄ’またはｅ’）により、メモリ制御ＬＳＩ１に入力されるデータストローブ信号ＤＱＳに与えられる遅延（ａ＋ｂ＋ｃ＋ｄまたはｅ）が補償される。
【選択図】 図１

Description

この発明は、パーソナルコンピュータ、ワークステーション等の情報処理回路に関し、特に、ＤＬＬ（Delay Locked Loop）回路を備えるとともにメモリとしてＤＤＲ−ＳＤＲＡＭ（Double Date Rate - Synchronous Dynamic Random Access Memory）を備えた情報処理回路ならびに該回路における情報処理方法に関する。

ＤＲＡＭを含む半導体メモリでは、データの大容量化が求められるとともに、データ転送速度の向上が求められている。データ転送速度の高速化が図られたＤＲＡＭの１つに、ＤＤＲ−ＳＤＲＡＭが挙げられる。ＤＤＲ−ＳＤＲＡＭでは、クロックの立ち上がりエッジと立ち下がりエッジの両方に同期してデータ転送が可能であるため、従来のＳＤＲＡＭの２倍以上のデータスループットを実現することが可能となる。

また、高周波の駆動クロック信号に対応した高速処理を可能とするＤＲＡＭの構成として、ＤＲＡＭに入力される前の駆動クロック信号を引き戻し、この駆動クロック信号をデータの取り出しタイミング信号として利用する構成のものがある（例えば、特許文献１参照。）。

図３は、従来のＤＤＲ−ＳＤＲＡＭを備えた情報処理回路の構成を示す模式図である。また、図４は、図３の情報処理回路のデータ読み出し動作における各信号のタイミングチャートである。まず、図３に示すように、情報処理回路は、ＤＤＲ−ＳＤＲＡＭ３０２から構成されたメモリと、該ＤＤＲ−ＳＤＲＡＭ３０２のデータ入出力を制御するメモリ制御ＬＳ３０１とを主たる構成要素として備える。

かかる構成の情報処理回路では、データ読み出し時に、メモリ制御ＬＳＩ３０１の内部クロック信号生成部３１１で内部クロック信号が生成される。図４（ａ）は、内部クロック信号のタイミングチャートである。続いて、図３に示すように、この内部クロック信号が、配線３１７を介して出力バッファ３１８に入力される。出力バッファ３１８に入力された内部クロック信号は、出力バッファ３１８により予め定められた時間遅延され、その後、駆動信号たるクロック信号ＣＫ，ＸＣＫとして、ＤＤＲ−ＳＤＲＡＭ３０２に入力される。

図４（ｂ）は、ＤＤＲ−ＳＤＲＡＭ３０２に入力されるクロック信号ＣＫ，ＸＣＫのタイミングチャートである。図４（ｂ）に示すように、このクロック信号ＣＫ，ＸＣＫは差動クロック信号である。クロック信号ＣＫ，ＸＣＫは、出力バッファ３１８により遅延（以下、これを第１の遅延ｈと呼ぶ）が与えられるので、内部クロック信号に対して、第１の遅延ｈの分だけ位相がずれる。ここでは、信号の立ち上がり部の中央を基準点とし、信号間で基準点を比較することにより遅延が求められる。

図３に示すように、ＤＤＲ−ＳＤＲＡＭ３０２は、ここではクロック信号ＣＫの立ち上がりエッジに同期して、データ信号ＤＱを配線３２２ａを介して出力する。この時、データ信号ＤＱと同じタイミングで、データストローブ信号ＤＱＳが配線３２０ａを介して出力される。図４（ｃ）は、ＤＤＲ−ＳＤＲＡＭ３０２から出力されるデータストローブ信号ＤＱＳのタイミングチャートであり、図４（ｄ）は、ＤＤＲ−ＳＤＲＡＭ３０２から出力されるデータ信号ＤＱのタイミングチャートである。

図４（ｃ）および図４（ｄ）に示すように、データストローブ信号ＤＱＳとデータ信号ＤＱには、回路構成（例えば、配線３１７，３２０ａの長さや配設位置等）に起因して生じる遅延（すなわち、外部遅延）が与えられる。ここでは、データストローブ信号ＤＱＳおよびデータ信号ＤＱに与えられる外部遅延を、第２の遅延ｉと呼ぶ。それにより、図４（ｂ）に示すクロック信号よりも、第２の遅延ｉの分だけ位相がずれる。

図３に示すように、ＤＤＲ−ＳＤＲＡＭ３０２から出力されて入力バッファ３２３に入力されたデータ信号ＤＱは、入力バッファ３２３により予め定められた時間遅延される。その後、メモリ制御ＬＳＩ３０１の１段目のフリップフロップ３１３に入力されるとともに、配線３２２ａから分岐した配線３２２ｂを介して１段目のフリップフロップ３１４に入力される。

一方、図３に示すように、ＤＤＲ−ＳＤＲＡＭ３０２から出力されて入力バッファ３１９に入力されたデータストローブ信号ＤＱＳは、入力バッファ３１９により予め定められた時間遅延された後、ＤＬＬ遅延回路３２１に入力される。図４（ｅ）は、ＤＬＬ遅延回路３２１に入力されるデータストローブ信号ＤＱＳのタイミングチャートである。図４（ｅ）に示すように、ＤＬＬ遅延回路３２１に入力されるデータストローブ信号ＤＱＳには、入力バッファ３１９により、第３の遅延ｊが与えられる。それにより、図４（ｃ）に示すＤＤＲ−ＳＤＲＡＭ３０２から出力されたデータストローブ信号ＤＱＳよりも、第３の遅延ｊの分だけ位相がずれる。

図３に示すように、ＤＬＬ遅延回路３２１では、データストローブ信号ＤＱＳの位相を９０°および２７０°遅らせた信号（以下、これを９０°遅延データストローブ信号および２７０°遅延データストローブ信号と呼ぶ）が生成される。そして、９０°遅延データストローブ信号は、配線３２０ｂを介して、メモリ制御ＬＳＩ３０１の１段目のフリップフロップ３１３に入力される。図４（ｆ）は、フリップフロップ３１３に入力される９０°遅延データストローブ信号のタイミングチャートである。

図４（ｆ）に示すように、ＤＬＬ遅延回路３２１により与えられる第４の９０°遅延ｋにより、９０°遅延データストローブ信号は、図４（ｅ）に示すＤＬＬ遅延回路３２１に入力されるデータストローブ信号ＤＱＳよりも、第４の９０°遅延ｋの分だけ位相がずれる。このようにして図３のフリップフロップ３１３に入力された９０°遅延データストローブ信号は、クロックとして、データ信号ＤＱのサンプリングに用いられる。

サンプリングされたデータ信号ＤＱは、図３に示すように、さらに２段目のフリップフロップ３１５に入力され、ＬＳＩ内部での処理が可能なように、ここで内部クロックにのせかえられる。図４（ｇ）は、フリップフロップ３１５に入力されるデータ信号ＤＱのタイミングチャートである。図４（ｇ）に示すように、データ信号ＤＱは、クロックとして用いられる９０°遅延データストローブ信号に対応したタイミングでフリップフロップ３１５に入力されて出力され、図３の信号処理部３１２で処理される。

一方、２７０°遅延データストローブ信号は、図３に示すように、配線３２０ｃを介して、メモリ制御ＬＳＩ３０１の１段目のフリップフロップ３１４に入力される。図４（ｈ）は、フリップフロップ３１４に入力される２７０°遅延データストローブ信号のタイミングチャートである。図４（ｈ）に示すように、図３のＤＬＬ遅延回路３２１により与えられる第４の２７０°遅延ｌにより、２７０°遅延データストローブ信号は、図４（ｅ）に示すＤＬＬ遅延回路３２１に入力されるデータストローブ信号ＤＱＳよりも、第４の２７０°遅延ｌの分だけ位相がずれる。このようにして図３のフリップフロップ３１４に入力された２７０°遅延データストローブ信号は、クロックとして、データ信号ＤＱのサンプリングに用いられる。

図３に示すように、サンプリングされたデータ信号ＤＱは、さらに２段目のフリップフロップ３１６に入力され、ＬＳＩ内部での処理が可能なように、ここで内部クロックにのせかえられる。図４（ｉ）は、図３のフリップフロップ３１６に入力されるデータ信号ＤＱのタイミングチャートである。図４（ｉ）に示すように、データ信号ＤＱは、クロックとして用いられる２７０°遅延データストローブ信号に対応したタイミングでフリップフロップ３１６に入力されて出力され、信号処理部３１２で処理される。

一方、図３に示すように、メモリ制御ＬＳＩ３０１で生成された内部クロック信号の一部は、ＤＤＲ−ＳＤＲＡＭ３０２を経ることなく、配線３２９を介して引き戻される（以下、これを引き戻しクロック信号と呼ぶ）。引き戻しクロック信号は、メモリ制御ＬＳＩ３０１において、データ取り込みのためのタイミング信号として利用される。

ここで、かかる構成の情報処理回路では、データ信号ＤＱのサンプリングに用いられるデータストローブ信号ＤＱＳと引き戻しクロック信号との間の遅延を補償するために、メモリ制御ＬＳＩ３０１内に複数段配設されたバッファ３２４〜３２８を用いて、遅延補償が行われる。各バッファ３２４〜３２８の固定遅延量は、図４（ａ）〜（ｉ）に示す第１〜第３の遅延ｈ〜ｊと第４の９０°遅延ｋまたは第４の２７０°遅延ｌとに応じて、それぞれ設定されている。以下に、引き戻しクロック信号とデータストローブ信号ＤＱＳとの間の遅延補償について詳細を説明する。

まず、上記のように、図３のメモリ制御ＬＳＩ３０１のフリップフロップ３１３に入力されたデータストローブ信号ＤＱＳ（図４（ｆ）参照）には、メモリ制御ＬＳＩ３０１から出力された内部クロック信号（図４（ａ）参照）に対して、第１〜第３の遅延ｈ〜ｊと第４の９０°遅延ｋとを合計した分の遅延が与えられている。したがって、データストローブ信号ＤＱＳには、内部クロック信号に対して、（ｈ＋ｉ＋ｊ＋ｋ）の遅延が与えられている。ここで、引き戻しクロック信号は内部クロック信号の一部であることから、引き戻しクロック信号とデータストローブ信号ＤＱＳとの間には、（ｈ＋ｉ＋ｊ＋ｋ）の遅延が与えられていることとなる。

そこで、このような遅延を補償するために、図３のメモリ制御ＬＳＩ３０１の内部には、固定遅延量ｈ’が第１の遅延ｈを補償可能に構成されたバッファ３２４と、固定遅延量ｉ’が第２の遅延ｉを補償可能に構成されたバッファ３２５と、固定遅延量ｊ’が第３の遅延ｊを補償可能に構成されたバッファ３２６と、固定遅延量ｋ’が第４の９０°遅延ｋを補償可能に構成されたバッファ３２７とが、フリップフロップ３１５の前段に順次配設されている。

図４（ｊ）は、図３のフリップフロップ３１５に入力される引き戻しクロック信号のタイミングチャートである。図４（ｊ）に示すように、図３のバッファ３２４〜３２７により、フリップフロップ３１５に入力される引き戻しクロック信号に、（ｈ’＋ｉ’＋ｊ’＋ｋ’）の固定遅延を与えることが可能となる。それによって、データストローブ信号ＤＱＳと引き戻しクロック信号との間の遅延が補償される。

一方、図３のメモリ制御ＬＳＩ３０１のフリップフロップ３１４に入力されたデータストローブ信号（図４（ｈ）参照）には、メモリ制御ＬＳＩ３０１から出力された内部クロック信号（図４（ａ）参照）に対して、第１〜第３の遅延ｈ〜ｊと第４の２７０°遅延ｌとを合計した分の遅延が与えられている。したがって、データストローブ信号ＤＱＳには、内部クロック信号に対して、（ｈ＋ｉ＋ｊ＋ｌ）の遅延が与えられている。ここで、引き戻しクロック信号は内部クロック信号の一部であることから、引き戻しクロック信号とデータストローブ信号ＤＱＳとの間には、（ｈ＋ｉ＋ｊ＋ｌ）の遅延が与えられている。

そこで、このような遅延を補償するために、図３に示すように、メモリ制御ＬＳＩ３０１の内部には、固定遅延量ｌ’が第４の遅延ｌを補償可能に構成されたバッファ３２８がバッファ３２７と並列に配設され、バッファ３２６からの出力された引き戻しクロック信号を遅延させてフリップフロップ３１６に出力可能に構成されている。

図４（ｋ）は、図３のフリップフロップ３１６に入力される引き戻しクロック信号のタイミングチャートである。図４（ｋ）に示すように、バッファ３２４〜３２６，３２８により、フリップフロップ３１６に入力される引き戻しクロック信号に、（ｈ’＋ｉ’＋ｊ’＋ｌ’）の固定遅延を与えることが可能となる。それによって、データストローブ信号ＤＱＳと引き戻しクロック信号との間の遅延が補償される。

特開２００１−２９０６９８号公報

上記のように、情報処理回路では、メモリ制御ＬＳＩ３０１の内部に配設されたバッファ３２４〜３２８により、データストローブ信号ＤＱＳと引き戻しクロック信号との間の遅延が補償されるよう構成されているが、メモリ制御ＬＳＩ３０１の内部に配設されたこれらのバッファ３２４〜３２８と、メモリ制御ＬＳＩ３０１の内部に配設された入力および出力バッファ３１８，３１９，３２３やＤＬＬ遅延回路３２１とでは、メモリ制御ＬＳＩ３０１の内における配設場所が異なるために配設環境が異なり、よって、同一の情報処理回路内であっても、電圧や温度による影響が異なっている。それゆえ、入力および出力バッファ３１８，３１９，３２３やＤＬＬ遅延回路３２１に合わせてバッファ３２４〜３２８の固定遅延量を調整することは困難である。

例えば、回路構成に基づく外部遅延（具体的には図４（ｃ）の第２の遅延ｉ）は、電圧および温度による影響が少ないが、この外部遅延を補償するためにＬＳＩ内部に配設された出力バッファ３２５は、電圧および温度の影響を大きく受ける。それゆえ、データストローブ信号ＤＱＳの第２の遅延ｉに応じてバッファ３２５の遅延ｉ’を予め設定したにもかかわらず、両者の遅延を適切に補償することが困難となる。

また、入力および出力バッファ３１８，３１９，３２３ならびにＤＬＬ遅延回路３２１と、バッファ３２４，３２６〜３２８とでは、電圧および温度の影響が異なるため、バッファ３２５の場合と同様、データストローブ信号ＤＱＳの第１〜第３の遅延ｈ〜ｊおよび第４の９０°遅延ｋまたは第４の２７０°遅延ｌに応じて遅延量ｈ’，ｊ’，ｋ’，ｌ’を予め設定したにもかかわらず、データストローブ信号ＤＱＳと引き戻しクロック信号との間の遅延を適切に補償することは困難である。

さらに、メモリ制御ＬＳＩ３０１の内部に配設されるバッファ３２４〜３２８では、予め設定された値に遅延量が固定された固定遅延であるため、補償可能な遅延量が規定されてしまい、よって、例えば、配線の長さや配置の変更に伴う配線遅延の遅延量変化に対しては、対処が困難となる。このため、回路構成の自由度、例えば、ボード上の配線の自由度等が低くなる。

この発明は、上述した従来技術による問題点を解消するため、遅延を適切に補償して容易にデータ読み出しのタイミング調整を行うことが可能な情報処理回路および情報処理方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる情報処理回路は、入力されたクロック信号に同期して、データ信号と、前記データ信号のタイミングを規定するデータストローブ信号とを出力する記憶部と、前記クロック信号を生成して出力するとともに、前記記憶部から出力された前記データ信号および前記データストローブ信号を少なくとも処理する制御部と、前記制御部から出力された前記クロック信号を前記記憶部に入力する第１の信号経路と、前記記憶部から出力された前記データ信号を前記制御部に入力する第２の信号経路と、前記記憶部から出力された前記データストローブ信号を前記制御部に入力する第３の信号経路と、前記第１の配線から分岐し、前記記憶部に入力される前の前記クロック信号を引き戻して前記制御部に入力する第４の信号経路とを備え、前記第４の信号経路は、前記制御部に入力される前記データストローブ信号と引き戻されて前記制御部に入力されるクロック信号との間の遅延を補償する遅延補償手段を含み、前記制御部は、前記データストローブ信号と前記引き戻されたクロック信号とで規定されるタイミングに応じて、前記データ信号の読み出し処理を行うことを特徴とする。

また、この発明にかかる情報処理方法は、制御部から出力したクロック信号に同期させて記憶部からデータ信号とデータストローブ信号とを出力させ、前記データ信号と前記データストローブ信号とを前記制御部に入力するとともに前記制御部で前記データストローブ信号で規定されるタイミングに応じて前記データ信号の読み出し処理を行う情報処理方法において、前記制御部から出力した前記クロック信号を、前記記憶部に入力される前に引き戻して前記制御部に入力する工程と、前記制御部に入力される前記データストローブ信号と引き戻されて前記制御部に入力されるクロック信号との間の遅延を補償する工程とをさらに含み、前記データストローブ信号と前記引き戻されたクロック信号とで規定されるタイミングに応じて、前記データ信号の読み出し処理を行うことを特徴とする。

これらの発明によれば、制御部に引き戻されたクロック信号をデータ読み出しのタイミングの規定に用い、かつ、この引き戻されたクロック信号とデータストローブ信号との間の遅延が補償されるので、データ読み出しのタイミング調整を容易に行うことが可能な情報処理回路および情報処理方法を実現することが可能となる。

本発明にかかる情報処理回路および情報処理方法によれば、温度や電圧等の配設環境の変化等や配線の長さや配置等の変更にかかわらず、遅延を適切に補償し容易にタイミング調整を行うことが可能な情報処理回路および情報処理方法を実現することが可能となる。また、配線の長さや配置等の変更が可能となり回路構成の自由度が向上するので、情報処理回路の開発期間の短縮や、動作条件の拡大等が可能となる。

以下に添付図面を参照して、この発明にかかる情報処理回路および情報処理方法の好適な実施の形態を詳細に説明する。ここでは、例えば、ＭＰＥＧエンコーダやデコーダに適用される情報処理回路について説明する。

図１は、この発明の実施の形態にかかる情報処理回路の構成を示す模式図である。また、図２は、図１の情報処理回路のデータ読み出し動作における各信号のタイミングチャートである。まず、図１に示すように、情報処理回路は、ＤＤＲ−ＳＤＲＡＭ２から構成されたメモリと、該ＤＤＲ−ＳＤＲＡＭ２のデータ入出力を制御するメモリ制御ＬＳＩ１とを主たる構成要素として備える。

メモリ制御ＬＳＩ１は、内部クロック信号生成部１００と、信号処理部１５と、１段目のフリップフロップ１１，１２と、２段目のフリップフロップ１３，１４と、出力バッファ１１１と、入力バッファ１１２と、ＤＬＬ遅延回路１１３と、入力バッファ１１４と、ＤＬＬ遅延回路１１５と、入力バッファ１１６と、を備える。なお、メモリ制御ＬＳＩ１は、これ以外の構成要素も含んで構成されるが、それらについてはここでは図示を省略する。フリップフロップ１１は配線１０を介してフリップフロップ１３に接続されており、さらにフリップフロップ１３は配線３０を介して信号処理部１５に接続されている。また、フリップフロップ１２は配線２０を介してフリップフロップ１４に接続されており、さらにフリップフロップ１４は配線４０を介して信号処理部１５に接続されている。

メモリ制御部ＬＳＩ１は、内部クロック信号生成部１００で生成した内部クロック信号を出力するための配線１０１を介して、ＤＤＲ−ＳＤＲＡＭ２に接続されている。この配線１０１との接続の途中には、出力バッファ１１１が配設される。また、配線１０１は、配線１０２ａが接続されて分岐している。配線１０２ａは、メモリ制御ＬＳＩ１の入力バッファ１１２が配設されている。メモリ制御ＬＳＩ１では、入力バッファ１１２の下流部に、ＤＬＬ遅延回路１１３が配設されている。ＤＬＬ遅延回路１１３には、出力信号を取り出すための配線１０２ｂおよび配線１０２ｃが接続され、配線１０２ｂは、メモリ制御ＬＳＩ１のフリップフロップ１３に接続され、また、配線１０２ｃはメモリ制御ＬＳＩ１のフリップフロップ１４に接続されている。

ＤＤＲ−ＳＤＲＡＭ２には、データストローブ信号ＤＱＳを出力するための配線１０３ａが接続されるとともに、データ信号ＤＱを出力するための配線１０４ａが接続されている。配線１０３ａは、メモリ制御ＬＳＩ１の入力バッファ１１４に接続されている。そして、メモリ制御ＬＳＩ１では、入力バッファ１１４の下流部に、ＤＬＬ遅延回路１１５が配設されている。このＤＬＬ遅延回路１１５には、出力信号を取り出すための配線１０３ｂおよび配線１０３ｃが接続されている。そして、ＤＬＬ遅延回路１１５は、配線１０３ｂを介してメモリ制御ＬＳＩ１のフリップフロップ１１に接続されるとともに、配線１０３ｃを介してフリップフロップ１２に接続されている。

一方、配線１０４ａは、メモリ制御ＬＳＩ１の入力バッファ１１６に接続されている。そして、メモリ制御ＬＳＩ１では、入力バッファ１１６の下流部に、分岐する配線１０４ｂが接続されている。それにより、ＤＤＲ−ＳＤＲＡＭ２が、配線１０４ａを介してメモリ制御ＬＳＩ１のフリップフロップ１１に接続されるとともに、配線１０４ｂを介してメモリ制御ＬＳＩ１のフリップフロップ１２に接続されている。

かかる構成の情報処理回路においては、メモリ制御ＬＳＩ１が制御部に相当し、ＤＤＲ−ＳＤＲＡＭ２が記憶部に相当し、配線１０１および出力バッファ１１１を含んで第１の信号経路が構成され、配線１０４ａ，１０４ｂおよび入力バッファ１１６を含んで第２の信号経路が構成され、配線１０３ａ〜１０３ｃ、入力バッファ１１４およびＤＬＬ遅延回路１１５を含んで第３の信号経路が構成され、配線１０２ａ〜１０２ｃ、入力バッファ１１２およびＤＬＬ遅延回路１１３を含んで第４の信号経路が構成され、入力バッファ１１２およびＤＬＬ遅延回路１１３を含んで遅延補償手段が構成される。

次に、かかる構成の情報処理回路におけるデータ読み出し動作について説明する。データの読み出し動作の際には、まず、図１に示すように、メモリ制御ＬＳＩ１の内部クロック信号生成部１００において内部クロック信号が生成され、この内部クロック信号が、出力バッファ１１１に入力される。図２（ａ）は、メモリ制御ＬＳＩ１で生成されて出力される内部クロック信号のタイミングチャートである。

図１に示すように、出力された内部クロック信号は、出力バッファ１１１により予め定められた時間遅延され、その後、ＤＤＲ−ＳＤＲＡＭ２の駆動信号たるクロック信号ＣＫ，ＸＣＫとして、ＤＤＲ−ＳＤＲＡＭ２に入力される。図２（ｂ）は、ＤＤＲ−ＳＤＲＡＭ２に入力されるクロック信号ＣＫ，ＸＣＫのタイミングチャートである。

図２（ｂ）に示すように、クロック信号ＣＫ，ＸＣＫは差動クロック信号であり、また、出力バッファ１１１により第１の遅延ａが与えられるので、内部クロック信号（図２（ａ）参照）に対して、第１の遅延ａの分だけ位相がずれる。ここでは、信号の立ち上がり部の中央を基準点とし、信号間で基準点を比較することにより遅延が求められる。

クロック信号ＣＫ，ＸＣＫが入力されると、図１のＤＤＲ−ＳＤＲＡＭ２は、ここではクロック信号ＣＫの立ち上がりエッジに同期して、データ信号ＤＱを配線１０４ａを介して出力する。この時、データ信号ＤＱと同じタイミングで、ＤＤＲ−ＳＤＲＡＭ２からデータストローブ信号ＤＱＳが配線１０３ａを介して出力される。

図２（ｃ）は、図１のＤＤＲ−ＳＤＲＡＭ２から出力されるデータストローブ信号ＤＱＳのタイミングチャートであり、図２（ｄ）は、ＤＤＲ−ＳＤＲＡＭ２から出力されるデータ信号ＤＱのタイミングチャートである。図２（ｃ）および図２（ｄ）に示すように、データストローブ信号ＤＱＳとデータ信号ＤＱとには、回路構成、例えば図１に示すＤＤＲ−ＳＤＲＡＭ２とメモリ制御ＬＳＩ１との配置関係等（より具体的には、配線１０１の長さや配置等）に起因して外部遅延が与えられる。ここでは、データストローブ信号ＤＱＳおよびデータ信号ＤＱに与えられる外部遅延を、第２の遅延ｂと呼ぶ。それにより、データストローブ信号ＤＱＳおよびデータ信号ＤＱは、図２（ｂ）に示すクロック信号よりも、第２の遅延ｂの分だけ位相がずれる。

図１のＤＤＲ−ＳＤＲＡＭ２から出力されたデータ信号ＤＱは、配線１０４ａを介して、まずメモリ制御ＬＳＩ１の入力バッファ１１６に入力され、予め定められた時間遅延される。その後、１段目のフリップフロップ１１に入力されるとともに、配線１０４ａから分岐した配線１０４ｂを介して、フリップフロップ１２に入力される。

一方、ＤＤＲ−ＳＤＲＡＭ２から出力されたデータストローブ信号ＤＱＳは、配線１０３ａを介して、まずメモリ制御ＬＳＩ１の入力バッファ１１４に入力され、予め定められた時間遅延される。その後、ＤＬＬ遅延回路１１５に入力される。図２（ｅ）は、ＤＬＬ遅延回路１１５に入力されるデータストローブ信号ＤＱＳのタイミングチャートである。図２（ｅ）に示すように、ＤＬＬ遅延回路１１５に入力されるデータストローブ信号ＤＱＳには、入力バッファ１１４により第３の遅延ｃが与えられる。それにより、図２（ｃ）に示すＤＤＲ−ＳＤＲＡＭ２から出力されたデータストローブ信号ＤＱＳよりも、第３の遅延ｃの分だけ位相がずれる。

データストローブ信号ＤＱＳが入力された図１のＤＬＬ遅延回路１１５では、データストローブ信号ＤＱＳの位相を９０°遅延させた信号（以下、これを９０°遅延データストローブ信号と呼ぶ）と、データストローブ信号ＤＱＳの位相を２７０°遅延させた信号（以下、これを２７０°遅延データストローブ信号と呼ぶ）が生成される。そして、９０°遅延データストローブ信号は、配線１０３ｂを介して、１段目のフリップフロップ１１に入力される。一方、２７０°遅延データストローブ信号は、配線１０３ｃを介して、１段目のフリップフロップ１２に入力される。

図２（ｆ）は、図１のフリップフロップ１１に入力される９０°遅延データストローブ信号のタイミングチャートである。図２（ｆ）に示すように、図１のＤＬＬ遅延回路１１５により与えられる第４の９０°遅延ｄにより、９０°遅延データストローブ信号は、図２（ｅ）に示すＤＬＬ遅延回路１１５に入力されるデータストローブ信号ＤＱＳよりも、第４の９０°遅延ｄの分だけ位相がずれる。このようにしてフリップフロップ１１に入力された９０°遅延データストローブ信号は、フリップフロップ１１に入力されたデータ信号ＤＱのサンプリングにおけるクロック信号として用いられる。

サンプリングされたデータ信号ＤＱは、図１に示すように、配線１０を介してさらに２段目のフリップフロップ１３に入力され、ＬＳＩ内部での処理が可能なように、ここで内部クロック信号にのせかえられる。図２（ｇ）は、図１のフリップフロップ１３に入力されるデータ信号ＤＱのタイミングチャートである。図２（ｇ）に示すように、データ信号ＤＱは、クロック信号として用いられる９０°遅延データストローブ信号に対応したタイミングで図１に示すようにフリップフロップ１３に入力されて配線３０を介して出力され、信号処理部１５で処理される。

図２（ｈ）は、図１のフリップフロップ１２に入力される２７０°遅延データストローブ信号のタイミングチャートである。図２（ｈ）に示すように、図１のＤＬＬ遅延回路１１５により与えられる第４の２７０°遅延ｅにより、２７０°遅延データストローブ信号は、図２（ｅ）に示すＤＬＬ遅延回路１１５に入力されるデータストローブ信号ＤＱＳよりも、第４の２７０°遅延ｅの分だけ位相がずれる。このようにしてフリップフロップ１２に入力された２７０°遅延データストローブ信号は、図１のフリップフロップ１２に入力されたデータ信号ＤＱのサンプリングにおけるクロック信号として用いられる。

サンプリングされたデータ信号ＤＱは、図１に示すように、配線２０を介してさらに２段目のフリップフロップ１４に入力され、ＬＳＩ内部での処理が可能なように、ここで内部クロック信号にのせかえられる。図２（ｉ）は、フリップフロップ１４に入力されるデータ信号ＤＱのタイミングチャートである。図２（ｉ）に示すように、データ信号ＤＱは、クロック信号として用いられる２７０°遅延データストローブ信号に対応したタイミングで図１に示すようにフリップフロップ１４に入力されて配線４０を介して出力され、信号処理部１５で処理される。

一方、図１に示すように、メモリ制御ＬＳＩ１で生成されるとともに出力バッファ１１１により第１の遅延ａを与えられたクロック信号ＣＫ，ＸＣＫの一部は、ＤＤＲ−ＳＤＲＡＭ２を経ることなく、配線１０２ａを介して、メモリ制御ＬＳＩ１の内部に引き戻される（以下、これを引き戻しクロック信号と呼ぶ）。引き戻しクロック信号は、メモリ制御ＬＳＩ１において、データ取り込みのためのタイミング信号として利用される。

ここで、本実施の形態の情報処理回路では、データ信号ＤＱのサンプリングに用いられるデータストローブ信号ＤＱＳと引き戻しクロック信号との間の遅延補償を行うために、引き戻しクロック信号の信号経路中に遅延補償手段が配設され、この遅延補償手段によって、上記の第１〜第３の遅延ａ〜ｃと第４の９０°遅延ｄまたは第４の２７０°遅延ｅとの補償を実施する。以下に、遅延補償の詳細を説明する。

まず、出力バッファ１１１により第１の遅延ａを与えられたクロック信号ＣＫ，ＸＣＫの一部が、配線１０２ａを介して、ＤＤＲ−ＳＤＲＡＭ２に入力されることなくメモリ制御ＬＳＩ１側に引き戻されて入力バッファ１１２に入力される。図２（ｊ）は、このようにして入力バッファ１１２に入力された引き戻しクロック信号のタイミングチャートである。

図２（ｊ）に示すように、引き戻しクロック信号には、上記のクロック信号ＣＫ，ＸＣＫと同様に図１の出力バッファ１１１で第１の遅延ａが与えられるので、図１のメモリ制御ＬＳＩ１に入力されるデータストローブ信号ＤＱＳと引き戻しクロック信号との間では、第１の遅延ａが補償される。

また、図１の入力バッファ１１２に入力される引き戻しクロック信号には、配線１０１，１０２ａの長さや配置等に起因した外部遅延によって、第２の遅延ｂ’が与えられている。ここで、本実施の形態の情報処理回路では、引き戻しクロック信号に与えられる第２の遅延ｂ’が、ＤＤＲ−ＳＤＲＡＭ２から出力されるデータストローブ信号ＤＱＳに与えられる第２の遅延ｂ（図２（ｃ）参照）を補償可能なように遅延量が予め設定されており、具体的には、遅延量が等しくなるように設定されている。それにより、メモリ制御ＬＳＩ１に入力されるデータストローブ信号ＤＱＳと引き戻しクロック信号との間では、第２の遅延ｂが第２の遅延ｂ’によって補償される。

このように、データストローブ信号ＤＱＳと引き戻しクロック信号との間では、データストローブ信号ＤＱＳにおける第１の遅延ａと第２の遅延ｂとが補償されることから、図２（ｃ）および図２（ｊ）に示すように、入力バッファ１１４に入力されるデータストローブ信号ＤＱＳの位相（図２（ｃ）参照）と、入力バッファ１１２に入力される引き戻しクロック信号の位相（図２（ｊ）参照）とが、一致している。

ここで、外部遅延である引き戻しクロック信号の第２の遅延ｂ’は、その遅延の要因の１つとなる配線１０２ａが、ＤＤＲ−ＳＤＲＡＭ２や配線１０３ａと同様にメモリ制御ＬＳＩ１の外部に配設されていることから、配線１０２ａの配設環境が配線１０３ａの配設環境と同様となる。それゆえ、データストローブ信号ＤＱＳに与えられる第２の遅延ｂの遅延量が温度や電圧等の変化に伴って変化しても、引き戻しクロック信号の第２の遅延ｂ’の遅延量も同様に変化するため、配設環境が変化しても両者の遅延量はほぼ一致する。したがって、データストローブ信号ＤＱＳの第２の遅延ｂは、配設環境の変化にかかわらず、引き戻しクロック信号の第２の遅延ｂ’によって適切に補償される。

また、引き戻しクロック信号の第２の遅延ｂ’は、例えば、配線１０２ａの長さや配置等の回路構成を調整することにより遅延量を調整可能であり、特にここでは、配線１０２ａがメモリ制御ＬＳＩ１の外部に配設されていることから、容易に遅延量を調整することが可能である。したがって、データストローブ信号ＤＱＳの第２の遅延ｂを補償する構成がメモリ制御ＬＳＩ１の内部に設けられている場合に比べて、容易に遅延量の調整を行うことが可能となるとともに、回路構成の自由度が大きくなる。

入力バッファ１１２に入力された引き戻しクロック信号は、図１に示すように、ここで所定時間の遅延を与えられ、さらにＤＬＬ遅延回路１１３に入力される。図２（ｋ）は、ＤＬＬ遅延回路１１３に入力される引き戻しクロック信号のタイミングチャートである。図２（ｋ）に示すように、図１のＤＬＬ遅延回路１１３に入力される引き戻しクロック信号には、図１の入力バッファ１１２により第３の遅延ｃ’が与えられる。それにより、図２（ｊ）に示す引き戻しクロック信号よりも、第３の遅延ｃ’の分だけ位相がずれる。

ここで、図１の入力バッファ１１２は、引き戻しクロック信号に与える第３の遅延ｃ’が、入力バッファ１１４によってデータストローブ信号ＤＱＳに与えられる第３の遅延ｃの遅延量と等しく設定されている。それにより、メモリ制御ＬＳＩに入力されるデータストローブ信号ＤＱＳと引き戻しクロック信号との間では、第３の遅延ｃが第３の遅延ｃ’によって補償される。したがって、図２（ｅ）および図２（ｋ）に示すように、ＤＬＬ遅延回路１１５に入力されるデータストローブ信号ＤＱＳの位相と、ＤＬＬ遅延回路１１３に入力される引き戻しクロック信号の位相とが、一致している。

また、図１に示すように、入力バッファ１１２は、入力バッファ１１４と同様にメモリ制御ＬＳＩ１の内部に配設されていることから、配設環境が入力バッファ１１４の配設環境と同様となる。それゆえ、入力バッファ１１４によってデータストローブ信号ＤＱＳに与えられる第３の遅延ｃの遅延量が温度や電圧等の変化に伴って変化しても、入力バッファ１１２によって与えられる引き戻しクロック信号の第３の遅延ｃ’の遅延量も同様に変化するため、配設環境が変化しても両者の遅延量はほぼ一致する。したがって、データストローブ信号ＤＱＳの第３の遅延ｂは、配設環境の変化にかかわらず、引き戻しクロック信号の第３の遅延ｂ’によって適切に補償される。

図１に示すように、ＤＬＬ遅延回路１１３では、入力された引き戻しクロック信号の位相を９０°遅延させた信号（以下、これを９０°遅延引き戻しクロック信号と呼ぶ）と、該信号の位相を２７０°遅延させた信号（以下、これを２７０°遅延引き戻しクロック信号と呼ぶ）とが生成される。そして、９０°遅延引き戻しクロック信号は、配線１０２ｂを介して、メモリ制御ＬＳＩ１のフリップフロップ１３に入力され、また、２７０°遅延引き戻しクロック信号は、配線１０２ｃを介して、メモリ制御ＬＳＩ１のフリップフロップ１４に入力される。

図２（ｌ）は、図１のフリップフロップ１３に入力される９０°遅延引き戻しクロック信号のタイミングチャートである。図２（ｌ）に示すように、図１のＤＬＬ遅延回路１１３により与えられる第４の９０°遅延ｄ’により、９０°遅延引き戻しクロック信号は、図２（ｋ）に示すＤＬＬ遅延回路１１３に入力される引き戻しクロック信号よりも、第４の９０°遅延ｄ’の分だけ位相がずれる。

一方、図２（ｍ）は、図１のフリップフロップ１４に入力される２７０°遅延引き戻しクロック信号のタイミングチャートである。図２（ｍ）に示すように、図１のＤＬＬ遅延回路１１３により与えられる第４の２７０°遅延ｅ’により、２７０°遅延引き戻しクロック信号は、図２（ｋ）に示すＤＬＬ遅延回路１１３に入力される引き戻しクロック信号よりも、第４の２７０°遅延ｅ’の分だけ位相がずれる。

ここで、図１のＤＬＬ遅延回路１１３により引き戻しクロック信号に与えられる第４の９０°遅延ｄ’の遅延量は、ＤＬＬ遅延回路１１５によりデータストローブ信号ＤＱＳに与えられる第４の９０°遅延ｄの遅延量と同様であることから、メモリ制御ＬＳＩ１に入力されるデータストローブ信号ＤＱＳと引き戻しクロック信号との間では、第４の９０°遅延ｄが第４の９０°遅延ｄ’によって補償される。したがって、図２（ｆ）および図２（ｌ）に示すように、図１のフリップフロップ１１に入力される９０°遅延データストローブ信号の位相（図２（ｆ）参照）と、図１のフリップフロップ１３に入力される９０°遅延引き戻しクロック信号の位相（図２（ｌ）参照）とが、一致している。

また、９０°遅延の場合と同様、メモリ制御ＬＳＩ１に入力されるデータストローブ信号ＤＱＳと引き戻しクロック信号との間では、第４の２７０°遅延ｅが第４の２７０°遅延ｅ’によって補償される。したがって、図２（ｇ）および図２（ｍ）に示すように、図１のフリップフロップ１２に入力される２７０°遅延データストローブ信号の位相（図２（ｇ）参照）と、図１のフリップフロップ１４に入力される２７０°遅延引き戻しクロック信号の位相（図２（ｍ）参照）とが、一致している。

また、図１に示すように、ＤＬＬ遅延回路１１３は、ＤＬＬ遅延回路１１５と同様にメモリ制御ＬＳＩ１の内部に配設されていることから、配設環境がＤＬＬ遅延回路１１５の配設環境と同様となる。それゆえ、ＤＬＬ遅延回路１１５によってデータストローブ信号ＤＱＳに与えられる第４の９０°遅延ｄおよび第４の２７０°遅延ｅの遅延量が温度や電圧等の変化に伴って変化しても、ＤＬＬ遅延回路１１３によって与えられる第４の９０°遅延ｄ’および第４の２７０°遅延ｅ’の遅延量も同様に変化するため、配設環境が変化しても両者の遅延量はほぼ一致する。

したがって、ＤＬＬ遅延回路１１５によってデータストローブ信号ＤＱＳに与えられる第４の９０°遅延ｄは、配設環境の変化にかかわらず、ＤＬＬ遅延回路１１３によって引き戻しクロック信号に与えられる第４の遅延ｄ’によって適切に補償され、また、ＤＬＬ遅延回路１１５によってデータストローブ信号ＤＱＳに与えられる第４の２７０°遅延ｅは、配設環境の変化にかかわらず、ＤＬＬ遅延回路１１３によって引き戻しクロック信号に与えられる第４の遅延ｅ’によって適切に補償される。

上記のようにしてデータ信号ＤＱ、データストローブ信号ＤＱＳおよび引き戻しクロック信号がメモリ制御ＬＳＩ１に入力されると、図１に示すように、メモリ制御ＬＳＩ１では、フリップフロップ１３に入力された引き戻しクロック信号のタイミングに応じてフリップフロップ１３に入力されたデータ信号ＤＱの取り出しが行われ、また、フリップフロップ１４に入力された引き戻しクロック信号のタイミングに応じてフリップフロップ１４に入力されたデータ信号ＤＱの取り出しが行われる。このようにして取り出されたデータ信号ＤＱは、配線３０，４０を介して信号処理部１５に出力されてデータ読み出し処理される。

以上のように、かかる構成の情報処理回路では、データストローブ信号ＤＱＳに第１〜第３の遅延ａ〜ｃと第４の９０°遅延ｄまたは第４の２７０°遅延ｅとが与えられ、また、引き戻しクロック信号に、前述のように、第１〜第３の遅延ａ，ｂ’，ｃ’と第４の９０°遅延ｄ’または第４の２７０°遅延ｅ’とが与えられるよう構成されている。

そして、ここでは、データストローブ信号ＤＱＳに与えられる第１〜第３の遅延ａ〜ｃ、第４の９０°遅延ｄおよび第４の２７０°遅延ｅの各々の遅延量が、引き戻しクロック信号に与えられる第１〜第３の遅延ａ，ｂ’ｃ’、第４の９０°遅延ｄ’および第４の２７０°遅延ｅ’の各々の遅延量と等しいので、データストローブ信号ＤＱＳと引き戻しクロック信号との遅延が補償されており、両信号が同期している。それゆえ、メモリ制御ＬＳＩ１から出力された内部クロック信号のタイミングに応じてデータ読み出しを行うことが可能となり、特に、高速でのデータ読み出しが可能となる。したがって、高速でデータ読み出しが可能な情報処理回路が実現される。

また、かかる構成の情報処理回路では、データストローブ信号ＤＱＳとの間の遅延を補償する遅延補償手段、具体的には、引き戻しクロック信号に第１〜第３の遅延ａ，ｂ’ｃ’と第４の９０°遅延ｄ’または第４の２７０°遅延ｅ’を与える入力バッファ１１２、配線１０２ａ、およびＤＬＬ遅延回路１１３が、データストローブ信号ＤＱＳに第１〜第３の遅延ａ〜ｃと第４の９０°遅延ｄまたは第４の２７０°遅延ｅとを与える構成、具体的には、入力バッファ１１４、配線１０３ａ、およびＤＬＬ遅延回路１１５と、同様の環境下に配設されている。具体的には、入力バッファ１１２と入力バッファ１１４とが同様の環境下に配設され、配線１０２ａと配線１０３ａとが同様の環境下に配設され、ＤＬＬ遅延回路１１３とＤＬＬ遅延回路とが同様の環境下に配設されている。

したがって、配設環境が変化してデータストローブ信号ＤＱＳに与えられる遅延量が変化しても、引出クロック信号の遅延量もこれと同様に変化するので、両者の遅延量がほぼ同様となる。それゆえ、温度や電圧等の遅延量への影響が、データストローブ信号ＤＱＳと引き戻しクロック信号とでほぼ同様となり、よって、データストローブ信号ＤＱＳに応じて、引き戻しクロック信号の遅延量の調整を容易にかつ適切に実施することが可能となる。

また、配線１０２ａがメモリ制御ＬＳＩ１の外部に配設されていることから、容易に遅延量の調整が可能となり、よって、回路構成の自由度が高くなる。それゆえ、情報処理回路の開発期間の短縮や、回路の動作条件拡大等が実現可能となる。

なお、上記においてはメモリがＤＤＲ−ＳＤＲＡＭ２から構成される場合について説明したが、データストローブ信号ＤＱＳが出力される構成であれば、メモリの構成はこれ以外であってもよく、例えばＲＡＭ以外であってもよい。また、上記においては引き戻しクロック信号のための配線１０２ａが出力バッファ１１１よりも下流部で配線１０１に接続されているが、メモリ制御ＬＳＩ１内において出力バッファ１１１の上流部に接続されてもよい。この場合、出力バッファ１１１により与えられる第１の遅延ａを補償する遅延補正手段、例えば配線１０２ａの途中にバッファを配設する構成等が必要となる。

また、上記においては、データストローブ信号ＤＱＳに与えられる第４の９０°遅延ｄおよび第４の２７０°遅延ｅを補償するための構成としてＤＬＬ遅延回路１１３を配設しているが、ＤＬＬ遅延回路１１３の代わりに、バッファ等を配設した構成であってもよい。

（付記１）入力されたクロック信号に同期して、データ信号と、前記データ信号のタイミングを規定するデータストローブ信号とを出力する記憶部と、
前記クロック信号を生成して出力するとともに、前記記憶部から出力された前記データ信号および前記データストローブ信号を少なくとも処理する制御部と、
前記制御部から出力された前記クロック信号を前記記憶部に入力する第１の信号経路と、
前記記憶部から出力された前記データ信号を前記制御部に入力する第２の信号経路と、
前記記憶部から出力された前記データストローブ信号を前記制御部に入力する第３の信号経路と、
前記第１の信号経路から分岐し、前記記憶部に入力される前の前記クロック信号を引き戻して前記制御部に入力する第４の信号経路とを備え、
前記第４の信号経路は、前記制御部に入力される前記データストローブ信号と引き戻されて前記制御部に入力されるクロック信号との間の遅延を補償する遅延補償手段を含み、
前記制御部は、前記データストローブ信号と前記引き戻されたクロック信号とで規定されるタイミングに応じて、前記データ信号の読み出し処理を行うことを特徴とする情報処理回路。

（付記２）前記遅延補償手段が、前記制御部の外部に配設されたことを特徴とする付記１に記載の情報処理回路。

（付記３）前記遅延補償手段が、少なくともＤＬＬ遅延回路を含むことを特徴とする付記１または２に記載の情報処理回路。

（付記４）前記第１の信号経路において、前記制御部から出力される前記クロック信号に所定の第１の遅延を与える出力バッファが、前記第４の信号経路の分岐部よりも上流に配設され、
前記第３の信号経路中に、前記記憶部から出力される前記データストローブ信号に所定の第２の遅延を与える第２の入力バッファと、所定の第３の遅延を与える第１のＤＬＬ遅延回路とが配設され、
前記第４の信号経路中に、前記引き戻されるクロック信号に前記第２の遅延と等しい遅延を与える第３の入力バッファと、前記第３の遅延と等しい遅延を与える第２のＤＬＬ遅延回路とが配設されたことを特徴とする付記１〜３のいずれか一つに記載の情報処理回路。

（付記５）前記第１の信号経路の前記出力バッファから前記第４の信号経路の前記第３の入力バッファに入力されるまでの間に前記引き戻されるクロック信号に与えられる外部遅延が、前記出力バッファから前記記憶部に入力されるまでの間に前記クロック信号に与えられる外部遅延と、前記記憶部から出力された前記データストローブ信号が前記第３の信号経路の前記第２の入力バッファに入力されるまでの間に与えられる外部遅延との和に等しいことを特徴とする付記４に記載の情報処理回路。

（付記６）前記記憶部が、ＤＤＲ−ＳＤＲＡＭを含むことを特徴とする付記１〜５のいずれか一つに記載の情報処理回路。

（付記７）制御部から出力したクロック信号に同期させて記憶部からデータ信号とデータストローブ信号とを出力させ、前記データ信号と前記データストローブ信号とを前記制御部に入力するとともに前記制御部で前記データストローブ信号で規定されるタイミングに応じて前記データ信号の読み出し処理を行う情報処理方法において、
前記制御部から出力した前記クロック信号を、前記記憶部に入力される前に引き戻して前記制御部に入力する工程と、
前記制御部に入力される前記データストローブ信号と引き戻されて前記制御部に入力されるクロック信号との間の遅延を補償する工程とをさらに含み、
前記データストローブ信号と前記引き戻されたクロック信号とで規定されるタイミングに応じて、前記データ信号の読み出し処理を行うことを特徴とする情報処理方法。

以上のように、本発明にかかる情報処理回路および情報処理方法は、データ読み出しのタイミング調整が容易な情報処理回路として有用であり、特に、高速でデータの読み出し可能な情報処理回路として有用である。

本発明の実施の形態にかかる情報処理回路の構成を示す模式図である。 図１の情報処理回路のデータ読み出し動作における各信号のタイミングチャートである。 従来の情報処理回路の構成を示す模式図である。 図３の情報処理回路のデータ読み出し動作における各信号のタイミングチャートである。

符号の説明

１ メモリ制御ＬＳＩ
２ ＤＤＲ−ＳＤＲＡＭ
１１，１２，１３，１４ フリップフロップ
１５ 信号処理部
１００ 内部クロック信号生成部
１０１，１０２ａ〜１０２ｃ，１０３ａ〜１０３ｃ，１０４ａ，１０４ｂ 配線
１１１ 出力バッファ
１１２，１１４，１１６ 入力バッファ
１１３，１１５ ＤＬＬ遅延回路

Claims (5)

1. 入力されたクロック信号に同期して、データ信号と、前記データ信号のタイミングを規定するデータストローブ信号とを出力する記憶部と、
   前記クロック信号を生成して出力するとともに、前記記憶部から出力された前記データ信号および前記データストローブ信号を少なくとも処理する制御部と、
   前記制御部から出力された前記クロック信号を前記記憶部に入力する第１の信号経路と、
   前記記憶部から出力された前記データ信号を前記制御部に入力する第２の信号経路と、
   前記記憶部から出力された前記データストローブ信号を前記制御部に入力する第３の信号経路と、
   前記第１の信号経路から分岐し、前記記憶部に入力される前の前記クロック信号を引き戻して前記制御部に入力する第４の信号経路とを備え、
   前記第４の信号経路は、前記制御部に入力される前記データストローブ信号と引き戻されて前記制御部に入力されるクロック信号との間の遅延を補償する遅延補償手段を含み、
   前記制御部は、前記データストローブ信号と前記引き戻されたクロック信号とで規定されるタイミングに応じて、前記データ信号の読み出し処理を行うことを特徴とする情報処理回路。
2. 前記遅延補償手段が、前記制御部の外部に配設されたことを特徴とする請求項１に記載の情報処理回路。
3. 前記第１の信号経路において、前記制御部から出力される前記クロック信号に所定の第１の遅延を与える出力バッファが、前記第４の信号経路の分岐部よりも上流に配設され、
   前記第３の信号経路中に、前記記憶部から出力される前記データストローブ信号に所定の第２の遅延を与える第２の入力バッファと、所定の第３の遅延を与える第１のＤＬＬ遅延回路とが配設され、
   前記第４の信号経路中に、前記引き戻されるクロック信号に前記第２の遅延と等しい遅延を与える第３の入力バッファと、前記第３の遅延と等しい遅延を与える第２のＤＬＬ遅延回路とが配設されたことを特徴とする請求項１または２に記載の情報処理回路。
4. 前記第１の信号経路の前記出力バッファから前記第４の信号経路の前記第３の入力バッファに入力されるまでの間に前記引き戻されるクロック信号に与えられる外部遅延が、前記出力バッファから前記記憶部に入力されるまでの間に前記クロック信号に与えられる外部遅延と、前記記憶部から出力された前記データストローブ信号が前記第３の信号経路の前記第２の入力バッファに入力されるまでの間に与えられる外部遅延との和に等しいことを特徴とする請求項３に記載の情報処理回路。
5. 制御部から出力したクロック信号に同期させて記憶部からデータ信号とデータストローブ信号とを出力させ、前記データ信号と前記データストローブ信号とを前記制御部に入力するとともに前記制御部で前記データストローブ信号で規定されるタイミングに応じて前記データ信号の読み出し処理を行う情報処理方法において、
   前記制御部から出力した前記クロック信号を、前記記憶部に入力される前に引き戻して前記制御部に入力する工程と、
   前記制御部に入力される前記データストローブ信号と引き戻されて前記制御部に入力されるクロック信号との間の遅延を補償する工程とをさらに含み、
   前記データストローブ信号と前記引き戻されたクロック信号とで規定されるタイミングに応じて、前記データ信号の読み出し処理を行うことを特徴とする情報処理方法。

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