JP2003242021A - シンクロナスｄｒａｍ制御回路 - Google Patents
シンクロナスｄｒａｍ制御回路Info
- Publication number
- JP2003242021A JP2003242021A JP2002039525A JP2002039525A JP2003242021A JP 2003242021 A JP2003242021 A JP 2003242021A JP 2002039525 A JP2002039525 A JP 2002039525A JP 2002039525 A JP2002039525 A JP 2002039525A JP 2003242021 A JP2003242021 A JP 2003242021A
- Authority
- JP
- Japan
- Prior art keywords
- read
- read data
- signal
- clock signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】
【解決手段】 システムクロック信号に同期する読み出
し開始信号を出力する制御シーケンサ１は、信号遅延路
３から上記読み出しクロック信号の一部を受け入れた時
リードデータ一時保持手段４へ、リードデータ格納許可
信号を送出して上記読み出しクロック信号に同期させて
取り込んだリードデータを一時的に保持させると共に上
記システムクロック信号に同期してリードデータを出力
させるべくリードデータ読み出し許可信号を出力する。 【効果】 読み出しクロック信号の遅延時間を短くしよ
うとしてＬＳＩ内部のレイアウトが難しくなったり、あ
るいは、クロック信号の周期を大きくするためにＤＣＬ
Ｋの周波数を下げる等の対策をとる必要が無くなる。
し開始信号を出力する制御シーケンサ１は、信号遅延路
３から上記読み出しクロック信号の一部を受け入れた時
リードデータ一時保持手段４へ、リードデータ格納許可
信号を送出して上記読み出しクロック信号に同期させて
取り込んだリードデータを一時的に保持させると共に上
記システムクロック信号に同期してリードデータを出力
させるべくリードデータ読み出し許可信号を出力する。 【効果】 読み出しクロック信号の遅延時間を短くしよ
うとしてＬＳＩ内部のレイアウトが難しくなったり、あ
るいは、クロック信号の周期を大きくするためにＤＣＬ
Ｋの周波数を下げる等の対策をとる必要が無くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ（ダイナミック・ランダムアクセス・メモリ）の読
み出し動作を制御するシンクロナスＤＲＡＭ制御回路に
関する。
ＡＭ（ダイナミック・ランダムアクセス・メモリ）の読
み出し動作を制御するシンクロナスＤＲＡＭ制御回路に
関する。
【０００２】
【従来の技術】シンクロナスＤＲＡＭ制御回路（以後Ｓ
ＤＲＡＭコントローラと記す）は、自己の制御動作の基
準になるシステムクロック信号（以後ＤＣＬＫと記す）
からシンクロナスＤＲＡＭ（以後ＳＤＲＡＭと記す）の
データ読み出しを制御する読み出しクロック信号（以後
ＳＣＬＫと記す）を生成する。このＳＣＬＫは、ＳＤＲ
ＡＭコントローラ内部とＳＤＲＡＭコントローラが搭載
されているプリント基板上でＴｄ１時間だけＤＣＬＫよ
りも遅延する。この遅延した信号をＳＣＬＫ（１）と定
める。ＳＣＬＫ（１）はＳＤＲＡＭに供給される。
ＤＲＡＭコントローラと記す）は、自己の制御動作の基
準になるシステムクロック信号（以後ＤＣＬＫと記す）
からシンクロナスＤＲＡＭ（以後ＳＤＲＡＭと記す）の
データ読み出しを制御する読み出しクロック信号（以後
ＳＣＬＫと記す）を生成する。このＳＣＬＫは、ＳＤＲ
ＡＭコントローラ内部とＳＤＲＡＭコントローラが搭載
されているプリント基板上でＴｄ１時間だけＤＣＬＫよ
りも遅延する。この遅延した信号をＳＣＬＫ（１）と定
める。ＳＣＬＫ（１）はＳＤＲＡＭに供給される。
【０００３】更に、ＳＤＲＡＭコントローラは、内部バ
スからリード要求を受け入れた時、アドレス／データ／
制御信号を生成してＳＤＲＡＭに供給する。この時ＳＤ
ＲＡＭは、ＳＣＬＫ（１）に同期させてＳＣＬＫ（１）
の１周期分だけリードデータを取り込む。この取り込ん
だリードデータと共にＳＣＬＫ（１）を出力する。以後
このＳＣＬＫ（１）の各周期毎にリードデータが取り込
まれて出力される。
スからリード要求を受け入れた時、アドレス／データ／
制御信号を生成してＳＤＲＡＭに供給する。この時ＳＤ
ＲＡＭは、ＳＣＬＫ（１）に同期させてＳＣＬＫ（１）
の１周期分だけリードデータを取り込む。この取り込ん
だリードデータと共にＳＣＬＫ（１）を出力する。以後
このＳＣＬＫ（１）の各周期毎にリードデータが取り込
まれて出力される。
【０００４】このリードデータは、ＳＤＲＡＭコントロ
ーラ内部とＳＤＲＡＭコントローラが搭載されているプ
リント基板上でＴｄ２時間（Ｔｄ１≒Ｔｄ２）だけ遅延
する。同様にしてＳＤＲＡＭが出力したＳＣＬＫ（１）
もＳＤＲＡＭコントローラ内部とＳＤＲＡＭコントロー
ラが搭載されているプリント基板上でＴｄ２時間（Ｔｄ
１≒Ｔｄ２）だけ遅延する。この信号をＳＣＬＫ（２）
と定める。上記リードデータは、ＳＣＬＫ（２）に同期
してＳＤＲＡＭコントローラに転送される。更に、ＳＣ
ＬＫ（２）からＤＣＬＫにクロック変換される。ＳＤＲ
ＡＭコントローラは、ＳＤＲＡＭに対してリード要求し
た後、所定のクロックサイクル経過後に所定のリードデ
ータが受信できている筈であるとしてデータ信号を内部
バスに向けて送出する。
ーラ内部とＳＤＲＡＭコントローラが搭載されているプ
リント基板上でＴｄ２時間（Ｔｄ１≒Ｔｄ２）だけ遅延
する。同様にしてＳＤＲＡＭが出力したＳＣＬＫ（１）
もＳＤＲＡＭコントローラ内部とＳＤＲＡＭコントロー
ラが搭載されているプリント基板上でＴｄ２時間（Ｔｄ
１≒Ｔｄ２）だけ遅延する。この信号をＳＣＬＫ（２）
と定める。上記リードデータは、ＳＣＬＫ（２）に同期
してＳＤＲＡＭコントローラに転送される。更に、ＳＣ
ＬＫ（２）からＤＣＬＫにクロック変換される。ＳＤＲ
ＡＭコントローラは、ＳＤＲＡＭに対してリード要求し
た後、所定のクロックサイクル経過後に所定のリードデ
ータが受信できている筈であるとしてデータ信号を内部
バスに向けて送出する。
【０００５】
【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には次のような解決すべき課題があった。
ＳＣＬＫ（２）は、上記のようにＤＣＬＫよりもＴｄ１
＋Ｔｄ２時間遅延している。従って、ＳＤＲＡＭコント
ローラがＳＤＲＡＭから上記リードデータとＳＣＬＫ
（２）とを受け入れた時にＳＣＬＫ（２）の隣り合うパ
ルスの周期内に収まっていて確定できたリードデータ
が、クロック信号をＳＣＬＫ（２）からＤＣＬＫに変換
した途端に、上記周期内に収まらなくなり、確定できな
くなる場合が発生していた。
な従来の技術には次のような解決すべき課題があった。
ＳＣＬＫ（２）は、上記のようにＤＣＬＫよりもＴｄ１
＋Ｔｄ２時間遅延している。従って、ＳＤＲＡＭコント
ローラがＳＤＲＡＭから上記リードデータとＳＣＬＫ
（２）とを受け入れた時にＳＣＬＫ（２）の隣り合うパ
ルスの周期内に収まっていて確定できたリードデータ
が、クロック信号をＳＣＬＫ（２）からＤＣＬＫに変換
した途端に、上記周期内に収まらなくなり、確定できな
くなる場合が発生していた。
【０００６】この事態を防止するために、ＳＣＬＫ
（２）のＤＣＬＫに対する遅延時間を短くするか、又
は、クロック信号の周期を大きくすることが求められ
る。その結果、遅延時間を短くしようとしてＬＳＩ内部
のレイアウトが難しくなったり、あるいは、クロック信
号の周期を大きくするためにＤＣＬＫの周波数を下げる
等の対策が求められた。
（２）のＤＣＬＫに対する遅延時間を短くするか、又
は、クロック信号の周期を大きくすることが求められ
る。その結果、遅延時間を短くしようとしてＬＳＩ内部
のレイアウトが難しくなったり、あるいは、クロック信
号の周期を大きくするためにＤＣＬＫの周波数を下げる
等の対策が求められた。
【０００７】
【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉内部バスからＳＤＲＡＭ（ダイナミック・ラ
ンダムアクセス・メモリ）に対するリード要求を受け入
れた時、システムクロック信号に同期する読み出し開始
信号を出力する制御シーケンサと、該制御シーケンサか
ら読み出し開始信号を受け入れた時、上記ＳＤＲＡＭに
向けて読み出しクロック信号の転送を開始する読み出し
動作開始手段と、該読み出し動作開始手段から上記読み
出しクロック信号を受け入れて上記ＳＤＲＡＭに向けて
転送して遅延させると共に該読み出しクロック信号の一
部を更に遅延させて上記制御シーケンサへ転送する信号
遅延路と、上記ＳＤＲＡＭが上記読み出しクロック信号
の各周期毎に取り込んで出力するリードデータを上記信
号遅延路を介して受け入れて一時的に保持するリードデ
ータ一時保持手段とを含み、上記制御シーケンサは、上
記信号遅延路から上記読み出しクロック信号の一部を受
け入れた時上記リードデータ一時保持手段へ、リードデ
ータ格納許可信号を送出して上記読み出しクロック信号
に同期させて取り込んだ上記リードデータを一時的に保
持させると共に上記システムクロック信号に同期してリ
ードデータを出力させるべくリードデータ読み出し許可
信号を出力することを特徴とするシンクロナスＤＲＡＭ
制御回路。
するため次の構成を採用する。 〈構成１〉内部バスからＳＤＲＡＭ（ダイナミック・ラ
ンダムアクセス・メモリ）に対するリード要求を受け入
れた時、システムクロック信号に同期する読み出し開始
信号を出力する制御シーケンサと、該制御シーケンサか
ら読み出し開始信号を受け入れた時、上記ＳＤＲＡＭに
向けて読み出しクロック信号の転送を開始する読み出し
動作開始手段と、該読み出し動作開始手段から上記読み
出しクロック信号を受け入れて上記ＳＤＲＡＭに向けて
転送して遅延させると共に該読み出しクロック信号の一
部を更に遅延させて上記制御シーケンサへ転送する信号
遅延路と、上記ＳＤＲＡＭが上記読み出しクロック信号
の各周期毎に取り込んで出力するリードデータを上記信
号遅延路を介して受け入れて一時的に保持するリードデ
ータ一時保持手段とを含み、上記制御シーケンサは、上
記信号遅延路から上記読み出しクロック信号の一部を受
け入れた時上記リードデータ一時保持手段へ、リードデ
ータ格納許可信号を送出して上記読み出しクロック信号
に同期させて取り込んだ上記リードデータを一時的に保
持させると共に上記システムクロック信号に同期してリ
ードデータを出力させるべくリードデータ読み出し許可
信号を出力することを特徴とするシンクロナスＤＲＡＭ
制御回路。
【０００８】〈構成２〉構成１に記載のシンクロナスＤ
ＲＡＭ制御回路において、上記リードデータ一時保持手
段は、上記リードデータ格納許可信号を受け入れて上記
リードデータをビットデータ毎に記憶する複数個の記憶
部と、上記制御シーケンサから上記リードデータ格納許
可信号を受け入れて上記複数個の記憶部の中から所定の
記憶部を選択して上記ビットデータを格納するビットデ
ータ格納位置選択手段と、上記リードデータ読み出し許
可信号に基づいて上記複数個の記憶部から所定の記憶部
を選択して該記憶部に格納されているビットデータを出
力するビットデータ選択出力手段とを含むことを特徴と
するシンクロナスＤＲＡＭ制御回路。
ＲＡＭ制御回路において、上記リードデータ一時保持手
段は、上記リードデータ格納許可信号を受け入れて上記
リードデータをビットデータ毎に記憶する複数個の記憶
部と、上記制御シーケンサから上記リードデータ格納許
可信号を受け入れて上記複数個の記憶部の中から所定の
記憶部を選択して上記ビットデータを格納するビットデ
ータ格納位置選択手段と、上記リードデータ読み出し許
可信号に基づいて上記複数個の記憶部から所定の記憶部
を選択して該記憶部に格納されているビットデータを出
力するビットデータ選択出力手段とを含むことを特徴と
するシンクロナスＤＲＡＭ制御回路。
【０００９】〈構成３〉構成２に記載のシンクロナスＤ
ＲＡＭ制御回路において、上記複数個の記憶部は、並列
に配置される複数個のフリップフロップ回路を含み、ビ
ットデータ格納位置選択手段は、カウンタとデコーダの
組み合せから成る回路を含み、上記ビットデータ選択出
力手段は、マルチプレクサ回路を含むことを特徴とする
シンクロナスＤＲＡＭ制御回路。
ＲＡＭ制御回路において、上記複数個の記憶部は、並列
に配置される複数個のフリップフロップ回路を含み、ビ
ットデータ格納位置選択手段は、カウンタとデコーダの
組み合せから成る回路を含み、上記ビットデータ選択出
力手段は、マルチプレクサ回路を含むことを特徴とする
シンクロナスＤＲＡＭ制御回路。
【００１０】〈作用〉上記ＳＤＲＡＭから上記読み出し
クロック信号の各周期毎に取り込まれ、上記信号遅延路
で所定の時間遅延されたリードデータを、同一経路を通
って同一時間遅延された読み出しクロック信号のタイミ
ングで一旦上記リードデータ一時保持手段に格納する。
このようにして、リードデータが正確に保持された後
に、上記制御シーケンサが上記システムクロック（ＤＣ
ＬＫ）に同期されたリードデータ読み出し許可信号を送
出するので、上記読み出しクロック信号の各周期毎に取
り込まれたリードデータが不確定になるのを防止するこ
とができる。
クロック信号の各周期毎に取り込まれ、上記信号遅延路
で所定の時間遅延されたリードデータを、同一経路を通
って同一時間遅延された読み出しクロック信号のタイミ
ングで一旦上記リードデータ一時保持手段に格納する。
このようにして、リードデータが正確に保持された後
に、上記制御シーケンサが上記システムクロック（ＤＣ
ＬＫ）に同期されたリードデータ読み出し許可信号を送
出するので、上記読み出しクロック信号の各周期毎に取
り込まれたリードデータが不確定になるのを防止するこ
とができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例１〉図１は、本発明の基本構成を示すブロック
図である。図１より、本発明のシンクロナスＤＲＡＭ制
御回路（ＳＤＲＡＭコントローラ）は、制御シーケンサ
１と、読み出し動作開始手段２と、信号遅延路３と、リ
ードデータ一時保持手段４と、データ信号生成手段５と
を備える。
例を用いて説明する。 〈具体例１〉図１は、本発明の基本構成を示すブロック
図である。図１より、本発明のシンクロナスＤＲＡＭ制
御回路（ＳＤＲＡＭコントローラ）は、制御シーケンサ
１と、読み出し動作開始手段２と、信号遅延路３と、リ
ードデータ一時保持手段４と、データ信号生成手段５と
を備える。
【００１２】図２は、本発明の回路図である。本発明の
一実施例を表している。以下に図１に基づいて、図２を
引用しながら本発明の構成について説明する。
一実施例を表している。以下に図１に基づいて、図２を
引用しながら本発明の構成について説明する。
【００１３】制御シーケンサ１は、内部バス７からリー
ド要求を受け入れた時、読み出し開始信号を出力する部
分である。又、下記信号遅延路３から下記読み出しクロ
ック信号の一部（ＳＣＬＫ（２））を受け入れた時下記
リードデータ一時保持手段４へリードデータ格納許可信
号（ＭＡＣ）を送出して読み込み時のタイミングに合わ
せて、リードデータ（ＲＤ）を一時後記リードデータ一
時保持手段４に格納させる部分である。
ド要求を受け入れた時、読み出し開始信号を出力する部
分である。又、下記信号遅延路３から下記読み出しクロ
ック信号の一部（ＳＣＬＫ（２））を受け入れた時下記
リードデータ一時保持手段４へリードデータ格納許可信
号（ＭＡＣ）を送出して読み込み時のタイミングに合わ
せて、リードデータ（ＲＤ）を一時後記リードデータ一
時保持手段４に格納させる部分である。
【００１４】その後、制御シーケンサ１はリードデータ
読み出し許可信号（ＲＡＣ）を出力してシステムクロッ
ク信号（ＤＣＬＫ）のタイミングでリードデータを転送
させる。システムクロック信号（ＤＣＬＫ）は、クロッ
ク生成ブロック２０（図２）によって生成され供給され
ている。
読み出し許可信号（ＲＡＣ）を出力してシステムクロッ
ク信号（ＤＣＬＫ）のタイミングでリードデータを転送
させる。システムクロック信号（ＤＣＬＫ）は、クロッ
ク生成ブロック２０（図２）によって生成され供給され
ている。
【００１５】読み出し動作開始手段２は、上記制御シー
ケンサ１から読み出し開始信号（ＳＲＳ）を受け入れ
て、読み出しクロック信号（ＳＣＬＫ）の転送を開始す
る部分である。一例としてクロック出力ゲート１１（図
２）がこの役目を果たす。即ち、制御シーケンサ１（図
２）は静止状態でＨ（ハイレベル）をクロック出力ゲー
ト１１（図２）の一方の端子に出力している。従って、
クロック出力ゲート１１（図２）は、他方の端子にシス
テムクロック（ＤＣＬＫ）を受け入れているが、出力は
Ｈに静止したままである。
ケンサ１から読み出し開始信号（ＳＲＳ）を受け入れ
て、読み出しクロック信号（ＳＣＬＫ）の転送を開始す
る部分である。一例としてクロック出力ゲート１１（図
２）がこの役目を果たす。即ち、制御シーケンサ１（図
２）は静止状態でＨ（ハイレベル）をクロック出力ゲー
ト１１（図２）の一方の端子に出力している。従って、
クロック出力ゲート１１（図２）は、他方の端子にシス
テムクロック（ＤＣＬＫ）を受け入れているが、出力は
Ｈに静止したままである。
【００１６】制御シーケンサ１（図２）は、内部バス７
（図２）からリード要求が有った時Ｌ（ローレベル）を
クロック出力ゲート１１（図２）に出力する。この時ク
ロック出力ゲート１１（図２）は、他方の端子から受け
入れているシステムクロック（ＤＣＬＫ）の出力を開始
する。このシステムクロック（ＤＣＬＫ）が出力パッド
１２（図２）を介してＳＤＲＡＭ６（図２）に転送さ
れ、読み出しクロック信号（ＳＣＬＫ（１））となる。
尚、以後読み出しクロック信号ＳＣＬＫは、後記遅延時
間が加わる毎に（ＳＣＬＫ（１））、（ＳＣＬＫ
（２））と符号が変わるので注意を要する。
（図２）からリード要求が有った時Ｌ（ローレベル）を
クロック出力ゲート１１（図２）に出力する。この時ク
ロック出力ゲート１１（図２）は、他方の端子から受け
入れているシステムクロック（ＤＣＬＫ）の出力を開始
する。このシステムクロック（ＤＣＬＫ）が出力パッド
１２（図２）を介してＳＤＲＡＭ６（図２）に転送さ
れ、読み出しクロック信号（ＳＣＬＫ（１））となる。
尚、以後読み出しクロック信号ＳＣＬＫは、後記遅延時
間が加わる毎に（ＳＣＬＫ（１））、（ＳＣＬＫ
（２））と符号が変わるので注意を要する。
【００１７】信号遅延路３は、上記読み出し動作開始手
段２から読み出しクロック信号（ＳＣＬＫ）を受け入れ
て所定の時間遅延させてＳＤＲＡＭへ転送すると共にＳ
ＤＲＡＭへ転送する読み出しクロック信号（ＳＣＬＫ
（１））の一部を更に遅延させ、（ＳＣＬＫ（２））と
して制御シーケンサ１へ転送する部分である。即ち、各
々の転送毎に所定の時間、信号遅延させる部分である。
段２から読み出しクロック信号（ＳＣＬＫ）を受け入れ
て所定の時間遅延させてＳＤＲＡＭへ転送すると共にＳ
ＤＲＡＭへ転送する読み出しクロック信号（ＳＣＬＫ
（１））の一部を更に遅延させ、（ＳＣＬＫ（２））と
して制御シーケンサ１へ転送する部分である。即ち、各
々の転送毎に所定の時間、信号遅延させる部分である。
【００１８】この部分は、遅延線などを用いて１デバイ
スとして構成されるものではない。読み出しクロック信
号（ＳＣＬＫ）等がＳＤＲＡＭコントローラ１０（図
２）内部やプリント基板上で遅れるＴｄ１時間をまとめ
て概念化したものである。ここでプリント基板上の遅延
時間は、通常、基板上への部品のレイアウト配置等によ
って発生する。
スとして構成されるものではない。読み出しクロック信
号（ＳＣＬＫ）等がＳＤＲＡＭコントローラ１０（図
２）内部やプリント基板上で遅れるＴｄ１時間をまとめ
て概念化したものである。ここでプリント基板上の遅延
時間は、通常、基板上への部品のレイアウト配置等によ
って発生する。
【００１９】従って、ＳＤＲＡＭ６（図２）へ転送する
読み出しクロック信号（ＳＣＬＫ）は上記の通りＴｄ１
時間遅延して（ＳＣＬＫ（１））となる。更に、この
（ＳＣＬＫ（１））の一部が分岐され、入力パッド１３
（図２）を介して制御シーケンサ１（図２）へ転送され
る時に再度Ｔｄ２時間遅延して（ＳＣＬＫ（２））とな
る。通常の場合は、Ｔｄ１≒Ｔｄ２である。
読み出しクロック信号（ＳＣＬＫ）は上記の通りＴｄ１
時間遅延して（ＳＣＬＫ（１））となる。更に、この
（ＳＣＬＫ（１））の一部が分岐され、入力パッド１３
（図２）を介して制御シーケンサ１（図２）へ転送され
る時に再度Ｔｄ２時間遅延して（ＳＣＬＫ（２））とな
る。通常の場合は、Ｔｄ１≒Ｔｄ２である。
【００２０】同様にして、ＳＤＲＡＭ６（図２）から出
力され、入出力パッド１８（図２）を介して下記リード
データ一時保持手段４（図２）へ転送されるリードデー
タ（ＲＤ）も同様の経路をたどるのでＴｄ２時間遅延さ
れることになる。
力され、入出力パッド１８（図２）を介して下記リード
データ一時保持手段４（図２）へ転送されるリードデー
タ（ＲＤ）も同様の経路をたどるのでＴｄ２時間遅延さ
れることになる。
【００２１】リードデータ一時保持手段４は、ＳＤＲＡ
Ｍ６（図２）が、読み出しクロック信号（ＳＣＬＫ
（１））の各周期毎に上記信号遅延路３を介して転送す
るリードデータ（ＲＤ）を受け入れて一時保持する部分
である。リードデータＦＦ１６−１（図２）、受信バッ
ファシーケンサ１４（図２）、受信バッファ１５（図
２）、マルチプレクサ１７（図２）がこの役目を果た
す。
Ｍ６（図２）が、読み出しクロック信号（ＳＣＬＫ
（１））の各周期毎に上記信号遅延路３を介して転送す
るリードデータ（ＲＤ）を受け入れて一時保持する部分
である。リードデータＦＦ１６−１（図２）、受信バッ
ファシーケンサ１４（図２）、受信バッファ１５（図
２）、マルチプレクサ１７（図２）がこの役目を果た
す。
【００２２】即ち、ＳＤＲＡＭ６（図２）が読み出しク
ロック信号（ＳＣＬＫ（１））の各周期毎に出力するリ
ードデータ（ＲＤ）は、既にクロック信号（ＳＣＬＫ
（１））と同様に、読み出し開始信号（ＳＲＳ）又はＤ
ＣＬＫよりもＴｄ１時間遅れている。
ロック信号（ＳＣＬＫ（１））の各周期毎に出力するリ
ードデータ（ＲＤ）は、既にクロック信号（ＳＣＬＫ
（１））と同様に、読み出し開始信号（ＳＲＳ）又はＤ
ＣＬＫよりもＴｄ１時間遅れている。
【００２３】更に、リードデータ（ＲＤ）は、入出力パ
ッド１８（図２）、及びリードデータＦＦ１６−１（図
２）を介して受信バッファ１５（図２）に到達するまで
にＴｄ２時間遅れるため、読み出し開始信号（ＳＲＳ）
又はＤＣＬＫよりもＴｄ１＋Ｔｄ２時間遅れている。
ッド１８（図２）、及びリードデータＦＦ１６−１（図
２）を介して受信バッファ１５（図２）に到達するまで
にＴｄ２時間遅れるため、読み出し開始信号（ＳＲＳ）
又はＤＣＬＫよりもＴｄ１＋Ｔｄ２時間遅れている。
【００２４】一方、制御シーケンサ１（図２）の出力す
るリードデータ格納許可信号（ＭＡＣ）は、読み出しク
ロック信号（ＳＣＬＫ（２））と同期しているので読み
出し開始信号（ＳＲＳ）よりもＴｄ１＋Ｔｄ２時間遅れ
ている。その結果、受信バッファ１５（図２）に一時的
に保持されるリードデータとリードデータ格納許可信号
ＭＡＣのタイミングは、等しくなる。従って、リードデ
ータが隣り合う読み出しクロック信号（ＳＣＬＫ
（２））からはみ出ることがなく、正確に受信バッファ
１５に一時保持されることになる。
るリードデータ格納許可信号（ＭＡＣ）は、読み出しク
ロック信号（ＳＣＬＫ（２））と同期しているので読み
出し開始信号（ＳＲＳ）よりもＴｄ１＋Ｔｄ２時間遅れ
ている。その結果、受信バッファ１５（図２）に一時的
に保持されるリードデータとリードデータ格納許可信号
ＭＡＣのタイミングは、等しくなる。従って、リードデ
ータが隣り合う読み出しクロック信号（ＳＣＬＫ
（２））からはみ出ることがなく、正確に受信バッファ
１５に一時保持されることになる。
【００２５】しかる後に、制御シーケンサ１（図２）が
リードデータ読み出し許可信号（ＲＡＫ）をマルチプレ
クサ１７（図２）へ送出する。リードデータは上記マル
チプレクサ１７（図２）を介してリードデータＦＦ１６
−２（図２）によってシステムクロック（ＤＣＬＫ）の
タイミングで取り込まれる。このリードデータは、バイ
トアライナ１９（図２）とリードデータＦＦ１６−３
（図２）を介して内部バス７へ出力され、他のブロック
へ転送される。ここでバイトアライナ１９（図２）は、
必要に応じてバイトの並びを並び変える部分である。
リードデータ読み出し許可信号（ＲＡＫ）をマルチプレ
クサ１７（図２）へ送出する。リードデータは上記マル
チプレクサ１７（図２）を介してリードデータＦＦ１６
−２（図２）によってシステムクロック（ＤＣＬＫ）の
タイミングで取り込まれる。このリードデータは、バイ
トアライナ１９（図２）とリードデータＦＦ１６−３
（図２）を介して内部バス７へ出力され、他のブロック
へ転送される。ここでバイトアライナ１９（図２）は、
必要に応じてバイトの並びを並び変える部分である。
【００２６】尚、アドレス／データ／制御信号生成４
１、アドレス／制御信号Ｆ／Ｆ４２、ライトデータＦ／
Ｆ４３、出力パッド４４等は、アドレス指定などで重要
な役割を果たす部分であるが本発明の説明には直接関係
しないので説明を割愛する。
１、アドレス／制御信号Ｆ／Ｆ４２、ライトデータＦ／
Ｆ４３、出力パッド４４等は、アドレス指定などで重要
な役割を果たす部分であるが本発明の説明には直接関係
しないので説明を割愛する。
【００２７】〈具体例１の動作〉図３は、本発明のタイ
ミングチャートである。縦軸は、上から順番に（１）シ
ステムクロック（ＤＣＬＫ）、（２）読み出し開始信号
（ＳＲＳ）、（３）理想的なリードデータ、（４）理想
的なデータ信号、（５）現実のリードデータ、（６）シ
ステムクロックＤＣＬＫの立ち上がりタイミング、
（７）Ｔｄ１＋Ｔｄ２時間遅延後の読み出しクロック信
号ＳＣＬＫ（２）、（８）本発明によるリードデータ、
（９）リードデータ０、（１０）リードデータ１、（１
１）リードデータ２を表している。横軸には、縦軸全項
目共通の時間が表されている。
ミングチャートである。縦軸は、上から順番に（１）シ
ステムクロック（ＤＣＬＫ）、（２）読み出し開始信号
（ＳＲＳ）、（３）理想的なリードデータ、（４）理想
的なデータ信号、（５）現実のリードデータ、（６）シ
ステムクロックＤＣＬＫの立ち上がりタイミング、
（７）Ｔｄ１＋Ｔｄ２時間遅延後の読み出しクロック信
号ＳＣＬＫ（２）、（８）本発明によるリードデータ、
（９）リードデータ０、（１０）リードデータ１、（１
１）リードデータ２を表している。横軸には、縦軸全項
目共通の時間が表されている。
【００２８】上記（１）、（２）、（３）、（４）は、
比較例としてＣＡＳ、１クロック（一例）の理想的なタ
イミングで動作しているＩＣを表している。時刻Ｔ１の
時に（２）読み出し要求（ＳＲＳ）を受け入れたＳＤＲ
ＡＭは、読み出し要求よりも１クロック（ＤＣＬＫ）遅
れて（３）リードデータ（理想）を出力する。ＳＤＲＡ
Ｍコントローラは、この出力を（１）システムクロック
ＤＣＬＫに同期したフリップフロップで受け入れて内部
バスに供給する。
比較例としてＣＡＳ、１クロック（一例）の理想的なタ
イミングで動作しているＩＣを表している。時刻Ｔ１の
時に（２）読み出し要求（ＳＲＳ）を受け入れたＳＤＲ
ＡＭは、読み出し要求よりも１クロック（ＤＣＬＫ）遅
れて（３）リードデータ（理想）を出力する。ＳＤＲＡ
Ｍコントローラは、この出力を（１）システムクロック
ＤＣＬＫに同期したフリップフロップで受け入れて内部
バスに供給する。
【００２９】理想的には、（１）システムクロックＤＣ
ＬＫのタイミングと、ＳＤＲＡＭからデータを読み出す
ための読み出しクロック信号（ＳＣＬＫ（１））（図
２）のタイミングとが、完全に一致していることが求め
られる。この要求を満足する限り、（３）リードデータ
を受け入れるフリップフロップのタイミングＴ２、Ｔ
３、Ｔ４、Ｔ５は、（３）リードデータのデータ確定部
分（図上の腹の部分）に位置している。従って、データ
信号（４）は、完全に確定される。
ＬＫのタイミングと、ＳＤＲＡＭからデータを読み出す
ための読み出しクロック信号（ＳＣＬＫ（１））（図
２）のタイミングとが、完全に一致していることが求め
られる。この要求を満足する限り、（３）リードデータ
を受け入れるフリップフロップのタイミングＴ２、Ｔ
３、Ｔ４、Ｔ５は、（３）リードデータのデータ確定部
分（図上の腹の部分）に位置している。従って、データ
信号（４）は、完全に確定される。
【００３０】しかし、現実には、上記説明のように、Ｓ
ＤＲＡＭ６（図２）が読み出しクロック信号（ＳＣＬＫ
（１））（図２）の各周期毎に取り込んで出力するリー
ドデータ（ＲＤ）（図２）は、既に読み出しクロック信
号（ＳＣＬＫ（１））（図２）と同様に、読み出し開始
信号（ＳＲＳ）（図２）又はＤＣＬＫ（図２）よりもＴ
ｄ１時間遅れている。
ＤＲＡＭ６（図２）が読み出しクロック信号（ＳＣＬＫ
（１））（図２）の各周期毎に取り込んで出力するリー
ドデータ（ＲＤ）（図２）は、既に読み出しクロック信
号（ＳＣＬＫ（１））（図２）と同様に、読み出し開始
信号（ＳＲＳ）（図２）又はＤＣＬＫ（図２）よりもＴ
ｄ１時間遅れている。
【００３１】更に、リードデータ（ＲＤ）（図２）は、
入出力パッド１８（図２）、及びリードデータＦＦ１６
−１（図２）を介して受信バッファ１５（図２）に到達
するまでにＴｄ２時間遅れている。従って、（５）リー
ドデータ（現実）は、（４）リードデータ（理想）より
もＴｄ１＋Ｔｄ２時間遅れている。
入出力パッド１８（図２）、及びリードデータＦＦ１６
−１（図２）を介して受信バッファ１５（図２）に到達
するまでにＴｄ２時間遅れている。従って、（５）リー
ドデータ（現実）は、（４）リードデータ（理想）より
もＴｄ１＋Ｔｄ２時間遅れている。
【００３２】その結果、（６）システムクロックの立ち
上がりタイミングＤＣＬＫ（立ち上がり）は、必ずしも
データ確定部分（図上の腹の部分）には位置せず、不確
定部分（図上の変化部分）に位置する場合が発生する。
確定部分（図上の腹の部分）に対する不確定部分（図上
の変化部分）の比は、システムクロックの周波数が高く
なればなるほど大きくなる。
上がりタイミングＤＣＬＫ（立ち上がり）は、必ずしも
データ確定部分（図上の腹の部分）には位置せず、不確
定部分（図上の変化部分）に位置する場合が発生する。
確定部分（図上の腹の部分）に対する不確定部分（図上
の変化部分）の比は、システムクロックの周波数が高く
なればなるほど大きくなる。
【００３３】本発明では、上記のように制御シーケンサ
１（図２）が、（１）システムクロック（ＤＣＬＫ）よ
りもＴｄ１＋Ｔｄ２時間遅れた（７）ＳＣＬＫ（２）
（図２）を生成する。このＳＣＬＫ（２）（図２）にタ
イミングを一致させてリードデータＦＦ１６−１（図
２）は、（５）リードデータ（現実）を受け入れる。従
って、（５）リードデータ（現実）を受け入れるフリッ
プフロップのタイミングｔ２、ｔ３、ｔ４、ｔ５は、デ
ータ確定部分（図上の腹の部分）に位置している。その
結果、（５）リードデータ（現実）は、完全に確定され
た状態でリードデータＦＦ１６−１（図２）に受け入れ
られる。
１（図２）が、（１）システムクロック（ＤＣＬＫ）よ
りもＴｄ１＋Ｔｄ２時間遅れた（７）ＳＣＬＫ（２）
（図２）を生成する。このＳＣＬＫ（２）（図２）にタ
イミングを一致させてリードデータＦＦ１６−１（図
２）は、（５）リードデータ（現実）を受け入れる。従
って、（５）リードデータ（現実）を受け入れるフリッ
プフロップのタイミングｔ２、ｔ３、ｔ４、ｔ５は、デ
ータ確定部分（図上の腹の部分）に位置している。その
結果、（５）リードデータ（現実）は、完全に確定され
た状態でリードデータＦＦ１６−１（図２）に受け入れ
られる。
【００３４】（８）リードデータ（本発明）は、受信バ
ッファ１５（図２）でビットデータに分解されて一時的
に保持される。その状態が（９）リードデータ０、（１
０）リードデータ１、（１１）リードデータ２に表され
ている。この状態は、データ確定部分（図上の腹の部
分）が長くなったのと等価である。リードデータＦＦ１
６−２（図２）は、マルチプレクサ１７（図２）を介し
て各ビットデータを受け入れる。この時データ確定部分
は実質的に長くなっているので、（７）ＳＣＬＫ（２）
から、（１）ＤＣＬＫへクロック変換されてもデータが
不確定になることは無くなる。
ッファ１５（図２）でビットデータに分解されて一時的
に保持される。その状態が（９）リードデータ０、（１
０）リードデータ１、（１１）リードデータ２に表され
ている。この状態は、データ確定部分（図上の腹の部
分）が長くなったのと等価である。リードデータＦＦ１
６−２（図２）は、マルチプレクサ１７（図２）を介し
て各ビットデータを受け入れる。この時データ確定部分
は実質的に長くなっているので、（７）ＳＣＬＫ（２）
から、（１）ＤＣＬＫへクロック変換されてもデータが
不確定になることは無くなる。
【００３５】〈具体例２〉具体例２では、上記具体例１
で説明したリードデータ一時保持手段の一実施例につい
て回路図を用いて詳細に説明する。図４は、リードデー
タ一時保持手段の回路図である。図４より、リードデー
タ一時保持手段は、受信バッファシーケンサ１４と、３
０−１〜３０−Ｎまで、複数個のデータ保持Ｆ／Ｆを含
む受信バッファ１５と、リードデータＦＦ１６−１と、
マルチプレクサ１７とを備える。
で説明したリードデータ一時保持手段の一実施例につい
て回路図を用いて詳細に説明する。図４は、リードデー
タ一時保持手段の回路図である。図４より、リードデー
タ一時保持手段は、受信バッファシーケンサ１４と、３
０−１〜３０−Ｎまで、複数個のデータ保持Ｆ／Ｆを含
む受信バッファ１５と、リードデータＦＦ１６−１と、
マルチプレクサ１７とを備える。
【００３６】受信バッファシーケンサ１４は、制御シー
ケンサ１からリードデータ読み出し許可信号（ＲＡＣ）
を受け入れて後記３０−１〜３０−Ｎまで、複数個のデ
ータ保持Ｆ／Ｆ（記憶部）の中から所定の記憶部を選択
してビットデータを格納させるビットデータ格納位置選
択手段である。
ケンサ１からリードデータ読み出し許可信号（ＲＡＣ）
を受け入れて後記３０−１〜３０−Ｎまで、複数個のデ
ータ保持Ｆ／Ｆ（記憶部）の中から所定の記憶部を選択
してビットデータを格納させるビットデータ格納位置選
択手段である。
【００３７】即ち、後記リードデータＦＦ１６−１に読
み出しクロック信号（ＳＣＬＫ（２））に同期して転送
されてくるリードデータをビット毎に後記３０−１〜３
０−Ｎまで、複数個のデータ保持Ｆ／Ｆに順番に格納さ
せる部分である。その内部には、例えばカウンタとデコ
ーダの組み合せから成る回路を含み、リングカウンタ回
路を用いることもできる。
み出しクロック信号（ＳＣＬＫ（２））に同期して転送
されてくるリードデータをビット毎に後記３０−１〜３
０−Ｎまで、複数個のデータ保持Ｆ／Ｆに順番に格納さ
せる部分である。その内部には、例えばカウンタとデコ
ーダの組み合せから成る回路を含み、リングカウンタ回
路を用いることもできる。
【００３８】受信バッファ１５は、制御シーケンサ１か
ら上記受信バッファシーケンサ１４を介してリードデー
タ読み出し許可信号（ＲＡＣ）を受け入れて、リードデ
ータを一時的に記憶する記憶部である。３０−１〜３０
−Ｎまで複数個のデータ保持Ｆ／Ｆが、この役目を果た
す。例えば並列に配置される複数個のフリップフロップ
回路が用いられる。３０−１〜３０−Ｎまで複数個のデ
ータ保持Ｆ／Ｆにリードデータが順番にビット毎に記憶
される。
ら上記受信バッファシーケンサ１４を介してリードデー
タ読み出し許可信号（ＲＡＣ）を受け入れて、リードデ
ータを一時的に記憶する記憶部である。３０−１〜３０
−Ｎまで複数個のデータ保持Ｆ／Ｆが、この役目を果た
す。例えば並列に配置される複数個のフリップフロップ
回路が用いられる。３０−１〜３０−Ｎまで複数個のデ
ータ保持Ｆ／Ｆにリードデータが順番にビット毎に記憶
される。
【００３９】リードデータＦＦ１６−１は、ＳＤＲＡＭ
６（図２）から転送されてくるリードデータを読み出し
クロック信号（ＳＣＬＫ（２））のタイミングに一致さ
せて受け入れる部分である。通常フリップフロップが用
いられる。
６（図２）から転送されてくるリードデータを読み出し
クロック信号（ＳＣＬＫ（２））のタイミングに一致さ
せて受け入れる部分である。通常フリップフロップが用
いられる。
【００４０】マルチプレクサ１７は、制御シーケンサ１
が送出するリードデータ読み出し許可信号（ＲＡＣ）に
基づいて上記３０−１〜３０−Ｎまで複数個のデータ保
持Ｆ／Ｆの中から所定のビットデータを選択して出力す
るビットデータ選択出力手段である。即ち、リードデー
タ読み出し許可信号（ＲＡＣ）に基づいて並列に配置さ
れる３０−１〜３０−Ｎまで複数個のデータ保持Ｆ／Ｆ
の中から１個を選択してそのビットデータを出力するス
イッチである。通常マルチプレクサ回路が用いられる。
が送出するリードデータ読み出し許可信号（ＲＡＣ）に
基づいて上記３０−１〜３０−Ｎまで複数個のデータ保
持Ｆ／Ｆの中から所定のビットデータを選択して出力す
るビットデータ選択出力手段である。即ち、リードデー
タ読み出し許可信号（ＲＡＣ）に基づいて並列に配置さ
れる３０−１〜３０−Ｎまで複数個のデータ保持Ｆ／Ｆ
の中から１個を選択してそのビットデータを出力するス
イッチである。通常マルチプレクサ回路が用いられる。
【００４１】〈具体例２の動作〉以上説明した構成によ
るリードデータ一時保持手段の動作を再度図３に戻って
説明する。リードデータＦ／Ｆ１６−１（７）ＳＣＬＫ
（２）のタイミングに一致させて（５）リードデータ
（現実）を受け入れる。ＳＣＬＫ（２）とリードデータ
（現実）は、共に（１）ＤＣＬＫよりもＴｄ１＋Ｔｄ２
時間遅れているのでリードデータＦ／Ｆは、完全に確定
した状態でリードデータを受け入れることができる。そ
の状態が（８）リードデータ（本発明）に表されてい
る。
るリードデータ一時保持手段の動作を再度図３に戻って
説明する。リードデータＦ／Ｆ１６−１（７）ＳＣＬＫ
（２）のタイミングに一致させて（５）リードデータ
（現実）を受け入れる。ＳＣＬＫ（２）とリードデータ
（現実）は、共に（１）ＤＣＬＫよりもＴｄ１＋Ｔｄ２
時間遅れているのでリードデータＦ／Ｆは、完全に確定
した状態でリードデータを受け入れることができる。そ
の状態が（８）リードデータ（本発明）に表されてい
る。
【００４２】受信バッファシーケンサ１４は、制御シー
ケンサ１からリードデータ格納許可信号（ＭＡＣ）を受
け入れた時、（７）ＳＣＬＫ（２）のタイミングで連続
して転送されてくるリードデータをデータ保持Ｆ／Ｆ３
１−１からデータ保持Ｆ／Ｆ３１−１までの記憶部に順
番に格納する。格納された状態が（９）リードデータ
０、（１０）リードデータ１、（１１）リードデータ２
に表されている。
ケンサ１からリードデータ格納許可信号（ＭＡＣ）を受
け入れた時、（７）ＳＣＬＫ（２）のタイミングで連続
して転送されてくるリードデータをデータ保持Ｆ／Ｆ３
１−１からデータ保持Ｆ／Ｆ３１−１までの記憶部に順
番に格納する。格納された状態が（９）リードデータ
０、（１０）リードデータ１、（１１）リードデータ２
に表されている。
【００４３】マルチプレクサ１７は、制御シーケンサ１
からリードデータ読み出し許可信号（ＲＡＣ）を受け入
れた時、データ保持Ｆ／Ｆ３１−１からデータ保持Ｆ／
Ｆ３１−１までの記憶部に格納されているビットデータ
を順番に取り込む。このリードリードデータ読み出し許
可信号（ＲＡＣ）は、（１）ＤＣＬＫとタイミングが一
致している。
からリードデータ読み出し許可信号（ＲＡＣ）を受け入
れた時、データ保持Ｆ／Ｆ３１−１からデータ保持Ｆ／
Ｆ３１−１までの記憶部に格納されているビットデータ
を順番に取り込む。このリードリードデータ読み出し許
可信号（ＲＡＣ）は、（１）ＤＣＬＫとタイミングが一
致している。
【００４４】その結果（５）リードデータ（現実）を制
御するクロック信号は（７）ＳＣＬＫ（２）から（１）
ＤＣＬＫへ変換されたことになる。ＳＣＬＫ（２）から
（１）ＤＣＬＫにクロック変換されたリードデータはリ
ードデータＦ／Ｆ、バイトアライナ１９を経て内部バス
７（図２）へ転送される。
御するクロック信号は（７）ＳＣＬＫ（２）から（１）
ＤＣＬＫへ変換されたことになる。ＳＣＬＫ（２）から
（１）ＤＣＬＫにクロック変換されたリードデータはリ
ードデータＦ／Ｆ、バイトアライナ１９を経て内部バス
７（図２）へ転送される。
【００４５】
【発明の効果】以上説明したように、上記ＳＤＲＡＭか
ら上記読み出しクロック信号の各周期毎に取り込まれ、
上記信号遅延路で所定の時間遅延されたリードデータ
を、同一経路を通って同一時間遅延された読み出しクロ
ック信号のタイミングで一時上記リードデータ一時保持
手段に格納する。このようにして、リードデータが正確
に保持された後に、上記制御シーケンサが上記システム
クロック（ＤＣＬＫ）に同期されたリードデータ読み出
し許可信号を送出するので、上記読み出しクロック信号
の各周期毎に取り込まれたリードデータが不確定になる
のを防止することができる。その結果、遅延時間を短く
しようとしてＬＳＩ内部のレイアウトが難しくなった
り、あるいは、クロック信号の周期を大きくするために
ＤＣＬＫの周波数を下げる等の対策をとる必要が無くな
る。
ら上記読み出しクロック信号の各周期毎に取り込まれ、
上記信号遅延路で所定の時間遅延されたリードデータ
を、同一経路を通って同一時間遅延された読み出しクロ
ック信号のタイミングで一時上記リードデータ一時保持
手段に格納する。このようにして、リードデータが正確
に保持された後に、上記制御シーケンサが上記システム
クロック（ＤＣＬＫ）に同期されたリードデータ読み出
し許可信号を送出するので、上記読み出しクロック信号
の各周期毎に取り込まれたリードデータが不確定になる
のを防止することができる。その結果、遅延時間を短く
しようとしてＬＳＩ内部のレイアウトが難しくなった
り、あるいは、クロック信号の周期を大きくするために
ＤＣＬＫの周波数を下げる等の対策をとる必要が無くな
る。
【図１】本発明の基本構成を示すブロック図である。
【図２】本発明の回路図である。
【図３】本発明のタイミングチャートである。
【図４】リードデータ一時保持手段の回路図である。
１ 制御シーケンサ
２ 読み出し動作開始手段
３ 信号遅延路
４ リードデータ一時保持手段
５ データ信号生成手段
６ ＳＤＲＡＭ
７ 内部バス
Claims (3)
- 【請求項１】 内部バスからＳＤＲＡＭ（ダイナミック
・ランダムアクセス・メモリ）に対するリード要求を受
け入れた時、システムクロック信号に同期する読み出し
開始信号を出力する制御シーケンサと、 該制御シーケンサから読み出し開始信号を受け入れた
時、前記ＳＤＲＡＭに向けて読み出しクロック信号の転
送を開始する読み出し動作開始手段と、 該読み出し動作開始手段から前記読み出しクロック信号
を受け入れて前記ＳＤＲＡＭに向けて転送して遅延させ
ると共に該読み出しクロック信号の一部を更に遅延させ
て前記制御シーケンサへ転送する信号遅延路と、 前記ＳＤＲＡＭが前記読み出しクロック信号の各周期毎
に取り込んで出力するリードデータを前記信号遅延路を
介して受け入れて一時的に保持するリードデータ一時保
持手段とを含み、 前記制御シーケンサは、 前記信号遅延路から前記読み出しクロック信号の一部を
受け入れた時前記リードデータ一時保持手段へ、リード
データ格納許可信号を送出して前記読み出しクロック信
号に同期させて取り込んだ前記リードデータを一時的に
保持させると共に前記システムクロック信号に同期して
リードデータを出力させるべくリードデータ読み出し許
可信号を出力することを特徴とするシンクロナスＤＲＡ
Ｍ制御回路。 - 【請求項２】 請求項１に記載のシンクロナスＤＲＡＭ
制御回路において、 前記リードデータ一時保持手段は、 前記リードデータ格納許可信号を受け入れて前記リード
データをビットデータ毎に記憶する複数個の記憶部と、 前記制御シーケンサから前記リードデータ格納許可信号
を受け入れて前記複数個の記憶部の中から所定の記憶部
を選択して前記ビットデータを格納するビットデータ格
納位置選択手段と、 前記リードデータ読み出し許可信号に基づいて前記複数
個の記憶部から所定の記憶部を選択して該記憶部に格納
されているビットデータを出力するビットデータ選択出
力手段とを含むことを特徴とするシンクロナスＤＲＡＭ
制御回路。 - 【請求項３】 請求項２に記載のシンクロナスＤＲＡＭ
制御回路において、 前記複数個の記憶部は、並列に配置される複数個のフリ
ップフロップ回路を含み、 ビットデータ格納位置選択手段は、カウンタとデコーダ
の組み合せから成る回路を含み、 前記ビットデータ選択出力手段は、マルチプレクサ回路
を含むことを特徴とするシンクロナスＤＲＡＭ制御回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002039525A JP3604372B2 (ja) | 2002-02-18 | 2002-02-18 | シンクロナスｄｒａｍ制御回路 |
| US10/285,550 US6757213B2 (en) | 2002-02-18 | 2002-11-01 | Synchronous DRAM controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002039525A JP3604372B2 (ja) | 2002-02-18 | 2002-02-18 | シンクロナスｄｒａｍ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003242021A true JP2003242021A (ja) | 2003-08-29 |
| JP3604372B2 JP3604372B2 (ja) | 2004-12-22 |
Family
ID=27678253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002039525A Expired - Fee Related JP3604372B2 (ja) | 2002-02-18 | 2002-02-18 | シンクロナスｄｒａｍ制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6757213B2 (ja) |
| JP (1) | JP3604372B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085650A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 情報処理回路および情報処理方法 |
| JP2010514080A (ja) * | 2006-12-14 | 2010-04-30 | ラムバス・インコーポレーテッド | マルチダイメモリ素子 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910446B1 (ko) * | 2007-12-03 | 2009-08-04 | 주식회사 동부하이텍 | 디스플레이 장치용 ｉ２ｃ 타임 콘트롤러의 데이터 동기화구현 회로 및 방법 |
| US8484411B1 (en) | 2007-12-31 | 2013-07-09 | Synopsys Inc. | System and method for improving access efficiency to a dynamic random access memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69115898T2 (de) | 1991-07-20 | 1996-07-11 | Ibm | Quasisynchronen Informationsübertragung mit Phasenausgleichvorrichtung |
| JPH08212778A (ja) | 1995-02-09 | 1996-08-20 | Mitsubishi Electric Corp | 同期型半導体記憶装置およびそのデータ読出方法 |
| JPH08221315A (ja) | 1995-02-15 | 1996-08-30 | Hitachi Ltd | 情報処理装置 |
| JP3183159B2 (ja) | 1996-03-29 | 2001-07-03 | 日本電気株式会社 | 同期型ｄｒａｍ |
| US6044429A (en) * | 1997-07-10 | 2000-03-28 | Micron Technology, Inc. | Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths |
| JP4079507B2 (ja) * | 1998-05-12 | 2008-04-23 | 富士通株式会社 | メモリ制御システムおよびメモリ制御方法 |
-
2002
- 2002-02-18 JP JP2002039525A patent/JP3604372B2/ja not_active Expired - Fee Related
- 2002-11-01 US US10/285,550 patent/US6757213B2/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085650A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 情報処理回路および情報処理方法 |
| JP2010514080A (ja) * | 2006-12-14 | 2010-04-30 | ラムバス・インコーポレーテッド | マルチダイメモリ素子 |
| US8737106B2 (en) | 2006-12-14 | 2014-05-27 | Rambus Inc. | Multi-die memory device |
| US9082463B2 (en) | 2006-12-14 | 2015-07-14 | Rambus Inc. | Multi-die memory device |
| US9324411B2 (en) | 2006-12-14 | 2016-04-26 | Rambus Inc. | Multi-die memory device |
| US9818470B2 (en) | 2006-12-14 | 2017-11-14 | Rambus Inc. | Multi-die memory device |
| US10607691B2 (en) | 2006-12-14 | 2020-03-31 | Rambus Inc. | Multi-die memory device |
| US10885971B2 (en) | 2006-12-14 | 2021-01-05 | Rambus Inc. | Multi-die memory device |
| US11195572B2 (en) | 2006-12-14 | 2021-12-07 | Rambus Inc. | Multi-die memory device |
| US11657868B2 (en) | 2006-12-14 | 2023-05-23 | Rambus Inc. | Multi-die memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030156488A1 (en) | 2003-08-21 |
| JP3604372B2 (ja) | 2004-12-22 |
| US6757213B2 (en) | 2004-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6209072B1 (en) | Source synchronous interface between master and slave using a deskew latch | |
| JP3445476B2 (ja) | 半導体メモリシステム | |
| US6763416B1 (en) | Capturing read data | |
| US7716443B2 (en) | Apparatus and method for controlling memory interface | |
| US7542371B2 (en) | Memory controller and memory system | |
| JP2002007200A (ja) | メモリ制御装置及び動作切替方法並びにインターフェース装置、半導体集積チップ、記録媒体 | |
| BR102012022452A2 (pt) | Ddr psram e métodos de escrita e de leitura da mesma | |
| US10725950B2 (en) | Peripheral interface circuit for serial memory | |
| US7193909B2 (en) | Signal processing circuits and methods, and memory systems | |
| US20090116598A1 (en) | Semiconductor memory device having data clock training circuit | |
| US7558151B1 (en) | Methods and circuits for DDR-2 memory device read data resynchronization | |
| US7791963B2 (en) | Semiconductor memory device and operation method thereof | |
| US7313051B2 (en) | Output control signal generating circuit | |
| US6850444B2 (en) | Data input device of a DDR SDRAM | |
| JP2003242021A (ja) | シンクロナスｄｒａｍ制御回路 | |
| JP3317912B2 (ja) | 半導体記憶装置 | |
| JP3861650B2 (ja) | インターフェース回路 | |
| TW200406669A (en) | Memory system using non-distributed command/address clock | |
| US8429438B2 (en) | Method and apparatus for transferring data between asynchronous clock domains | |
| US7917669B2 (en) | Multiphase addressing method for transferring address information | |
| JPH11312116A (ja) | シンクロナス・ダイナミックランダムアクセスメモリ用同期装置 | |
| JP2001043127A (ja) | メモリコントローラ | |
| CN115298637A (zh) | 用于接收数据的改进时钟方案 | |
| JP2002197863A (ja) | メモリ制御装置、情報処理装置、メモリ制御方法及び記憶媒体 | |
| JP2000040054A (ja) | シリアルインターフェース |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040216 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040316 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040517 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040527 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040831 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040928 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3604372 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111008 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111008 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |