CN115298637A - 用于接收数据的改进时钟方案 - Google Patents

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CN115298637A CN202180022147.9A CN202180022147A CN115298637A CN 115298637 A CN115298637 A CN 115298637A CN 202180022147 A CN202180022147 A CN 202180022147A CN 115298637 A CN115298637 A CN 115298637A
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Abstract

提出了用于改进时钟方案以降低功耗的方法和装置。装置包括被配置为经由链路与存储器通信的主机。主机还被配置为：从存储器接收第一时钟；在读取操作的第一模式中，基于第一时钟接收来自存储器的数据；生成第二时钟，第二时钟独立于第一时钟被生成；以及在读取操作的第二模式中，基于第二时钟接收来自存储器的数据。

Description

用于接收数据的改进时钟方案
优先权要求
本申请要求于2020年03月27日提交的、题目为“IMPROVED CLOCKING SCHEME TORECEIVE DATA”的美国专利申请号16/832855的优先权，以其整体并入本文。
技术领域
本公开总体上涉及具有用于接收数据的改进时钟方案的方法和装置，并且更具体地，涉及利用由主机生成的内部时钟来接收来自存储器的数据的方法和装置。
背景技术
计算设备(例如膝上型计算机、移动电话等)可以包括一个或多个处理器以执行各种功能，诸如电话、无线数据访问和相机/视频功能等。存储器是计算设备的重要组件。一个处理器可以耦合到存储器以执行上述计算功能。例如，一个处理器可以从存储器获取指令以执行计算功能和/或在存储器内存储用于处理这些计算功能的临时数据等。存储器性能的改进同样会改进计算设备。
发明内容
本发明内容标识了一些示例方面的特征并且不是所公开的主题的排他性或详尽描述。附加特征和方面被描述，并且对于本领域技术人员在阅读以下详细描述并且察看形成其一部分的附图之后将变得清楚。
根据至少一个实施例的装置包括被配置为经由链路与存储器通信的主机。主机还被配置为：从存储器接收第一时钟；在读取操作的第一模式中，基于第一时钟接收来自存储器的数据；生成第二时钟，第二时钟独立于第一时钟被生成；以及在读取操作的第二模式中，基于第二时钟接收来自存储器的数据。
根据至少一个实施例的另一个装置包括被配置为经由链路与存储器通信的主机。主机还被配置为：在训练模式中，以一频率从存储器接收时钟；在读取操作的第一模式中，基于该时钟接收来自存储器的数据；禁止存储器生成时钟；以及在读取操作的时钟被禁用的第二模式中，以该频率接收来自存储器的数据。
一种用以减小系统中的功率的方法，包括：由主机从存储器接收第一时钟；在读取操作的第一模式中，由主机并且基于第一时钟接收来自存储器的数据；由主机生成第二时钟，第二时钟独立于第一时钟被生成；以及由主机并且基于第二时钟接收来自存储器的数据。
附图说明
现在将参考附图以示例而非以限制的方式在详细描述中呈现装置和方法的各个方面，其中：
图1图示了根据本公开的某些方面的包含主机、存储器以及耦合主机和存储器的链路的装置。
图2图示了根据本公开的某些方面的图1的主机I/O模块的部分，该部分被配置为生成内部时钟和调整内部时钟的生成。
图3图示了根据本公开的电路方面的使能信号和时钟之间的关系。
图4图示了根据本公开的某些方面的图1的主机I/O模块的部分的另一个示例，该部分被配置为生成内部时钟和调整内部时钟的生成。
图5图示了根据本公开的某些方面的主机和存储器之间通过图1的链路的改进时钟方案的操作。
具体实施方式
下面结合附图阐述的详细描述旨在作为对各种配置的描述，并且不旨在表示可以实践本文中描述的概念的唯一配置。详细描述包括用于提供对各种概念的透彻理解的具体细节。然而，对于本领域技术人员清楚的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，众所周知的结构和组件以框图形式被示出以避免混淆这种概念。
如本文中使用的，动词“耦合”的各种时态中的术语“耦合到”可以表示元件A直接连接到元件B或者其他元件可以连接在元件A和元件B之间(即，元件A与元件B间接连接)，以操作某些预期功能。例如，术语“耦合的”可以意指元件A和元件B直接或经由其他元件通信或具有信息传输。
在电气组件的情况下，术语“耦合到”在本文中也可以用于表示使用导线、迹线或其他导电材料来电连接元件A和元件B(以及电连接在它们之间的任何组件)。在一些示例中，术语“耦合到”可以表示元件A和元件B之间的电能传输，以操作某些预期功能。在一些示例中，术语“电连接”或“直接耦合”可以表示在元件A和元件B之间具有电流流动或可配置为具有电流流动。例如，除了导线、迹线或其他导电材料和组件之外，元件A和元件B还可以经由电阻器、晶体管或电感器进行连接。此外，对于射频功能，元件A和元件B可以经由电容器“电连接”。
术语“第一”、“第二”、“第三”等是为了便于参考而被采用，并且可以不具有实质性含义。同样，组件/模块的名称可以是为了便于参考而被采用，并且可以不限制组件/模块。例如，这种非限制性名称可以包括“使能”电路。在一些示例中，在本公开中呈现的模块和组件可以由电路实现。这种电路可以至少部分地根据软件/固件指令进行操作。
术语“总线系统”和/或“信号连接”可以规定由此耦合的元件可以在它们之间直接或间接地交换信息。以这种方式，术语“总线系统”和/或“信号连接”可以包含多个物理连接以及诸如缓冲器、锁存器、寄存器等的中间级。
在本公开中，存储器可以与处理器一起被嵌入在半导体裸片上或者存储器可以是不同于处理器的、半导体裸片的一部分。存储器可以执行各种功能。例如，存储器可以被用作高速缓存、寄存器文件或存储装置。存储器可以是各种类型的。例如，存储器可以是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、磁性随机存取存储器(MRAM)、NAND闪存或NOR闪存等。
随着对计算设备以增加的速度执行更多功能的需求增加，功率问题也增加。虽然在移动计算设备中可能对节能特别感兴趣，但是非移动设备也可以受益于减小的功耗以减少废热生成。因此，各种类型的计算设备可以从具有减小的功耗的存储器系统受益。因此期望减小功耗的方案。
提出了利用内部的、主机生成的时钟来在数据时钟被禁用的情况下接收数据的方法和装置。在一些示例中，在读取模式和/或操作中，主机(例如，包含存储器控制器)可以经由源同步时钟接收来自存储器的数据。例如，主机可以从存储器接收读取数据和读取时钟(例如，读取数据选通或RDQS)。读取数据可以与读取时钟同步，使得主机可以基于读取时钟来接收(例如，锁存、采样或捕获)读取数据。然而，对于低速通信，主机可能不需要同步的数据时钟来接收读取数据。因此，禁用读取时钟以进一步减小低速通信的功耗将是有利的。
在本公开中通过低功率双倍数据速率(LPDDR)同步动态随机存取存储器(SDRAM)的非限制性示例来呈现方法和装置。例如，LPDDR存储器根据由联合电子设备工程委员会(JEDEC)颁布的LPDDR规范操作。这种LPDDR规范可以是LPDDR5。此外，在本公开中采用读取数据作为数据的示例。在一些示例中，术语“数据”可以指代由存储器提供给主机的信息。
图1图示了根据本公开的某些方面的包含主机110、存储器150以及耦合主机110和存储器150的链路190的装置100。例如，装置100可以是计算系统(例如，服务器、数据中心、台式计算机)、移动计算设备(例如，膝上型计算机、蜂窝电话、交通工具等)、物联网设备、虚拟现实(VR)系统或增强现实(AR)系统等中的一种。主机110可以被配置为经由链路190与存储器150通信(例如，读取、写入、请求信息、中断等)。图1图示了，主机包括经由总线系统115耦合到存储器控制器130的至少一个处理器120，至少一个处理器120经由存储器控制器130和链路190耦合到存储器150。存储器可以是LPDDR DRAM(例如，LPDDR5)。主机110、存储器150和/或链路190可以根据LPDDR(例如，LPDDR5)规范进行操作。
主机110可以包括至少一个处理器120，处理器120经由链路190耦合到存储器150以执行计算功能，诸如数据处理、数据通信、图形显示、相机、AR或VR渲染、图像处理等。例如，存储器150可以存储指令或数据以供至少一个处理器120执行上述计算功能。至少一个处理器120可以包括处理逻辑的集合或一个或多个中央处理单元。例如，至少一个处理器120可以是中央处理单元(CPU)122、图形处理单元(GPU)123或被配置为实现计算功能的数字信号处理器(DSP)124。图1进一步图示了经由总线系统115耦合到存储器控制器130的至少一个处理器120。
存储器控制器130可以包括控制模块132和主机I/O模块134。主机I/O模块134可以被配置为在链路190上输出和/或接收信号。主机I/O模块134可以被称为PHY层，并且可以被配置为控制电特性(例如，电压电平、相位、延迟、频率等)或基于链路190上信令的电特性接收信号。控制模块132可以被配置为经由链路190向存储器150发出命令(例如，读取、写入或选择操作模式)。
在一些示例中，主机110(例如，控制模块132)可以经由主机I/O模块134和链路190向存储器150发出读取命令，以实施读取模式和/或操作。此外，主机110(例如，主机I/O模块134)可以被配置为经由链路190从存储器150接收数据时钟(例如，RDQS)以用于读取模式和/或操作。作为参考，数据时钟RDQS可以被称为第一时钟。主机110(例如，存储器控制器130)可以进一步被配置为：在读取模式和/或操作的第一模式(例如，第一设置)中，基于数据时钟RDQS，经由链路190接收来自存储器150的读取数据(例如，DQ)。第一模式可以是例如高速模式，并且可以使能和利用数据时钟RDQS以用于读取模式和/或操作。在一些示例中，高速和/或低速模式或设置是根据相对性而不是绝对操作速度来引用的。在一些示例中，存储器150可以同步地(例如，相位同步和/或频率同步)输出和提供数据时钟RDQS和读取数据，以允许主机I/O模块134基于数据时钟RDQS(例如，第一时钟)接收(例如，锁存、采样或捕获)读取数据。
主机110(例如，主机I/O模块134)可以进一步被配置为基于由主机110接收的数据时钟RDQS(例如，第一时钟)来调整内部时钟(为了参考，第二时钟)的生成。例如，控制模块132可以被配置为：经由主机I/O模块134和链路190向存储器150发出训练命令，以实施训练模式和/或操作。作为响应，主机110、存储器150和链路190可以对训练模式和/或操作进行操作。在训练模式和/或操作中，主机110(例如，主机I/O模块134)可以被配置为调整内部时钟的生成，以使内部时钟在相位和/或频率上与接收的数据时钟RDQS同步。这种训练可以被称为读取时钟窗口训练。
主机110(例如，控制模块132)可以进一步被配置为：指示存储器150禁止输出数据时钟RDQS，来以读取模式和/或操作的第二模式(例如，第二设置)通信。在一些示例中，第二模式可以对应于不使用数据时钟RDQS的读取模式和/或操作。在一些示例中，第二模式可以是慢速模式或设置。作为响应，存储器150可以在不输出数据时钟RDQS的情况下输出读取数据。主机110(例如，主机I/O模块134)可以进一步被配置为不根据接收的数据时钟RDQS生成内部时钟。例如，主机110可以被配置为：独立于接收的数据时钟RDQS来生成内部时钟，和/或数据时钟RDQS可以不用作内部时钟生成中的输入。
主机110(例如，主机I/O模块134)可以进一步被配置为：在读取模式和/或操作的第二模式中，基于独立于数据时钟RDQS生成的内部时钟从存储器150接收读取数据。在一些示例中，由于内部时钟在训练操作中被调整为与数据时钟RDQS同步，因此主机(例如，控制模块132)可以被配置为在不使用数据时钟RDQS的情况下接收读取数据。例如，主机110(例如，主机I/O模块134)可以使用内部时钟代替数据时钟RDQS来锁存、采样或捕获来自链路190的读取数据(在该情况下，存储器150可以停止输出数据时钟RDQS)。以这种方式，可以节省由在链路190中输出数据时钟RDQS和切换数据时钟RDQS消耗的功率。
在一些示例中，链路190可以是主机110和存储器150之间的芯片到芯片或裸片到裸片的链路，主机110和存储器150在不同的裸片上。在一些示例中，链路190可以是裸片内链路，主机110和存储器150在相同的裸片上。例如，链路190可以包括多条信号线，包括用于将单向信号(例如，写入数据时钟(WCK)、命令和地址(CA)、CA时钟(CLK)等)从主机110传送到存储器150的信号线，并且包括用于传送双向定向信号(例如，数据或DQ)、读取数据选通时钟(RDQS)等的信号线。例如，CA可以包括CAS信令/引脚、芯片选择(CS)信令/引脚和列地址(CA)信令。主机110和存储器150之间的链路190以及信令可以是根据JEDEC DRAM规范(例如，LPDDR5)。
图1图示了存储器150，存储器150具有存储器I/O模块160、存储器阵列162、模式寄存器170以及命令和控制模块173，这些组件经由总线系统172耦合。存储器150可以被配置为经由链路190与主机110通信。例如，存储器150可以被配置为：响应于来自主机110的写入命令(例如，写入操作)，将写入数据存储在存储器阵列162中。写入数据和写入命令可以经由链路190从主机110被接收。存储器150可以被配置为：响应于来自主机110的读取命令(例如，读取模式和/或操作)，输出存储在存储器阵列162中的数据作为读取数据。可以经由链路190从主机110接收读取数据和读取命令。其他通信可以包括模式寄存器读取和/或写入，以调整存储器150的操作模式或条件并且提供关于主机110和/或存储器150的操作模式或条件的信息。
为了便于去往/来自主机110的通信，存储器阵列162可以被配置为：经由链路190和存储器I/O模块160，存储来自主机110的写入数据，并且向主机110输出存储的数据作为读取数据。可以包括多个寄存器的模式寄存器170可以被配置为存储存储器150的操作模式和/或条件。模式寄存器170可以包括RDQS模式寄存器171。主机110(例如，控制模块132)可以被配置为：指示存储器150禁止输出数据时钟RDQS，来以读取模式和/或操作的第二模式进行通信。例如，主机110可以通过经由链路190和存储器I/O模块160访问(读取或写入)模式寄存器170(例如，RDQS模式寄存器171)，来关闭数据时钟RDQS。因此，存储器150可以响应于RDQS模式寄存器171的模式或设置，来输出读取数据而不输出数据时钟RDQS(例如，在读取模式和/或操作的第二模式中)。
命令和控制模块173可以被配置为经由链路190(例如，CA)和存储器I/O模块160从主机110接收命令。命令可以包括读取、写入、模式寄存器读取/写入等。命令可以包括将存储器150置于训练模式和/或操作的训练模式命令。命令和控制模块173可以被配置为：对由主机110(例如，存储器控制器130)经由链路190提供的各种命令进行解码，并且将存储器150布置成根据这些命令进行操作。例如，命令和控制模块173可以被配置为对使存储器150进入训练模式和/或操作的训练命令进行解码。在训练模式和/或操作中，存储器150可以被配置为以预先确定的频率输出数据时钟RDQS(不输出数据)。
存储器I/O模块160可以被配置为驱动和接收链路190上的信号。存储器I/O模块160可以被称为PHY层，并且可以被配置为控制电特性(例如，电压电平、相位、延迟、频率等)或基于链路190上信令的电特性接收信号。例如，存储器I/O模块160可以被配置为：基于数据时钟WCK，经由链路190捕获(例如，采样)来自主机110的写入数据(例如，DQ)。在一些示例中，存储器I/O模块160可以被配置为：在读取模式和/或操作的第一模式(例如，高速设置或模式)中，基于数据时钟RDQS经由链路190向主机110输出读取数据(例如，DQ)。例如，主机I/O模块134可以被配置为：将读取数据与数据时钟RDQS同步，并且将数据时钟RDQS与读取数据一起输出。在一些示例中，基于RDQS模式寄存器171的设置或模式，存储器I/O模块160可以被配置为输出读取数据而不输出数据时钟RDQS(例如，读取模式和/或操作的第二模式)。
对于写入操作，至少一个处理器120可以经由总线系统115向存储器控制器130发出写入请求。存储器控制器130可以经由链路190的CA和CLK向存储器150发出写入(WRITE)命令。写入数据由存储器控制器130经由链路190的DQ提供，由数据时钟WCK计时。作为响应，存储器150将写入数据存储到由写入(WRITE)命令寻址的存储器阵列162中。
图2图示了根据本公开的某些方面的图1的主机I/O模块134的部分，该部分被配置为生成内部时钟和调整内部时钟的生成。图2图示了主机110的组件，包括时钟源202、内部时钟模块210、内部时钟控制204以及输入电路206_1和206_2。如所图示的，内部时钟模块210可以包括经校准延迟电路212、相位检测器214、多路复用器216、使能电路218和各种信号连接。输入电路206_1、206_2可以被配置为接收主机110外部的信号，并且可以包括例如输入缓冲器/锁存电路。输入电路206_1可以被配置为：接收来自存储器150的数据时钟RDQS，并且基于接收的数据时钟RDQS将数据时钟RDQS的内部版本输出到信号连接211上。信号连接211可以被提供给内部时钟模块210。
在高速模式(例如，读取模式和/或操作的第一设置或模式)中，主机110可以被配置为：在读取模式和/或操作的高速模式中，基于数据时钟RDQS，接收(例如，捕获、采样或锁存)来自存储器150的数据(例如，DQ)。例如，内部时钟模块210可以被配置为：在读取模式和/或操作的高速模式中，基于在信号连接222上接收的数据时钟，经由多路复用器216、信号连接217、使能电路218和信号连接219向输入电路206_2提供时钟。
在读取模式和/或操作的低速模式(例如，第二模式或设置)中，接收的数据上的抖动可以相对可忽略或被时序裕量吸收。内部时钟模块210可以进一步被配置为：在读取模式和/或操作的低速模式中，独立于接收的数据时钟RDQS在信号连接219上生成内部时钟(例如，第二时钟)。例如，数据时钟RDQS(例如，第一时钟)可以不是生成内部时钟(例如，第二时钟)中的输入。主机110可以被配置为：基于信号连接219上的内部时钟(例如，第二时钟)而不是第一时钟，从存储器150接收(例如，经由输入电路206_2)数据(例如，DQ)。因此，在本公开的一个方面，主机110可以被配置为指示存储器150禁止输出数据时钟RDQS(例如，第一时钟)，来以低速模式(例如，读取模式和/或操作的第二设置或模式)进行通信。以这种方式，可以消除用于对链路190上的数据时钟RDQS进行计时的功耗。
时钟源202可以被配置为在信号连接211上向经校准延迟电路212提供基准时钟。经校准延迟电路212可以被配置为基于信号连接208上的控制或设置，来调整基准时钟的延迟/相位/频率。经校准延迟电路212可以进一步被配置为将经校准基准时钟输出到信号连接215上，作为相位检测器214的输入。经校准延迟电路212可以进一步被配置为将经校准基准时钟输出到信号连接215上，作为多路复用器216的输入。信号连接208上的控制信号可以由内部时钟控制204输出。
主机110可以经由输入电路206_1从存储器150接收数据时钟RDQS，输入电路206_1可以被配置为将接收的数据时钟RDQS输出到信号连接222上并且作为多路复用器216的另一个输入。多路复用器216可以被配置为：基于信号连接207上的选择信号，在信号连接215上的经校准基准时钟和信号连接222上的接收的数据时钟RDQS当中进行选择，并且可以被配置为将选择的信号输出到信号连接217上。经由信号连接217，多路复用器216可以被配置为将选择的信号输出到相位检测器214和使能电路218。信号连接207上的选择信号可以由内部时钟控制204输出。
使能电路218可以被配置为：基于信号连接205上的使能信号，将信号连接217上的选择的信号输出到信号连接219，作为内部时钟。信号连接205上的使能信号可以由内部时钟控制204输出。例如，使能电路218可以被配置为：基于信号连接205上的使能信号，来使能或禁止将内部时钟输出到信号连接219上。在一些示例中，使能电路218可以被配置为输出内部时钟(例如，第二时钟)，输出内部时钟由使能信号门控。例如，使能电路218可以包括门控电路，其中输出由使能信号门控。以这种方式，内部时钟的脉冲的数目可以对应于使能信号的开启持续时间(例如，由使能信号的开启持续时间控制)。
在训练模式和/或操作中，存储器150可以被配置为：以允许主机110在生成内部时钟以接收来自存储器150的数据(例如，DQ)时校准内部设置的频率，输出数据时钟RDQS。例如，主机110可以被配置为：在训练模式和/或操作中，基于数据时钟RDQS来调整内部时钟的生成。在本文呈现了这种训练模式和/或操作的示例。内部时钟控制204可以被配置为在信号连接207上输出选择信号，使得多路复用器216选择在信号连接222上的接收的数据时钟RDQS并且在信号连接217上输出到相位检测器214。相位检测器214可以被配置为检测由多路复用器216输出的接收的数据时钟RDQS与信号连接215上的经校准基准时钟(来自经校准延迟电路212)之间的相位差。相位检测器214还可以被配置为经由信号连接213将相位差输出到内部时钟控制204。
响应于信号连接213上的相位差，内部时钟控制204可以被配置为经由信号连接208调整经校准延迟电路212的设置。在训练模式和/或操作的后续循环中时，经校准延迟电路212可以被配置为：基于信号连接208上的设置来调整在信号连接211上接收的基准时钟，并且将经校准基准时钟输出到多路复用器216和相位检测器214(经由信号连接215)。以这种方式，可以调整经校准延迟电路212的设置，使得输出的经校准基准时钟可以与接收的数据时钟RDQS同相和/或频率同步。这种设置可以被存储(例如，由内部时钟控制204存储)，以在训练模式和/或操作之后的读取模式和/或操作中经由使能电路218生成内部时钟(例如，第二时钟)。以这种方式，主机110可以被配置为使内部时钟(例如，第二时钟)与数据时钟RDQS(例如，第一时钟)同步，以调整内部时钟的生成。
在读取模式和/或操作中，存储器150可以被配置为：响应于来自主机110的读取命令，经由链路190输出存储在存储器阵列162(参见图1)中的数据(例如，DQ)。主机110可以被配置为：在读取模式和/或操作的不同设置或模式中，利用不同的时钟方案来接收来自存储器150的数据。例如，在高速模式(例如，第一模式或设置)中，主机110可以被配置为：基于数据时钟RDQS，经由输入电路206_2接收DQ上的数据。在低速模式(例如，第二模式或设置)中，主机110可以被配置为：基于信号连接219上的内部时钟，经由输入电路206_2接收DQ上的数据。
在低速模式中，内部时钟可以独立于(例如，不根据)数据时钟RDQS被生成。例如，在低速模式中，内部时钟控制204可以被配置为：经由信号连接208，使经校准延迟电路212将经校准基准时钟输出到信号连接215上。在低速模式中，作为训练模式的结果，经校准基准时钟可以与预期的数据时钟RDQS在相位和/或频率上同步。因此，经校准延迟电路212可以将内部时钟的一个版本输出到信号连接215上。多路复用器216可以被配置为：在信号连接219上生成内部时钟时，选择信号连接215上的经校准基准时钟(并且不选择信号连接222上的接收的数据时钟RDQS)以输出到使能电路218。在一些示例中，术语“高速”和“低速”表示相对操作或I/O速度，而不一定由绝对速度定义。
在一些示例中，多路复用器216可以被配置为在主机110基于数据时钟RDQS接收数据和主机110基于独立于数据时钟RDQS而生成(例如，不根据数据时钟RDQS生成)的内部时钟接收数据当中进行选择。例如，在高速模式中，内部时钟控制204可以被配置为将选择信号布置在信号连接207上，以便于多路复用器216选择信号连接222上的接收数据时钟。输入电路206_2可以被配置为：基于所选择的接收的数据时钟RDQS(例如，由接收的数据时钟RDQS计时)，(经由信号连接219、使能电路218、信号连接217)接收DQ上的数据。在低速模式中，内部时钟控制204可以被配置为将选择信号布置在信号连接207上，以便于多路复用器216选择信号连接215上的经校准基准时钟。经校准延迟电路212可以被配置为：基于信号连接208上提供的模式，将经校准基准时钟输出到信号连接215上。
内部时钟控制204可以被配置为存储从先前的训练模式和/或操作获得的设置。该设置可以使得信号连接215上的经校准基准时钟(以及因此，信号连接219上的内部时钟)将与数据时钟RDQS在相位和/或频率上同步。此外，在低速模式中，使能电路218可以被配置为：基于信号连接217上的多路复用器216的输出，使得内部时钟能够到信号连接219上。以这种方式，在低功率模式中，内部时钟独立于数据时钟RDQS被生成(例如，不根据数据时钟RDQS被生成)。例如，在用于接收DQ上的数据的信号连接219上生成内部时钟时，数据时钟RDQS不是输入(例如，未被多路复用器216选择)。
如上所述，使能电路218可以被配置为：基于信号连接205上的使能信号，在读取模式和/或操作的高速模式和低速模式两者中，使能从存储器150接收数据。内部时钟控制204可以被配置为：基于读取模式和/或操作的突发(burst)长度(例如，具有对应于该突发长度的开启(ON)时段)，在信号连接205上生成使能信号。例如，基于数据时钟RDQS和/或内部时钟的时钟周期，内部时钟控制204可以被配置为使使能信号针对与突发长度的数目乘以时钟周期相对应的时段开启。以这种方式，突发长度控制和使能电路218用于读取模式和/或操作的高速模式和低速模式两者，这在本公开中减少了改进的时钟方案接收数据的开销。
图3图示了根据本公开的电路方面的使能信号(例如，在图2中的信号连接205上)和时钟之间的关系。在训练模式和/或操作中，不需要开启使能信号，因为没有数据被接收。在读取模式和/或操作的突发操作中，使能信号针对与来自存储器150的数据(例如，DQ)的突发长度相对应的时段开启。
在一些示例中，参考图1和图2，装置100包括主机110，主机110被配置为经由链路190与存储器150通信。主机110可以进一步被配置为：在训练模式中，以一频率从存储器150接收时钟(例如，数据时钟RDQS)。在训练模式中，主机110可以与该频率处的时钟同步地训练内部时钟的生成。主机110可以进一步被配置为：在读取操作的第一模式中，基于时钟从存储器150接收数据。例如，在读取模式和/或操作的高速模式中，主机110可以基于数据时钟RDQS接收DQ上的数据。
主机110可以进一步被配置为禁止存储器150生成时钟。例如，主机110可以写入RDQS模式寄存器171(参见图1)，以通知存储器150禁用数据时钟RDQS的生成。主机110可以进一步被配置为：在时钟被禁用的读取操作的第二模式中，以该频率从存储器150接收数据。例如，在低速模式中，在数据时钟RDQS被禁用的情况下，存储器150可以在DQ处输出数据。在DQ处的数据可以以该频率被输出(例如，在信号连接219处)，主机110以该频率训练内部时钟。因此，在数据时钟RDQS被禁用的读取操作的低速模式中，主机110将使用内部时钟以该频率在DQ处接收数据。
图4图示了根据本公开的某些方面的图1的主机I/O模块134的部分的另一个示例，该部分被配置为生成内部时钟和调整内部时钟的生成。参考图2，附图标记被保留以用于执行或具有相同或相似的功能/结构。在图4中，时钟源202可以被配置为在信号连接411上向使能电路218提供基准时钟。使能电路218可以被配置为：基于信号连接205上的使能信号，在低速模式或第二模式中使能生成第二时钟，并且在读取模式和/或操作的高速模式或第一模式中，禁止生成第二时钟。例如，在低速模式中，使能电路218可以被配置为：将基准时钟提供到信号连接211上，并且向经校准延迟电路212提供基准时钟。
经校准延迟电路212可以被配置为：基于在信号连接208上提供的设置，将经校准基准时钟输出到信号连接215上。基于训练模式，内部时钟控制204可以被配置为提供信号连接208上的设置，使得信号连接215上的经校准基准时钟对应于内部时钟的版本。例如，经校准基准时钟或由经校准延迟电路212输出到信号连接215上的内部时钟的该版本可以与低速模式中的数据时钟RDQS的相位和/或频率同步。在一些示例中，低速模式中的数据时钟RDQS可以不由存储器150输出或不由主机110接收。在高速模式中，使能电路218可以被配置为禁止在多路复用器216的输入处(例如，在信号连接215上)生成内部时钟。例如，使能电路218可以被配置为不向信号连接211和经校准延迟电路212提供基准时钟。以这种方式，由于不对读取模式和/或操作的高速模式使用内部时钟，因此用于生成内部时钟的功率将被节省。
图5图示了根据本公开的某些方面的主机110和存储器150之间通过图1的链路190的改进时钟方案的操作。这些操作可以通过例如利用图1和图2呈现的结构来执行。在510处，由主机从存储器接收第一时钟。例如，参考图1，主机110经由主机I/O模块134从存储器150接收数据时钟RDQS。参考图2，包括输入电路206_1的主机从存储器150接收数据时钟RDQS，并且将接收的数据时钟RDQS输出到信号连接222上。
在520处，在读取模式和/或操作的第一模式中，由主机基于第一时钟接收来自存储器的数据。例如，参考图2，在读取模式和/或操作的高速模式中，由输入电路206_2基于接收的数据时钟RDQS接收DQ上的数据。
在530处，由主机生成第二时钟，第二时钟独立于第一时钟而被生成。例如，参考图2，在读取模式和/或操作的低速模式中，主机110不根据数据时钟RDQS而在信号连接219上生成内部时钟。在低速模式中，内部时钟控制204将选择信号布置在信号连接207上，以便于多路复用器216选择信号连接215上的经校准基准时钟。基于在信号连接208上提供的设置，经校准延迟电路212将经校准基准时钟输出到信号连接215上。
内部时钟控制204存储从先前的训练模式和/或操作获得的设置。该设置使得信号连接215上的经校准基准时钟(以及因此，信号连接219上的内部时钟)将与数据时钟RDQS在相位和/或频率上同步。此外，在低速模式中，基于信号连接217上的多路复用器216的输出，使能电路218使得内部时钟能够到信号连接219上。以这种方式，在低功率模式中，内部时钟独立于数据时钟RDQS而被生成。例如，在生成用于接收DQ上的数据的信号连接219上的内部时钟时，数据时钟RDQS不是输入(例如，未被多路复用器216选择)。
在540处，在读取操作的第二模式中，由主机基于第二时钟接收来自存储器的数据。例如，参考图1，由主机110从存储器150接收DQ上的数据。参考图2，在读取模式和/或操作的低速模式中，由输入电路206_2基于信号连接219上的时钟接收DQ上的数据。
在550处，由主机指示存储器禁止输出第一时钟，以在读取操作的第二模式中通信。例如，参考图1，主机110通过经由链路190和存储器I/O模块160访问(读取或写入)模式寄存器170(例如，RDQS模式寄存器171)，来指示存储器150关闭数据时钟RDQS。因此，响应于RDQS模式寄存器171的模式或设置，存储器150输出读取数据而不输出数据时钟RDQS(例如，在读取模式和/或操作的低速模式或第二模式中)。以这种方式，可以节省切换数据时钟RDQS的功率。
在560处，在训练模式中，由主机基于第一时钟来调整第二时钟的生成。在565处，在第二时钟的生成中，第二时钟与第一时钟同步。例如，参考图2，在训练模式和/或操作中，存储器150输出数据时钟RDQS，以允许主机110在生成内部时钟时校准内部设置，以接收来自存储器150的数据(例如，DQ)。例如，在训练模式和/或操作中，主机110基于数据时钟RDQS调整内部时钟的生成。内部时钟控制204在信号连接207上输出选择信号，使得多路复用器216选择信号连接222上的接收的数据时钟RDQS，并且在信号连接217上输出到相位检测器214。相位检测器214检测由多路复用器216输出的接收的数据时钟RDQS与信号连接215上的经校准基准时钟(来自经校准延迟电路212)之间的相位差。相位检测器214经由信号连接213将相位差输出到内部时钟控制204。
响应于信号连接213上的相位差，内部时钟控制204经由信号连接208调整经校准延迟电路212的设置。在训练模式和/或操作的后续循环中，经校准延迟电路212基于信号连接208上的设置来调整在信号连接211上接收的基准时钟，并且将经校准的基准时钟输出到多路复用器216和相位检测器214(经由信号连接215)。以这种方式，经校准延迟电路212的设置被调整，使得输出的经校准基准时钟与接收的数据时钟RDQS在相位和/或频率上同步。这种设置被存储(例如，由内部时钟控制204存储)，以在训练模式和/或操作之后的读取模式和/或操作中，经由使能电路218生成内部时钟(例如，第二时钟)。以这种方式，主机110将内部时钟(例如，第二时钟)与数据时钟RDQS(例如，第一时钟)同步以调整内部时钟的生成。
在570处，由主机的多路复用器在主机基于第一时钟接收数据和主机基于独立于第一时钟生成的第二时钟接收数据当中进行选择。例如，参考图2，多路复用器216在主机110基于数据时钟RDQS接收数据和主机基于不是根据数据时钟RDQS生成的内部时钟接收数据当中进行选择。例如，在高速模式中，内部时钟控制204将选择信号布置在信号连接207上，以便于多路复用器216选择信号连接222上的接收数据时钟。输入电路206_2基于所选择的接收的数据时钟RDQS(例如，由接收的数据时钟RDQS计时)，接收DQ上的数据(经由信号连接219、使能电路218、信号连接217)。在低速模式中，内部时钟控制204将选择信号布置在信号连接207上，以便于多路复用器216选择信号连接215上的经校准基准时钟。基于在信号连接208上提供的设置，经校准延迟电路212将经校准基准时钟输出到信号连接215上。
内部时钟控制204存储从先前的训练模式和/或操作获得的设置。该设置使得信号连接215上的经校准基准时钟(以及因此，信号连接219上的内部时钟)将与数据时钟RDQS在相位和/或频率上同步。此外，在低速模式中，基于信号连接217上的多路复用器216的输出，使能电路218使得内部时钟能够到信号连接219上。以这种方式，在低功率模式中，内部时钟独立于数据时钟RDQS而被生成。例如，在生成用于接收DQ上的数据的信号连接219上的内部时钟时，数据时钟RDQS不是输入(例如，未被多路复用器216选择)。
在580处，基于使能信号，由主机的使能电路使能在第二模式中生成第二时钟，并且禁止在读取操作的第一模式中生成第二时钟。例如，参考图4，时钟源202在信号连接411上将基准时钟提供给使能电路218。基于信号连接205上的使能信号，使能电路218使能在低速模式或第二模式中生成第二时钟，并且在读取模式和/或操作的高速模式或第一模式中禁止生成第二时钟。例如，在低速模式中，使能电路218将基准时钟提供到信号连接211上，并且将基准时钟提供到经校准延迟电路212。
基于在信号连接208上提供的设置，经校准延迟电路212将经校准基准时钟输出到信号连接215上。基于训练模式，内部时钟控制204在信号连接208上提供设置，使得信号连接215上的经校准基准时钟对应于内部时钟的版本。例如，经校准基准时钟或由经校准延迟电路212输出到信号连接215上的内部时钟的该版本与低速模式中的数据时钟RDQS的相位和/或频率同步。在一些示例中，低速模式中的数据时钟RDQS可以不由存储器150输出或不由主机110接收。在高速模式中，使能电路218禁止在多路复用器216的输入处(例如，在信号连接215上)生成内部时钟。例如，使能电路218向信号连接211和经校准延迟电路212提供基准时钟。以这种方式，由于不对读取模式和/或操作的高速模式使用内部时钟，因此，用于生成内部时钟的功率将被节省。
提供先前描述以使得本领域技术人员能够实践本文中描述的各个方面。对这些方面的各种修改对于本领域技术人员来说将是很清楚的，并且本文中定义的一般原理可以被应用于其他方面。因此，权利要求不旨在限于本文所示的方面，而是符合与权利要求的语言一致的全部范围，其中除非如此特别说明，否则对单数形式的元素的引用不旨在表示“一个且仅一个”，而是表示“一个或多个”。“示例性”一词在本文中用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不一定被解释为优于或胜于其他方面。除非另有特别说明，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”和“A、B、C或其任何组合”等组合包括A、B和/或C的任何组合，并且可以包括多个A、多个B或多个C。具体地，诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”和“A、B、C或其任何组合”等组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或A和B和C，其中任何这种组合可以包含A、B或C的一个或多个成员。本领域技术人员已知的或以后将知道的在本公开中描述的各个方面的元素的所有结构和功能等同物通过引用明确地并入本文并且旨在被权利要求所涵盖。此外，本文中公开的任何内容均不旨在专供于公众，无论权利要求中是否明确引用了这种公开。“模块”、“机制”、“元件”、“设备”等词语可能不能代替“部件”一词。因此，除非使用短语“用于…的部件”明确叙述该元素，否则任何权利要求元素均不得被解释为部件加功能。

Claims (20)

1.一种装置，包括：
主机，被配置为经由链路与存储器通信，所述主机还被配置为：
从所述存储器接收第一时钟，
在读取操作的第一模式中，基于所述第一时钟接收来自所述存储器的数据，
生成第二时钟，所述第二时钟独立于所述第一时钟被生成，以及
在所述读取操作的第二模式中，基于所述第二时钟接收来自所述存储器的数据。
2.根据权利要求1所述的装置，所述主机还被配置为：指示所述存储器在所述读取操作的所述第二模式中禁止输出所述第一时钟。
3.根据权利要求2所述的装置，所述主机还被配置为：在训练操作中，基于所述第一时钟调整所述第二时钟的生成。
4.根据权利要求3所述的装置，所述主机还被配置为：将所述第二时钟与所述第一时钟同步，以调整所述第二时钟的生成。
5.根据权利要求4所述的装置，所述主机还包括多路复用器，所述多路复用器被配置为：在所述主机基于所述第一时钟接收数据和所述主机基于独立于所述第一时钟而生成的所述第二时钟接收数据当中进行选择。
6.根据权利要求5所述的装置，所述主机还包括使能电路，所述使能电路被配置为：基于使能信号，使能在所述第二模式中生成所述第二时钟，并且禁止在所述读取操作的所述第一模式中生成所述第二时钟。
7.根据权利要求6所述的装置，所述使能电路还被配置为：禁止在所述读取操作的所述第一模式中在所述多路复用器的输入处生成所述第二时钟。
8.根据权利要求6所述的装置，所述使能信号具有对应于来自所述存储器的数据的突发长度的开启时段。
9.根据权利要求6所述的装置，还包括从计算系统、移动计算系统、物联网设备、虚拟现实系统或增强现实系统中的一者选择的设备，
所述设备包含所述存储器、所述主机和所述链路。
10.根据权利要求9所述的装置，所述第一时钟包括读取数据选通。
11.一种用以减小系统中的功率的方法，包括：
由主机从存储器接收第一时钟；
在读取操作的第一模式中，由所述主机并且基于所述第一时钟接收来自所述存储器的数据；
由所述主机生成第二时钟，所述第二时钟独立于所述第一时钟被生成；以及
在所述读取操作的第二模式中，由所述主机并且基于所述第二时钟接收来自所述存储器的数据。
12.根据权利要求11所述的方法，还包括：
由所述主机指示所述存储器在所述读取操作的所述第二模式中禁止输出所述第一时钟。
13.根据权利要求12所述的方法，还包括：
在训练模式中，由所述主机基于所述第一时钟调整所述第二时钟的生成。
14.根据权利要求13所述的方法，所述生成所述第二时钟还包括：
在所述第二时钟的生成中，由所述主机将所述第二时钟与所述第一时钟同步。
15.根据权利要求14所述的方法，还包括：
由所述主机的多路复用器，在所述主机基于所述第一时钟接收数据和所述主机基于不是根据所述第一时钟生成的所述第二时钟接收数据当中进行选择。
16.根据权利要求15所述的方法，还包括：
由所述主机的使能电路使能在所述第二模式中生成所述第二时钟，以及
由所述使能电路基于使能信号，禁止在所述读取操作的所述第一模式中生成所述第二时钟。
17.根据权利要求16所述的方法，所述使能电路禁止在所述读取操作的所述第一模式中在所述多路复用器的输入处生成所述第二时钟。
18.根据权利要求16所述的方法，所述使能信号具有对应于来自所述存储器的数据的突发长度的开启时段。
19.根据权利要求16所述的方法，所述第一时钟包括读取数据选通。
20.一种装置，包括：
主机，被配置为经由链路与存储器通信，所述主机还被配置为：
在训练模式中，以一频率从所述存储器接收时钟，
在读取操作的第一模式中，基于所述时钟接收来自所述存储器的数据，
禁止所述存储器生成所述时钟，
在所述读取操作的所述时钟被禁用的第二模式中，以所述频率接收来自所述存储器的数据。
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