TWI435334B - 揮發性及非揮發性記憶裝置之記憶體介面 - Google Patents

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Description

揮發性及非揮發性記憶裝置之記憶體介面
本發明大體而言係關於經由一介面來存取儲存於一記憶體裝置中之資料。
記憶體技術包括於記憶體裝置內，如DRAM或其他記憶體裝置，存取資料的需求。因而，各種定址的對策已被提出。
DRAM之可能的特性為位址多工。此技術能夠將位址劃分成兩半並且於位址匯流排接腳上依次地將每一半供應至晶片。
該晶片具有一大型記憶體電容器陣列，其係以行列的方式排列。為了讀取陣列中的某個位置，控制電路首先計算其列數，將其置於該DRAM之位址接腳上。然後觸發該列位址選擇(RAS)接腳，使該DRAM來讀取該列位址。於內部地，該DRAM連接所選擇之列至一組放大器，該放大器稱為感測放大器，來讀取該列中所有電容器的內容。然後，該控制電路將該所要的位置之行數置於相同的位址接腳上，及觸發該行位址選擇(CAS)接腳，使該DRAM來讀取該行位址。該DRAM利用此方式來選擇對應於該所選擇之行的感測放大器輸出。於一個稱為CAS存取時間的延遲之後，於DRAM之資料I/O接腳上該輸出被呈現在外部。
為了寫入資料至DRAM，該控制邏輯使用相同的二步驟定址方法，其在操作的開始時提供資料至該晶片，而非在操作的結束時自該晶片讀取資料。
在一個讀取或寫入的操作之後，控制電路將該RAS及該CAS接腳回復至原本的狀態，以備其下次的操作。於兩個操作之間該DRAM需有一特定的間隔時間，稱為預充電間隔。
一旦該控制電路選擇了一特定列，同時該DRAM持續該同一列的啟動，藉由置不同的行位址於位址接腳，每次地觸發CAS其可連續的選擇數個行。藉此將比使用全部行列的程序來存取每個位址來的快速。該方法有助於取得微處理器的指令，其在記憶體中係存放於連續的位址。
此外，指令的供給典型地係透過指令匯流排上之指令選通脈衝(strobe)來作提供。各種指令的總數係視指令匯流排上的接腳數而定，其可能有2N 個指令，N為指令匯流排上的接腳數。隨著各種指令需求的持續增加，指令匯流排需再作擴充。然而，核心尺寸(die size)係為應用導向積體電路(ASIC)設計中一個關鍵的因素，因此需減少指令匯流排上的接腳數。
進一步的，匯流排的大小亦和位於記憶體裝置與中央處理器(CPU)間之連接介面的全部大小有關。若需更高的資料量，便需於資料匯流排上選擇更多的連接接腳數。如此將會增加介面的大小。此外，位址匯流排上的接腳數及該介面接腳的總數決定了用於該介面上的記憶體類型，除此之外尚有通訊協定的問題。然而，關於不同種類之記憶體裝置的彈性應用尚未被考慮到。需要一個彈性的介面，促使各種具有不同性能之記憶體類型的使用，若以資料匯流排上之資料通透量來看的話。
隨著有關標準部件之彈性使用的需求日益增加，需要提供一記憶體介面使揮發性記憶體與非揮發性記憶體皆使用在同一介面上。然而，由於揮發性記憶體與非揮發性記憶體對於介面有不同的前提條件，因此需有該兩種記憶體類型皆適用的介面。
根據本發明之一態樣，提供一種用以經由一介面來存取儲存於一記憶體裝置中之資料的方法，包括經由至少一位址匯流排來定址該記憶體裝置上之資料，經由至少一指令匯流排來控制至少資料流進出該記憶體裝置，以及經由至少一資料匯流排來傳輸資料進出該記憶體，其中根據連接至該介面之記憶體類型來調整指令匯流排上之指令。
根據本發明之另一態樣，提供一種介接於一積體電路與一記憶體裝置間的介面，其包括用以定址資料之位址匯流排接腳、用以控制至少資料流進出該記憶體裝置之控制匯流排接腳、用以傳輸資料進出該記憶體裝置之資料匯流排接腳，以及根據連接至該介面之記憶體類型配置該介面來調整指令匯流排上之指令。
本發明之另一態樣係為一種包括一中央處理單元及一記憶體裝置之電腦系統，其中藉由上述之介面使該中央處理單元與記憶體裝置間有連結關係。
本發明之更進一步的態樣係為一電腦程式產品，具有儲存在電腦可讀取媒體上之電腦程式，該電腦程式包括操作至少一處理器來傳輸資料於一記憶體裝置與一積體電路之間的指令，而根據連接至該介面之記憶體類型於指令匯流排上之指令係可作調整的。
本發明之更進一步的態樣係為一種具有一中央處理單元及一記憶體裝置之行動通訊裝置，其包括用以介接於該中央處理單元與該記憶體裝置間之一介面，該介面包括用以定址該記憶體裝置上之資料之位址匯流排接腳、用以控制至少資料流進出該記憶體裝置的控制匯流排接腳、用以傳輸資料進出該記憶體裝置的資料匯流排接腳以及根據連接至該介面之記憶體類型配置該介面調整指令匯流排上之指令。
透過本發明之介紹，本發明之實施例降低了若干用以連接積體電路所需之IC接腳數，例如一記憶體積體電路，例如一動態隨機存取記憶體(DRAM)，乃至於其他電路系統，如一可攜式無線通訊終端機中的基頻電路。另外，透過彈性的提供資料匯流排上之資料流量、匯流排寬度及時序，經由根據本發明之實施例之一通用的介面可支援各種類型的記憶體裝置。例如，各種的揮發性記憶體裝置，例如靜態隨機存取記憶體(SRAM)及動態隨機存取記憶體(DRAM)可被使用在一相同的介面上而各種的非揮發性記憶體裝置，例如NOR及NAND快閃記憶體或非揮發隨機存取記憶體性(NVRAM)亦然。快閃記憶體可被使用成本地執行(eXecution In Place，XIP)模組，其亦可運作於該通用介面上。
將目前的記憶體介面擴充使用至非揮發性記憶體可能需要一記憶體控制器的設計，以考慮到不同技術間不同的初始存取時間(第一延遲)。例如，不同的非揮發性記憶體甚或揮發性記憶體技術可能會有不同的延遲時間。另外，於該通用的介面上不同記憶體技術的突發模式延遲亦須列入考慮的。進一步的，對於某些類型的記憶體來說寫入保護可能是必須的，而對其他類型的記憶體來說也許不需要寫入保護。
可以根據該裝置的種類來決定使用何種類型的記憶體。在低階的裝置中，可以使用配備有一諸如本發明所述之彈性界面的非揮發性記憶體。同樣的本發明所述之彈性界面其以具有足夠性能如同高階的DRAM介面來用於DRAM記憶體，因此，完全地摒除針對不同記憶體類型而需一個定做的介面。在只需非揮發性記憶體而不需DRAM記憶體之一裝置的實例中，本發明之介面能提供該系統比任一現有用於非揮發性記憶體類型的介面有更佳的性能。根據本發明之實施例之介面提供了附加交錯及管線至與該所使用記憶體類型無關的系統之可能性。
若有需要的話，特別是在高階及中階的裝置中，可輕易將該介面增加適用於靜態隨機存取記憶體(SRAM)和動態隨機存取記憶體(DRAM)、各種非揮發性記憶體，如NOR及NAND快閃記憶體或是非揮發性隨機存取記憶體記憶體(NVRAM)，以及大量儲存記憶體(Mass memory)類型，因而使得系統的設計更加的容易及更低的成本。
本發明之實施例提供一新技術用於一通用介面上控制及定址資料至記憶體裝置，根據連接至該介面之記憶.體類型來調整指令匯流排上之指令。
調整該指令可包含使用一晶片選擇訊號來選擇為該介面所支援的記憶體類型。
進一步的，可根據連接至該介面之記憶體類型使用指令匯流排上的指令來調整一第一延遲。可於該介面組態期間設定該第一延遲以存取該記憶體。
另外，可藉由於該記憶體中改變延遲暫存器設定來調整該第一延遲。
並且，可選擇性的，可根據連接至該介面之記憶體類型使用指令匯流排上的指令來調整一突發模式延遲。
為使不同記憶體類型的使用，可以支援對至少記憶體之一部分作寫入保護藉由使用指令匯流排上之寫入保護指令。該寫入保護可包含使用寫入保護於位址匯流排上。可以使用指令匯流排上經保留用於揮發性記憶體之指令來保護非揮發性記憶體之某些位址區域。
可以提供各種的時脈時序、各種的選通脈衝時序、可變的時脈頻率和有選擇性之DLL的可靠度。此外，例如藉由提供一儲存有不同時序資料之特定暫存器可將用以設定該彈性介面組態之數值儲存於該記憶體裝置中。
圖1係為一記憶體單元10透過一介面14被耦合至中央處理單元(CPU)12之概略方塊圖。除傳統的雙向資料信號線、位址信號線及控制信號線(例如一讀取/寫入信號線)外，該介面包含一指令子匯流排14A及一時脈信號線14B。就以位於一IC中之該記憶體單元10與該CPU 12分開的實例而言，各該介面14之信號線需透過一IC接腳或終端被連接至該記憶體單元10。在另一實施例中，該記憶體單元10及該CPU 12可被整合在同一IC封裝上或用其他的方式結合在同一IC封裝內。然而，在該實例中，該介面14仍介接至該記憶體單元10。可以藉由積體電路上之邏輯或一額外的CPU來實施用以介接至記憶體裝置的控制功能。
要注意的是可以將某些信號線置於可選擇的控制匯流排中。
如圖1所揭示之匯流排可以是控制、位址及資料(包括資料選通脈衝)匯流排。時脈訊號一般並非被歸類為一種匯流排。傳統的記憶體中，會有單一的時脈信號，但在較高階的記憶體中，會使用到需兩條信號線的不同時脈。
藉由用以定址資料的位址匯流排、用以控制至少資料流進出該動態隨機存取記憶體的控制匯流排、用以傳輸資料進出該動態隨機存取記憶體的資料匯流排以及藉由提供時脈信號至該動態隨機存取記憶體之時脈14B來配置介於該CPU與記憶體裝置間的介面14。藉由指令子匯流排14A來擴充該控制匯流排。可以使用指令子匯流排14A來調整延遲時序及/或提供寫入保護模式。
可以安排介面14更改用以傳輸資料進出該動態隨機存取記憶體10的資料匯流排上之資料流量。該介面可以接收控制匯流排上之指令來修改該資料流量，例如透過至少一個控制匯流排上之指令使得在一時脈週期內被傳輸在資料匯流排上之資料位元數係可調整的。可以將該資料流量儲存在DRAM 10之一特定暫存器中。
可以將資料匯流排上之資料匯流排寬度更改成像是x2、x4、x8、x16...等。可於該控制匯流排上提供該等值。可將該等值儲存於特定暫存器中。
所述之介面14可使各種類型的記憶體10連接至該CPU，其中可以經由設定該資料流量、資料匯流排寬度、延遲、突發模式及/或寫入保護來說明該記憶體之性能。可以用低針腳數及低資料量來操作於低階的系統，而可以用一較高的資料量來操作於高階的系統，其中該較高的資料量可為較高品質的記憶體10所支援。
例如可以透過模式暫存器設定(mode register set，MRS)週期來設定該每一時脈之資料週期及突發長度。可以分別的設定該些值。可使用一個MRS週期來配置該突發長度及可使用一個MRS週期來配置該些每一時脈之資料週期。
亦可修改時脈14B上之時脈頻率。例如可以是介於1MHz至266MHz間，甚或更高的值。隨著一記憶體10的數位鎖定迴路(DLL)選擇的啟動，可使該時脈與選通脈衝信號保持同步。當該時脈頻率動態地改變時，可利用額外之時脈使該DLL達到穩定。
舉例來說由記憶體10及CPU 12構成之一通訊終端之一部件，如行動電話，其可能亦有一無線的部分，例如用以耦合到至少一天線16C之一射頻(RF)收發器16，其具有一RF發射器16A及一RF接收器16B。在該實例中，相對於RF部分20，可以考慮將記憶體10及CPU 12組成該通訊終端之基頻(BB)部分18之一部件。要注意的是在該實施例中該CPU 12可為，或是可耦合至，一數位訊號處理器(DSP)或等效之高速處理邏輯。
大體而言，本發明之各種裝置的實施例，其中根據本發明來建構及運作的電路，其可以被包含在，但並非侷限於此，行動電話、具有或不具有無線通訊功能之個人數位助理(PDA)、具有或不具有無線通訊功能之可攜式電腦、具有或不具有無線通訊功能之影像擷取裝置(例如數位相機)、具有或不具有無線通訊功能之遊戲裝置、具有或不具有無線通訊功能之音樂儲存及播放裝置、允許無線或有線網際網路存取與瀏覽之網際網路裝置和有加入上述功能作結合之可攜式單元、終端及裝置。
要注意的是在圖1之實施例中指令子匯流排14A包含兩條信號線，稱為CMD0及CMD1。指令子匯流排14A上亦可有多於兩條的信號線。該電路可以配合該時脈信號之n個連續邊緣轉換來操作於子指令匯流排上，其中n>＝2。
可以對每一條指令子匯流排14A信號線之狀態於每一時脈脈波取樣兩次，一次在上升邊緣以及一次在下降邊緣。如此將使得每一時脈脈波有兩個信號線狀態，以及提供藉由利用指令子匯流排14A中之兩條信號線可編碼多達16個獨立的指令之能力。要注意的是，可以安排該時脈邊緣的取樣以便首先使用下降邊緣來對CMD0及CMD1作取樣，接著在下一個上升邊緣之後。在任一情況中使用兩個連續時脈邊緣來取樣出至少一其他信號線之狀態或位階來決定該經至少一其他信號線的位階所編碼之資訊。
進階的指令可於圖2中說明。例如當時脈信號14B之上升邊緣CMD0為高(“1”)及CMD1為高(“1”)與於時脈信號14B之下降邊緣CMD0為低(“0”)及CMD1為低(“0”)可以進入MRS週期。將記憶體單元10中之控制邏輯10A所解譯出之該四個信號線狀態(1100，如圖3)之序列作為一模式暫存器設定(MRS)指令之接收。該MRS指令允許進入一模式暫存器設定指令模式，其可配置突發長度、每一時脈之資料週期、資料匯流排寬度、第一延遲、突發延遲、寫入保護......等設定。
圖2揭示一同時用於SRAM、DRAM、NAND及NOR快閃記憶體及/或NVRAM之示範性指令集。DRAM毋需用到該全部的指令集。介面14可運用該些指令，該些指令並非被該介面之一單獨之DRAM或SRAM的使用所占用。可應用該為DRAM或SRAM所用之同一指令集亦使用於該介面14上之非揮發性記憶體。例如，藉由使用兩個定義為DRAM或SRAM所用之RFU指令來完成改變該第一延遲時間。該兩個指令可為非揮發性指令1及非揮發性指令2。
例如，當於時脈信號14B之上升邊緣時CMD0為高(“1”)及CMD1為高(“1”)與於時脈信號14B之下降邊緣時CMD0為低(“0”)及CMD1為高(“1”)，經由介面14之子指令匯流排14A上可以將非揮發性指令1從該ASIC傳送至該記憶體裝置。
為記憶體單元10中之控制邏輯10A所解譯出之該四個信號線狀態(1101)序列的接收作為一非揮發性指令之接收。
當指令”1101”被接收時該記憶體裝置可以進入一MRS模式。位址匯流排上之信號可以被解譯成指令。該位址匯流排上之特定的位址信號可視為特定的指令，例如非揮發性抹除指令。使用該位址信號來作不同非揮發性特定指令之間的區別。
對於DRAM及NVRAM來說某些指令亦可能是相同的，例如讀取指令(0100)。
當使用非揮發性記憶體裝置時，亦可使用一指令(1110)帶有一變化的位址，其中該變化的位址可作不同指令之間的區別，例如ID讀取、抹除.....等。”1110”及”1101”兩者皆被使用或只有其中之一。
有關執行的其他實例可為使用不另外用在一非揮發性記憶體類型中的指令，如自動更新(0010)或預充電(1001)。
若單使用可資使用的指令”1110”及”1101”，而有所不足，尚需有更多的指令時，該些自動更新或預充電指令可以被額外地作使用，因為非揮發性記憶體不需用到自動更新或預充電指令。當使用自動更新及預充電作為用於非揮發性記憶體裝置之指令，毋須再定義新指令。如此將能夠於現存裝置中更輕易的執行。
圖3揭示一用以設定延遲時序之方法。
由於相較於揮發性記憶體，非揮發性記憶體裝置很有可能有不同型態的CAS延遲，因此可以執行一個別的非揮發性模式暫存器設定。
鑑於此目的，可以經由介面14將指令(1100)自CPU 12傳送至記憶體裝置10，尤其是經由子指令匯流排14A(步驟300)，可經由該記憶體裝置來解譯出該指令(1100)之接收以進入一MRS模式(步驟302)。於該MRS模式可以使用位址及/或資料匯流排線中之可變化的位元符來設定其延遲設定(步驟304)。對於CAS延遲來說，此方法將有效的增加其設定的靈活性。
目前DRAM通常會有2或3個週期的CAS延遲，而其係由模式暫存器設定之指令來完成設定。非揮發性記憶體可能會需要更大的值，例如10個週期。於目前的模式暫存器中尚無法作10個週期的設定，因此需一新增加的模式暫存器設定。然而DRAM可以仍使用其標準的模式暫存器而非揮發性記憶體可以使用其特有之具有較大CAS延遲設定的模式暫存器。
在一MRS指令(1100)之接收和位址及/或資料匯流排上之延遲設定後該MRS模式可被結束(步驟306)。
為了設定延遲時序，CPU 12可經由介面14向記憶體裝置10要求其延遲設定之範圍。然後CPU 12可將其本身且還有該記憶體設定至合適的值。然而，亦有可能在該系統之製造期間，已配置CPU 12一合適之延遲時序設定以及經由MRS模式將記憶體裝置設定至一合適的模式。
若非揮發性技術例如NVRAM與揮發記憶體被使用於同一介面上，某些寫入保護是需要的。一提供寫入保護之介面可被包括DRAM、SRAM、NVRAM、NOR快閃記憶體......等所使用。
對於內含有重要資料，諸如作業系統的非揮發性記憶體大部分需要一具有寫入保護之介面。然而有時去保護一揮發性記憶體上之資料是重要的，因而具有寫入保護之一記憶體介面將增進一系統之功能甚至是揮發性記憶體之存取時。此種情況之一實例，可以是作業系統圖像，其可能已被從大量儲存記憶體載入至該揮發性記憶體。
當碼或資料被儲存在非揮發性記憶體時某些區域需要作保護，例如作業系統區域。目前DRAM介面並無提供任何方法來保護非揮發性記憶體區域。
於一通用記憶體介面中具有一寫入保護之特性使揮發性記憶體及非揮發性記憶體皆得以相同的介面協定及相同的介面來使用甚至是在完全相同的介面上。
可以導入寫入保護之功能，藉由使用一寫入保護(WP)信號在介面14上。該寫入保護信號可為一位址匯流排上之信號就如同指令匯流排上之一特定指令。亦可以一擴充模式暫存器設定或以一指令匯流排上之個別的指令的方式導入寫入保護之功能。
例如可以於位址匯流排上用一WP信號來同時使用自動更新及預充電指令。位址匯流排上之該WP信號可告知是否該特定經定址之區塊係被保護的。可以同時使用具有新的寫入保護指令之一(或更多)位址信號來選擇類型或保護。使用一個特定WP位址信號於該介面上提供寫入及寫入&讀取保護特性。
例如，只要接收到一WP信號即啟動對於一特定位址區域之寫入保護，不再允許任何寫入動作。同樣的可適用於限制讀取動作。在一較先進的方法中，可以使用指令匯流排上連同一新的”寫入保護指令”之一或更多個位址信號來選擇類型或保護，例如可用一特定的位址信號來選擇保護的類型，諸如寫入/寫入&讀取。可以使用位址匯流排上之其餘的位址信號來選擇欲受保護或是不受保護之位址區塊。若位址匯流排上之位址信號不足用來選取位址區塊，亦可使用資料匯流排上之資料信號。
可以使用位址匯流排上之其餘的位址信號來選擇欲受保護或是不受保護之區塊。
該介面能夠以一模式暫存器設定指令來存取用於組態之暫存器。可以使用該模式暫存器設定指令來寫入至該些暫存器。藉由位址信號可以完成實際的暫存器組態。可以使用庫位址(bank address)BA0及BA1來選擇欲被寫入之暫存器。可以使用BA0＝”0”及BA1＝”0”以配合揮發性記憶體來配置CAS延遲、突發類型、突發長度等。
配合行動裝置用之SDRAM及行動裝置用之DDR可使用BA0＝”0”及BA1＝”1”以用於擴充模式暫存器(驅動強度、部分陣列更新、溫度補償更新組態)。PC用之DDR使用BA0＝”1”及BA1＝”0”來用於擴充模式暫存器(DLL、驅動強度)。
目前BA0＝”1”及BA1＝”1”尚未被使用到。對該彈性介面而言提出使用BA0＝”1”及BA1＝”1”來用於導入寫入保護模式。藉由發佈”寫入保護暫存器設定”指令(以BA0＝”1”及BA1＝”1”之模式暫存器指令)可以保護該些區塊。
圖4揭示用以對一特定記憶體區域提供寫入保護之一流程圖。如前文所述，當於該介面上使用非揮發性記憶體時，自動更新或預充電等指令並未被使用於控制匯流排上。自動更新或預充電等指令也許不需用於揮發性記憶體裝置。在非揮發性記憶體中利用該些指令可允許該些記憶體進入一寫入保護模式。若揮發性記憶體有使用到，該些指令即無法使用於寫入保護。若然則需要一新的指令。於本發明之觀點，有兩種執行是可能的。根據一種執行，非揮發性記憶體及揮發性記憶體皆使用一新的指令。根據另一種執行，非揮發性記憶體使用現存的揮發性記憶體指令，而揮發性記憶體使用一新的指令。
例如，接收子指令匯流排14A上之自動更新指令或自我更新指令(步驟400)，可以使該記憶體裝置進入寫入保護模式(步驟402)。
於非揮發性記憶體中當接受到(步驟400)該些指令其中之某一個之後，該記憶體裝置可以解譯每一個記憶體存取當作一寫入保護指令。該實例中，於位址匯流排上所接收之一區塊位址(步驟404)可以用來確認(步驟406)哪一些位址區塊係為受寫入保護的。然而，亦可用所述之方法來對一排或頁或任何其他記憶體區域作保護。
對於該些位址區塊來說，一寫入保護被啟動(步驟408)。寫入保護是否被啟動可以根據位址匯流排上之較低位元的狀態而定。例如，可以用位址匯流排上最低位元來確認寫入保護的啟動。於該些位址區塊受到保護後(步驟408)，該記憶體裝置可再次的被導回標準模式(normal mode)。就如經由在介面14上再次的傳送一預充電指令或一自我更新指令(步驟410)，而在該指令之接收後，進入標準模式(步驟412)。
根據本發明之另一實施例，一個(或更多個)位址信號連同一寫入指令可被用來指示是否使用密碼保護。若只有用一個位址信號來指示密碼保護，可能有兩種情況：使用密碼保護與不使用密碼保護。
隨著位址匯流排上可用之多於一個的位址信號，有更多的密碼可被用於保護(使用者密碼、作業系統密碼等)。例如，資料匯流排上之信號亦可被解譯成密碼。
當該介面支援突發寫入時，可用序列的方式來傳送該密碼，例如該序列的方式可以是用8個字元(16個位元)的突發，該密碼長度可以是16個位元組。於該介面上可仍舊將讀取指令解譯成標準讀取，致使XIP的使用。
根據本發明之一實施例已可將寫入保護使用於現有用於如DDR、SDRAM或RAMBUS等記憶體裝置的介面。
如圖5所示，可將列位址R分成兩個部分Ra 、Rb 及將行位址C分成兩個部分Ca 、Cb 。藉由將列位址R分成Ra 、Rb 部分及將行位址C分成Ca 、Cb 部分，可減少相當於兩倍的位址匯流排ADDRESS之接腳數。所述之實例中，所劃的部分之數量N＝2及一示範的位址匯流排大小ADR＝13會有接腳總數T，根據本發明之一實施例。
可從時序圖所示來看，於時序圖第一上升邊緣之開始的地方，提供該列位址R之第一部分Ra 。在其之後，緊接著該時序時脈信號CLOCK或選通脈衝之下降邊緣提供列位址R之第二個部分Rb 。藉此，隨著半個時脈週期的延遲，該完整的列位址被提供。隨著兩個上升邊緣的延遲，提供該行位址兩個部分Ca 、Cb 。
如圖5所示，於該兩個上升邊緣之延遲後的第一個下降邊緣，提供行位址C之第一個部分Ca 。然而，行位址可包含超過兩個部分。根據本發明之實施例，在此類的實例中，有可能傳送第一部分會早於該兩個上升邊緣之延遲後的第一個下降邊緣。關於較早的來傳送行位址之唯一的前提可為該列位址需被完全的傳送。
然後可於暫時連續的上升邊緣提供該行位址C之第二部分Cb 。儘管該位址資訊被分成兩個部分，隨著半個時脈週期的延遲列位址R被提供及同時行位址C被提供如同沒有分開之位址資訊。資料同時被提供在資料匯流排如同沒有分開之位址資訊。控制器或中央處理單元可能會開始傳送行位址C而早於標準定址的半個時脈週期，此時行位址並非被延遲半個時脈週期。
圖6揭示一消費性電子裝置2，其包括一中央處理器單元CPU 12、位於CPU 12與大量儲存記憶體裝置10.2間之一第一通用介面14.1、位於CPU 12與揮發性記憶體裝置10.1間之一第二通用介面14.2及位於CPU 12與非揮發性記憶體裝置10.3(例如XiP)間之一第三通用介面14.3。所有的介面14係為同一種類。藉由賦予彈性的延遲、突發、寫入保護等設定該介面協定支援大量儲存記憶體10.2、揮發性記憶體裝置10.1及非揮發性記憶體裝置10.3。
記憶體裝置10.1包括處理的構件10.1C及記憶體庫10.D以儲存實際的資料。
大量儲存記憶體裝置10.2，例如可以是一電腦程式產品，如同一資料載體，其可提供一電腦程式經由介面14.1至CPU 12以供擷取來自記憶體裝置10.1或10.3的資料。
該電腦程式包括指令操作至少一處理器來傳輸資料於一動態隨機存取記憶體與一應用導向積體電路(ASIC)間，就如更改用以傳輸資料進出該動態隨機存取記憶體之資料匯流排上的資料流量，也就是透過控制匯流排上之至少一指令則在一個時脈週期內被傳輸於資料匯流排上之資料位元數是可做調整的。
2‧‧‧消費性電子裝置
10‧‧‧記憶體
10.1‧‧‧揮發性記憶體裝置
10.2‧‧‧大量儲存記憶體裝置
10.3‧‧‧非揮發性記憶體裝置
10A‧‧‧控制邏輯
10.1C‧‧‧處理器
10.1D‧‧‧記憶體庫
12‧‧‧CPU
14‧‧‧介面
14.1‧‧‧第一通用介面
14.2‧‧‧第二通用介面
14.3‧‧‧第三通用介面
14B‧‧‧時脈
14A‧‧‧指令子匯流排
16‧‧‧收發器
16A‧‧‧RF發射器
16B‧‧‧RF接收器
16C‧‧‧天線
18‧‧‧基頻部分
20‧‧‧射頻部分
圖1為一中央處理單元經由一介面耦合至一記憶體之一概略方塊圖，其中該匯流排包括複數條指令信號線、位址信號線、區塊信號線及控制信號線。
圖2為根據本發明之一實施例之經傳送於指令子匯流排之各種指令的列表。
圖3為根據本發明之實施例之一延遲設定方法之流程圖。
圖4為根據本發明之實施例之一寫入保護設定方法之流程圖。
圖5為一記憶體定址之時序圖。
圖6為根據本發明之實施例之使用該本發明之方法及記憶體裝置之一消費電子裝置。
10．．．記憶體
10A．．．控制邏輯
12．．．中央處理單元
14．．．介面
14A．．．指令子匯流排
14B．．．時脈
16．．．收發器
16A．．．RF發射器
16B．．．RF接收器
16C．．．天線
18．．．基頻部分
20．．．RF部分

Claims (22)

  1. 一種用以控制記憶體之方法，其包含下列步驟：-經由一通用介面藉由將資料定址於一連接的依電性或非依電性記憶體裝置上來提供存至及取自具有不同能力種類之不同依電性及非依電性記憶體裝置，及-經由該通用介面控制至少一資料流入及流出自該連接的記憶體裝置；及-經由該通用介面之至少一資料匯流排轉移資料進出該連接的依電性或非依電性記憶體裝置；-其中該通用介面上之指令係取決於連接於該通用介面之該依電性或非依電性記憶體裝置而調整，及-其中係經由該通用介面從該連接的依電性及非依電性記憶體裝置要求該依電性及非依電性記憶體裝置之一潛伏設定範圍，及-一潛伏時間係接著藉由改變一潛伏暫存器設定至該潛伏設定範圍中之一值而設定，-使得具有不同資料能力種類之該等不同依電性或非依電性記憶體裝置的類型可與該通用介面一起使用。
  2. 如申請專利範圍第1項之方法，進一步提供定址資料於選自該等不同類型之一類型之一連接的依電性或非依電性記憶體裝置上；及經由該介面控制至少資料流入及流出該連接的依電性或非依電性記憶體裝置。
  3. 如申請專利範圍第1項之方法，進一步經由該通用介面之至少一資料匯流排提供轉移資料進出該連接的依電性或非依電性記憶體裝置。
  4. 如申請專利範圍第1項之方法，進一步經由至少一位址匯流排提供定址資料於該記憶體裝置上；及經由 至少一指令匯流排控制至少資料流入及流出該記憶體裝置。
  5. 如申請專利範圍第1項之方法，進一步包含取決於連接於該介面之該依電性或非依電性記憶體裝置使用指令匯流排上之指令來調整至少一突發模式潛伏時間。
  6. 如申請專利範圍第1項之方法，其中用於調整該潛伏時間之該等指令係被保留以供與其他類型之記憶體裝置作不同的用途。
  7. 如申請專利範圍第1項之方法，其中該潛伏時間係於組配該介面期間設定，用以存取該記憶體裝置。
  8. 如申請專利範圍第1項之方法，進一步包含使用於該指令匯流排上之寫入保護指令來寫入保護該依電性或非依電性記憶體裝置之至少一部分。
  9. 如申請專利範圍第8項之方法，其中該寫入保護進一步包括使用於該位址匯流排上之寫入保護指令。
  10. 如申請專利範圍第1項之方法，進一步包含使用該指令匯流排上之保留給依電性記憶體裝置的指令來寫入保護非依電性記憶體裝置之位址區域。
  11. 如申請專利範圍第1項之方法，進一步包含使用擴充模式暫存器設定來寫入保護該記憶體裝置之位址區域。
  12. 如申請專利範圍第1項之方法，進一步包含以該指令匯流排上之指令對下述類型之記憶體裝置之至少一個寫入保護：(A)DDR；(B)SDRAM；(C)RAMBUS。
  13. 如申請專利範圍第1項之方法，進一步包含使用一晶片選擇訊號選擇由該介面所支援的依電性或非依電性之記憶體裝置。
  14. 一種用以控制記憶體之設備，其包含：-一通用介面，該通用介面係用以在一積體電路與具有不同能力之能力種類的多個不同依電性及非依電性記憶體裝置中之任一連接者之間介接，該通用介面用以定址資料於一連接的依電性或非依電性記憶體裝置上及用以經由該通用介面控制至少一資料流入及流出該連接的記憶體裝置；其中：-該通用介面係組配成取決於連接至該通用介面之該依電性或非依電性記憶體裝置調整指令及組配成經由該通用介面從該連接的依電性及非依電性記憶體裝置要求一潛伏設定範圍，及藉由改變一潛伏暫存器設定至該潛伏設定範圍中的一值來設定一潛伏時間，使得具有不同能力類型之不同類型之該等依電性或非依電性記憶體裝置可與該通用介面一起使用。
  15. 如申請專利範圍第14項之設備，進一步提供一用以定址資料之位址匯流排；一用以控制至少一資料流入及流出該依電性或非依電性記憶體裝置之控制匯流排；及一用以轉移資料進出該依電性或非依電性記憶體裝置之資料匯流排。
  16. 如申請專利範圍第15項之設備，進一步提供一用以轉移資料進出該連接的依電性或非依電性記憶體裝置之資料匯流排。
  17. 一種行動通訊裝置，備有一中央處理單元及含 有如申請專利範圍第15項所述之一設備的一依電性或非依電性記憶體裝置。
  18. 一種積體電路，含有如申請專利範圍第15項所述之一設備。
  19. 一種電腦系統，其包含一中央處理單元及一記憶體裝置，其中該中央處理單元係經由如申請專利範圍第15項所述之設備連接於該記憶體裝置。
  20. 如申請專利範圍第19項之電腦系統，其中複數之記憶體裝置係連接於該處理單元。
  21. 如申請專利範圍第20項之電腦系統，其中該處理單元係配置以選擇連接於該介面之該依電性或非依電性記憶體裝置。
  22. 一種具有一電腦程式儲存於其上之電腦程式產品，該程式包括指令，該等指令運作至少一處理器進行下列動作：-經由藉由將資料定址在一連接的依電性或非依電性記憶體裝置上在一通用介面之間轉移資料，該通用介面用以在一積體電路與具有不同能力種類之不同依電性及非依電性記憶體裝置的任一連接者間介接；-經由該通用介面來至少控制資料流入及流出該連接的依電性或非依電性記憶體裝置；-經由該通用介面之至少一資料匯流排來轉移資料進出該連接的依電性或非依電性記憶體裝置；-取決於連接至該通用介面之該依電性或非依電性記憶體裝置來調整該通用介面上之指令；-經由該通用介面從該連接的依電性及非依電性記憶體裝置要求該依電性及非依電性記憶體裝置之一潛伏 設定範圍；以及-藉由改變一潛伏暫存器設定至該潛伏設定範圍中之一值設定一潛伏時間，使得具有不同資料能力種類之該等不同類型的依電性或非依電性記憶體裝置可與該通用介面一起使用。
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