JP2002197863A - メモリ制御装置、情報処理装置、メモリ制御方法及び記憶媒体 - Google Patents
メモリ制御装置、情報処理装置、メモリ制御方法及び記憶媒体Info
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- JP2002197863A JP2002197863A JP2000395916A JP2000395916A JP2002197863A JP 2002197863 A JP2002197863 A JP 2002197863A JP 2000395916 A JP2000395916 A JP 2000395916A JP 2000395916 A JP2000395916 A JP 2000395916A JP 2002197863 A JP2002197863 A JP 2002197863A
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Abstract
(57)【要約】
【課題】 同期ＣＬＫＡのサイクルタイムが短い場合
（周波数が高い場合）や、メモリコントローラと同期式
メモリの間の距離が物理的に長い場合でも、確実に信号
の伝達を行うことを可能としたメモリ制御装置、情報処
理装置、メモリ制御方法及び記憶媒体を提供する。 【解決手段】 ＣＬＫＡ２０８よりも位相が遅れたＣＬ
ＫＢ１０２を発生するＣＬＫ位相調整部１０１と、メモ
リコントローラ２０２から出力されＳＤＲＡＭ２０６へ
入力される信号の一部または全部をＣＬＫＢ１０２に同
期して保持する信号ラッチ部１００とを備え、メモリコ
ントローラ２０２が、ＣＬＫＡ２０８に同期して信号の
入出力を行い、信号ラッチ部１００が、ＣＬＫＢ１０２
に同期して信号の入出力を行い、ＳＤＲＡＭ２０６が、
ＣＬＫＡ２０８に同期して信号の入出力を行う。
（周波数が高い場合）や、メモリコントローラと同期式
メモリの間の距離が物理的に長い場合でも、確実に信号
の伝達を行うことを可能としたメモリ制御装置、情報処
理装置、メモリ制御方法及び記憶媒体を提供する。 【解決手段】 ＣＬＫＡ２０８よりも位相が遅れたＣＬ
ＫＢ１０２を発生するＣＬＫ位相調整部１０１と、メモ
リコントローラ２０２から出力されＳＤＲＡＭ２０６へ
入力される信号の一部または全部をＣＬＫＢ１０２に同
期して保持する信号ラッチ部１００とを備え、メモリコ
ントローラ２０２が、ＣＬＫＡ２０８に同期して信号の
入出力を行い、信号ラッチ部１００が、ＣＬＫＢ１０２
に同期して信号の入出力を行い、ＳＤＲＡＭ２０６が、
ＣＬＫＡ２０８に同期して信号の入出力を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置、
情報処理装置、メモリ制御方法及び記憶媒体に関し、特
に、情報処理システムにおいてメモリコントローラから
同期式メモリに対する信号の伝達を確実に行う場合に好
適なメモリ制御装置、情報処理装置、メモリ制御方法及
び記憶媒体に関する。
情報処理装置、メモリ制御方法及び記憶媒体に関し、特
に、情報処理システムにおいてメモリコントローラから
同期式メモリに対する信号の伝達を確実に行う場合に好
適なメモリ制御装置、情報処理装置、メモリ制御方法及
び記憶媒体に関する。
【０００２】
【従来の技術】従来、中央処理装置（ＣＰＵ）、メモリ
コントローラ、同期式メモリ等を備えた情報処理システ
ムにおいて、メモリコントローラを介し同期式メモリに
対するアクセス制御等を行うメモリ制御システムがあ
る。
コントローラ、同期式メモリ等を備えた情報処理システ
ムにおいて、メモリコントローラを介し同期式メモリに
対するアクセス制御等を行うメモリ制御システムがあ
る。
【０００３】図８は従来例に係るメモリ制御システムの
構成を備えた情報処理システムの概略構成を示すブロッ
ク図である。図中、８０１はＣＰＵであり、ＲＯＭ８０
３に格納されたプログラムに従って動作する。８０２は
メモリコントローラであり、ＣＰＵ８０１からＲＯＭ８
０３やＲＡＭ８０４、及びメモリモジュール８０５上に
実装された同期式メモリ（Ｓｙｎｃｒｏｎｏｕｓ ＤＲ
ＡＭ、以降ＳＤＲＡＭと略称）８０６へのアクセスの制
御を行う。８０７は水晶発振器であり、システムに同期
用のＣＬＫ（クロック）を供給する。図中８０９はＣＬ
ＫＡである。
構成を備えた情報処理システムの概略構成を示すブロッ
ク図である。図中、８０１はＣＰＵであり、ＲＯＭ８０
３に格納されたプログラムに従って動作する。８０２は
メモリコントローラであり、ＣＰＵ８０１からＲＯＭ８
０３やＲＡＭ８０４、及びメモリモジュール８０５上に
実装された同期式メモリ（Ｓｙｎｃｒｏｎｏｕｓ ＤＲ
ＡＭ、以降ＳＤＲＡＭと略称）８０６へのアクセスの制
御を行う。８０７は水晶発振器であり、システムに同期
用のＣＬＫ（クロック）を供給する。図中８０９はＣＬ
ＫＡである。
【０００４】メモリコントローラ８０２とＳＤＲＡＭ８
０６間の制御信号には、ＣＳｎ、ＲＡＳｎ、ＣＡＳｎ、
ＷＥｎ、ＤＱＭ等の信号があり、これらの信号の組み合
わせにより、ＳＤＲＡＭ８０６に対してコマンドを発行
する。ＣＰＵ８０１とメモリコントローラ８０２の間、
メモリコントローラ８０２とＲＯＭ８０３の間、及びメ
モリコントローラ８０２とＲＡＭ８０４の間にも、制御
信号やアドレス信号、データ信号などが存在するが、図
８では略式表記している。
０６間の制御信号には、ＣＳｎ、ＲＡＳｎ、ＣＡＳｎ、
ＷＥｎ、ＤＱＭ等の信号があり、これらの信号の組み合
わせにより、ＳＤＲＡＭ８０６に対してコマンドを発行
する。ＣＰＵ８０１とメモリコントローラ８０２の間、
メモリコントローラ８０２とＲＯＭ８０３の間、及びメ
モリコントローラ８０２とＲＡＭ８０４の間にも、制御
信号やアドレス信号、データ信号などが存在するが、図
８では略式表記している。
【０００５】メモリモジュール８０５上のＳＤＲＡＭ８
０６の詳細な構成については図９に示す。図９は８ｂｉ
ｔのデータバス幅を備えたＳＤＲＡＭを４個使用して３
２ビット幅のシステムを構成した例である。
０６の詳細な構成については図９に示す。図９は８ｂｉ
ｔのデータバス幅を備えたＳＤＲＡＭを４個使用して３
２ビット幅のシステムを構成した例である。
【０００６】上記のような構成を備えた情報処理システ
ムにおいて、ＣＰＵ８０１からＳＤＲＡＭ８０６に対し
て８ｂｅａｔの連続したデータ・ライト要求が発行され
た場合の、メモリコントローラ８０２とＳＤＲＡＭ８０
６間のＩ／Ｆタイミングを図１０に示す。メモリコント
ローラ８０２は、Ｔ０サイクルでＳＤＲＡＭ８０６の書
き込みバンクを指定し、続くＴ２サイクル以降でデータ
のライトを行う。そして、Ｔ１１サイクルでプリチャー
ジコマンドを発行し、８ｂｅａｔのライトサイクルを終
了させている。
ムにおいて、ＣＰＵ８０１からＳＤＲＡＭ８０６に対し
て８ｂｅａｔの連続したデータ・ライト要求が発行され
た場合の、メモリコントローラ８０２とＳＤＲＡＭ８０
６間のＩ／Ｆタイミングを図１０に示す。メモリコント
ローラ８０２は、Ｔ０サイクルでＳＤＲＡＭ８０６の書
き込みバンクを指定し、続くＴ２サイクル以降でデータ
のライトを行う。そして、Ｔ１１サイクルでプリチャー
ジコマンドを発行し、８ｂｅａｔのライトサイクルを終
了させている。
【０００７】次に、ＣＰＵ８０１からＳＤＲＡＭ８０６
に対して８ｂｅａｔの連続したデータ・リード要求が発
行された場合の、メモリコントローラ８０２とＳＤＲＡ
Ｍ８０６間のＩ／Ｆタイミングを図１１に示す。メモリ
コントローラ８０２は、Ｔ０サイクルでＳＤＲＡＭ８０
６の読み出しバンクを指定し、続くＴ４サイクル以降で
リードデータの取り込みを行う。そして、Ｔ１０サイク
ルでプリチャージコマンドを発行し、８ｂｅａｔのリー
ドサイクルを終了させている。
に対して８ｂｅａｔの連続したデータ・リード要求が発
行された場合の、メモリコントローラ８０２とＳＤＲＡ
Ｍ８０６間のＩ／Ｆタイミングを図１１に示す。メモリ
コントローラ８０２は、Ｔ０サイクルでＳＤＲＡＭ８０
６の読み出しバンクを指定し、続くＴ４サイクル以降で
リードデータの取り込みを行う。そして、Ｔ１０サイク
ルでプリチャージコマンドを発行し、８ｂｅａｔのリー
ドサイクルを終了させている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術においては下記のような問題点があった。
た従来技術においては下記のような問題点があった。
【０００９】（１）第一の問題点 上記図８に示したような従来の構成例では、同期ＣＬＫ
Ａのサイクルタイムが短い場合（周波数が高い場合）
や、メモリコントローラと同期式メモリの間の距離が物
理的に長い場合は、信号の遅延が大きな問題となってく
る。特に、アドレス信号や、コマンドを形成するＣＳ
ｎ、ＲＡＳｎ、ＣＡＳｎ、ＷＥｎ等の制御信号は、上記
図９、図３に示すように複数のＳＤＲＡＭに接続される
ことが多い。
Ａのサイクルタイムが短い場合（周波数が高い場合）
や、メモリコントローラと同期式メモリの間の距離が物
理的に長い場合は、信号の遅延が大きな問題となってく
る。特に、アドレス信号や、コマンドを形成するＣＳ
ｎ、ＲＡＳｎ、ＣＡＳｎ、ＷＥｎ等の制御信号は、上記
図９、図３に示すように複数のＳＤＲＡＭに接続される
ことが多い。
【００１０】その場合、それぞれ１個のＳＤＲＡＭにし
か接続されないデータ信号に比べて負荷が重くなる。こ
の負荷は、主として接続先のデバイス入力端子がもつ入
力インピーダンスに起因し、ＳＤＲＡＭの構成が８個や
１６個に増えれば更に負荷は増大する。また、ＳＤＲＡ
Ｍの数が増えることによって配線の分岐が増えたり、メ
モリコントローラ８０２とＳＤＲＡＭ８０６の物理的な
距離が広がると、総配線長が長くなって、配線そのもの
が持つインピーダンスに起因する配線負荷も増大する。
か接続されないデータ信号に比べて負荷が重くなる。こ
の負荷は、主として接続先のデバイス入力端子がもつ入
力インピーダンスに起因し、ＳＤＲＡＭの構成が８個や
１６個に増えれば更に負荷は増大する。また、ＳＤＲＡ
Ｍの数が増えることによって配線の分岐が増えたり、メ
モリコントローラ８０２とＳＤＲＡＭ８０６の物理的な
距離が広がると、総配線長が長くなって、配線そのもの
が持つインピーダンスに起因する配線負荷も増大する。
【００１１】上述したように、アドレス信号やコマンド
信号は、（ｉ）接続先デバイスの入力インピーダンス
と、（ｉｉ）配線の持つインピーダンスによって、デー
タ信号以上に負荷が重く、信号遅延が生じ易い。このよ
うな理由により、メモリコントローラから出力されたア
ドレス信号や制御信号は、ＳＤＲＡＭ側の入力セットア
ップ・タイムの確保が困難である場合が多かった。
信号は、（ｉ）接続先デバイスの入力インピーダンス
と、（ｉｉ）配線の持つインピーダンスによって、デー
タ信号以上に負荷が重く、信号遅延が生じ易い。このよ
うな理由により、メモリコントローラから出力されたア
ドレス信号や制御信号は、ＳＤＲＡＭ側の入力セットア
ップ・タイムの確保が困難である場合が多かった。
【００１２】そこで、上記図８においてＳＤＲＡＭ８０
６に入力されるＣＬＫ信号の位相を調整し、ＣＬＫＡよ
りもＳＤＲＡＭ８０６に入力されるＣＬＫの位相を後ろ
にずらして、アドレス信号や制御信号のセットアップタ
イム・マージンを拡大することが考えられる。
６に入力されるＣＬＫ信号の位相を調整し、ＣＬＫＡよ
りもＳＤＲＡＭ８０６に入力されるＣＬＫの位相を後ろ
にずらして、アドレス信号や制御信号のセットアップタ
イム・マージンを拡大することが考えられる。
【００１３】しかし、アドレス信号や制御信号のセット
アップタイム・マージンを拡大すると、今度はＳＤＲＡ
Ｍ８０６が出力するデータをメモリコントローラ８０２
が取り込む際の、メモリコントローラ側のデータのセッ
トアップタイム・マージンが厳しくなってしまい、やは
りＳＤＲＡＭ側の入力信号のセットアップタイム・マー
ジンの拡大と、メモリコントローラ側のデータ信号のセ
ットアップタイム・マージンの拡大を両立させることが
できないという問題があった。
アップタイム・マージンを拡大すると、今度はＳＤＲＡ
Ｍ８０６が出力するデータをメモリコントローラ８０２
が取り込む際の、メモリコントローラ側のデータのセッ
トアップタイム・マージンが厳しくなってしまい、やは
りＳＤＲＡＭ側の入力信号のセットアップタイム・マー
ジンの拡大と、メモリコントローラ側のデータ信号のセ
ットアップタイム・マージンの拡大を両立させることが
できないという問題があった。
【００１４】（２）第二の問題点 上記図８に示したような従来の構成例では、同期ＣＬＫ
Ａのサイクルタイムが短い場合（周波数が高い場合）
や、メモリコントローラと同期式メモリの間の距離が物
理的に長い場合は、ＳＤＲＡＭが出力するリードデータ
のタイミングが重要となる。上記図１１において、ＳＤ
ＲＡＭがＴ４サイクルで出力したリードデータは、Ｔ４
サイクルの終わりのＣＬＫＡの立ち上がりエッジでメモ
リコントローラに取り込まれなければならない。
Ａのサイクルタイムが短い場合（周波数が高い場合）
や、メモリコントローラと同期式メモリの間の距離が物
理的に長い場合は、ＳＤＲＡＭが出力するリードデータ
のタイミングが重要となる。上記図１１において、ＳＤ
ＲＡＭがＴ４サイクルで出力したリードデータは、Ｔ４
サイクルの終わりのＣＬＫＡの立ち上がりエッジでメモ
リコントローラに取り込まれなければならない。
【００１５】しかし、ＳＤＲＡＭから実際にリードデー
タが出力されるまでの遅延や、ＳＤＲＡＭから出力され
たリードデータがメモリコントローラの端子に到達する
までの遅延によって、実際にはＴ４サイクルの終わりの
ＣＬＫＡの立ち上がりエッジまでに、リードデータがメ
モリコントローラの端子に到達しない場合があった。
タが出力されるまでの遅延や、ＳＤＲＡＭから出力され
たリードデータがメモリコントローラの端子に到達する
までの遅延によって、実際にはＴ４サイクルの終わりの
ＣＬＫＡの立ち上がりエッジまでに、リードデータがメ
モリコントローラの端子に到達しない場合があった。
【００１６】そこで、上記図８においてＳＤＲＡＭ８０
６に入力されるＣＬＫ信号の位相を調整し、ＣＬＫＡよ
りもＳＤＲＡＭ８０６に入力されるＣＬＫの位相を前に
ずらして、ＳＤＲＡＭ８０６が出力するデータをメモリ
コントローラ８０２が取り込む際の、メモリコントロー
ラ側のデータのセットアップタイム・マージンを拡大す
ることが考えられる。
６に入力されるＣＬＫ信号の位相を調整し、ＣＬＫＡよ
りもＳＤＲＡＭ８０６に入力されるＣＬＫの位相を前に
ずらして、ＳＤＲＡＭ８０６が出力するデータをメモリ
コントローラ８０２が取り込む際の、メモリコントロー
ラ側のデータのセットアップタイム・マージンを拡大す
ることが考えられる。
【００１７】しかし、メモリコントローラ側のデータの
セットアップタイム・マージンを拡大すると、今度はＳ
ＤＲＡＭ側のアドレス信号や制御信号のセットアップタ
イム・マージンが厳しくなってしまい、やはりＳＤＲＡ
Ｍ側の入力信号のセットアップタイム・マージンの拡大
と、メモリコントローラ側のデータ信号のセットアップ
タイム・マージンの拡大を両立させることができないと
いう問題があった。
セットアップタイム・マージンを拡大すると、今度はＳ
ＤＲＡＭ側のアドレス信号や制御信号のセットアップタ
イム・マージンが厳しくなってしまい、やはりＳＤＲＡ
Ｍ側の入力信号のセットアップタイム・マージンの拡大
と、メモリコントローラ側のデータ信号のセットアップ
タイム・マージンの拡大を両立させることができないと
いう問題があった。
【００１８】本発明は、上述した点に鑑みなされたもの
であり、同期ＣＬＫＡのサイクルタイムが短い場合（周
波数が高い場合）や、メモリコントローラと同期式メモ
リの間の距離が物理的に長い場合でも、確実に信号の伝
達を行うことを可能としたメモリ制御装置、情報処理装
置、メモリ制御方法及び記憶媒体を提供することを目的
とする。
であり、同期ＣＬＫＡのサイクルタイムが短い場合（周
波数が高い場合）や、メモリコントローラと同期式メモ
リの間の距離が物理的に長い場合でも、確実に信号の伝
達を行うことを可能としたメモリ制御装置、情報処理装
置、メモリ制御方法及び記憶媒体を提供することを目的
とする。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、同期式メモリに対するデー
タの書き込み及び読み出しを制御する制御手段を備えた
メモリ制御装置において、前記制御手段から出力され前
記同期式メモリへ入力される信号の少なくとも一部を、
第一のクロック信号よりも位相が遅れた第二のクロック
信号に同期して保持する信号保持手段を有し、前記制御
手段が、前記第一のクロック信号に同期して信号の入出
力を行い、前記信号保持手段が、前記第二のクロック信
号に同期して信号の入出力を行い、前記同期式メモリ
が、前記第一のクロック信号に同期して信号の入出力を
行うことを特徴とする。
め、請求項１記載の発明は、同期式メモリに対するデー
タの書き込み及び読み出しを制御する制御手段を備えた
メモリ制御装置において、前記制御手段から出力され前
記同期式メモリへ入力される信号の少なくとも一部を、
第一のクロック信号よりも位相が遅れた第二のクロック
信号に同期して保持する信号保持手段を有し、前記制御
手段が、前記第一のクロック信号に同期して信号の入出
力を行い、前記信号保持手段が、前記第二のクロック信
号に同期して信号の入出力を行い、前記同期式メモリ
が、前記第一のクロック信号に同期して信号の入出力を
行うことを特徴とする。
【００２０】上記目的を達成するため、請求項２記載の
発明は、前記第一のクロック信号を供給する発振手段
と、前記第一のクロック信号よりも位相が遅れた前記第
二のクロック信号を発生する位相調整手段とを有し、前
記信号保持手段が、前記制御手段と前記同期式メモリと
の間に接続されていることを特徴とする。
発明は、前記第一のクロック信号を供給する発振手段
と、前記第一のクロック信号よりも位相が遅れた前記第
二のクロック信号を発生する位相調整手段とを有し、前
記信号保持手段が、前記制御手段と前記同期式メモリと
の間に接続されていることを特徴とする。
【００２１】上記目的を達成するため、請求項３記載の
発明は、同期式メモリに対するデータの書き込み及び読
み出しを制御する制御手段を備えたメモリ制御装置にお
いて、前記制御手段から出力され前記同期式メモリへ入
力される信号の少なくとも一部を、第一のクロック信号
に同期して保持する信号保持手段を有し、前記制御手段
が、前記第一のクロック信号に同期して信号の入出力を
行い、前記信号保持手段が、前記第一のクロック信号に
同期して信号の入出力を行い、前記同期式メモリが、前
記第一のクロック信号よりも位相が進んだ第二のクロッ
ク信号に同期して信号の入出力を行うことを特徴とす
る。
発明は、同期式メモリに対するデータの書き込み及び読
み出しを制御する制御手段を備えたメモリ制御装置にお
いて、前記制御手段から出力され前記同期式メモリへ入
力される信号の少なくとも一部を、第一のクロック信号
に同期して保持する信号保持手段を有し、前記制御手段
が、前記第一のクロック信号に同期して信号の入出力を
行い、前記信号保持手段が、前記第一のクロック信号に
同期して信号の入出力を行い、前記同期式メモリが、前
記第一のクロック信号よりも位相が進んだ第二のクロッ
ク信号に同期して信号の入出力を行うことを特徴とす
る。
【００２２】上記目的を達成するため、請求項４記載の
発明は、前記第一のクロック信号を供給する発振手段
と、前記第一のクロック信号よりも位相が進んだ前記第
二のクロック信号を発生する位相調整手段とを有し、前
記信号保持手段が、前記制御手段と前記同期式メモリと
の間に接続されていることを特徴とする。
発明は、前記第一のクロック信号を供給する発振手段
と、前記第一のクロック信号よりも位相が進んだ前記第
二のクロック信号を発生する位相調整手段とを有し、前
記信号保持手段が、前記制御手段と前記同期式メモリと
の間に接続されていることを特徴とする。
【００２３】上記目的を達成するため、請求項５記載の
発明は、前記制御手段が、前記位相調整手段から前記同
期式メモリに到達する信号のタイミングに合わせて、前
記同期式メモリに対する書き込みデータを本来のタイミ
ングよりも後ろにずらして出力する制御、前記同期式メ
モリからの読み出しデータを本来のタイミングよりも後
ろで取り込む制御を行うことを特徴とする。
発明は、前記制御手段が、前記位相調整手段から前記同
期式メモリに到達する信号のタイミングに合わせて、前
記同期式メモリに対する書き込みデータを本来のタイミ
ングよりも後ろにずらして出力する制御、前記同期式メ
モリからの読み出しデータを本来のタイミングよりも後
ろで取り込む制御を行うことを特徴とする。
【００２４】上記目的を達成するため、請求項６記載の
発明は、同期式メモリに対するデータの書き込み及び読
み出しを制御する制御手段を備えたメモリ制御装置が搭
載される情報処理装置において、前記制御手段から出力
され前記同期式メモリへ入力される信号の少なくとも一
部を、第一のクロック信号よりも位相が遅れた第二のク
ロック信号に同期して保持する信号保持手段を有し、前
記制御手段が、前記第一のクロック信号に同期して信号
の入出力を行い、前記信号保持手段が、前記第二のクロ
ック信号に同期して信号の入出力を行い、前記同期式メ
モリが、前記第一のクロック信号に同期して信号の入出
力を行うことを特徴とする。
発明は、同期式メモリに対するデータの書き込み及び読
み出しを制御する制御手段を備えたメモリ制御装置が搭
載される情報処理装置において、前記制御手段から出力
され前記同期式メモリへ入力される信号の少なくとも一
部を、第一のクロック信号よりも位相が遅れた第二のク
ロック信号に同期して保持する信号保持手段を有し、前
記制御手段が、前記第一のクロック信号に同期して信号
の入出力を行い、前記信号保持手段が、前記第二のクロ
ック信号に同期して信号の入出力を行い、前記同期式メ
モリが、前記第一のクロック信号に同期して信号の入出
力を行うことを特徴とする。
【００２５】上記目的を達成するため、請求項７記載の
発明は、前記第一のクロック信号を供給する発振手段
と、前記第一のクロック信号よりも位相が遅れた前記第
二のクロック信号を発生する位相調整手段とを有し、前
記信号保持手段が、前記制御手段と前記同期式メモリと
の間に接続されていることを特徴とする。
発明は、前記第一のクロック信号を供給する発振手段
と、前記第一のクロック信号よりも位相が遅れた前記第
二のクロック信号を発生する位相調整手段とを有し、前
記信号保持手段が、前記制御手段と前記同期式メモリと
の間に接続されていることを特徴とする。
【００２６】上記目的を達成するため、請求項８記載の
発明は、同期式メモリに対するデータの書き込み及び読
み出しを制御する制御手段を備えたメモリ制御装置が搭
載される情報処理装置において、前記制御手段から出力
され前記同期式メモリへ入力される信号の少なくとも一
部を、第一のクロック信号に同期して保持する信号保持
手段を有し、前記制御手段が、前記第一のクロック信号
に同期して信号の入出力を行い、前記信号保持手段が、
前記第一のクロック信号に同期して信号の入出力を行
い、前記同期式メモリが、前記第一のクロック信号より
も位相が進んだ第二のクロック信号に同期して信号の入
出力を行うことを特徴とする。
発明は、同期式メモリに対するデータの書き込み及び読
み出しを制御する制御手段を備えたメモリ制御装置が搭
載される情報処理装置において、前記制御手段から出力
され前記同期式メモリへ入力される信号の少なくとも一
部を、第一のクロック信号に同期して保持する信号保持
手段を有し、前記制御手段が、前記第一のクロック信号
に同期して信号の入出力を行い、前記信号保持手段が、
前記第一のクロック信号に同期して信号の入出力を行
い、前記同期式メモリが、前記第一のクロック信号より
も位相が進んだ第二のクロック信号に同期して信号の入
出力を行うことを特徴とする。
【００２７】上記目的を達成するため、請求項９記載の
発明は、前記第一のクロック信号を供給する発振手段
と、前記第一のクロック信号よりも位相が進んだ前記第
二のクロック信号を発生する位相調整手段とを有し、前
記信号保持手段が、前記制御手段と前記同期式メモリと
の間に接続されていることを特徴とする。
発明は、前記第一のクロック信号を供給する発振手段
と、前記第一のクロック信号よりも位相が進んだ前記第
二のクロック信号を発生する位相調整手段とを有し、前
記信号保持手段が、前記制御手段と前記同期式メモリと
の間に接続されていることを特徴とする。
【００２８】上記目的を達成するため、請求項１０記載
の発明は、前記制御手段が、前記位相調整手段から前記
同期式メモリに到達する信号のタイミングに合わせて、
前記同期式メモリに対する書き込みデータを本来のタイ
ミングよりも後ろにずらして出力する制御、前記同期式
メモリからの読み出しデータを本来のタイミングよりも
後ろで取り込む制御を行うことを特徴とする。
の発明は、前記制御手段が、前記位相調整手段から前記
同期式メモリに到達する信号のタイミングに合わせて、
前記同期式メモリに対する書き込みデータを本来のタイ
ミングよりも後ろにずらして出力する制御、前記同期式
メモリからの読み出しデータを本来のタイミングよりも
後ろで取り込む制御を行うことを特徴とする。
【００２９】上記目的を達成するため、請求項１１記載
の発明は、同期式メモリに対するデータの書き込み及び
読み出しを制御する制御手段を備えたメモリ制御装置に
適用されるメモリ制御方法において、前記制御手段と前
記同期式メモリとの間に接続された信号保持手段によ
り、前記制御手段から出力され前記同期式メモリへ入力
される信号の少なくとも一部を、第一のクロック信号よ
りも位相が遅れた第二のクロック信号に同期して保持
し、前記制御手段が、前記第一のクロック信号に同期し
て信号の入出力を行い、前記信号保持手段が、前記第二
のクロック信号に同期して信号の入出力を行い、前記同
期式メモリが、前記第一のクロック信号に同期して信号
の入出力を行うことを特徴とする。
の発明は、同期式メモリに対するデータの書き込み及び
読み出しを制御する制御手段を備えたメモリ制御装置に
適用されるメモリ制御方法において、前記制御手段と前
記同期式メモリとの間に接続された信号保持手段によ
り、前記制御手段から出力され前記同期式メモリへ入力
される信号の少なくとも一部を、第一のクロック信号よ
りも位相が遅れた第二のクロック信号に同期して保持
し、前記制御手段が、前記第一のクロック信号に同期し
て信号の入出力を行い、前記信号保持手段が、前記第二
のクロック信号に同期して信号の入出力を行い、前記同
期式メモリが、前記第一のクロック信号に同期して信号
の入出力を行うことを特徴とする。
【００３０】上記目的を達成するため、請求項１２記載
の発明は、発振手段により、前記第一のクロック信号を
供給し、位相調整手段により、前記第一のクロック信号
よりも位相が遅れた前記第二のクロック信号を発生する
ことを特徴とする。
の発明は、発振手段により、前記第一のクロック信号を
供給し、位相調整手段により、前記第一のクロック信号
よりも位相が遅れた前記第二のクロック信号を発生する
ことを特徴とする。
【００３１】上記目的を達成するため、請求項１３記載
の発明は、同期式メモリに対するデータの書き込み及び
読み出しを制御する制御手段を備えたメモリ制御装置に
適用されるメモリ制御方法において、前記制御手段と前
記同期式メモリとの間に接続された信号保持手段によ
り、前記制御手段から出力され前記同期式メモリへ入力
される信号の少なくとも一部を、第一のクロック信号に
同期して保持し、前記制御手段が、前記第一のクロック
信号に同期して信号の入出力を行い、前記信号保持手段
が、前記第一のクロック信号に同期して信号の入出力を
行い、前記同期式メモリが、前記第一のクロック信号よ
りも位相が進んだ第二のクロック信号に同期して信号の
入出力を行うことを特徴とする。
の発明は、同期式メモリに対するデータの書き込み及び
読み出しを制御する制御手段を備えたメモリ制御装置に
適用されるメモリ制御方法において、前記制御手段と前
記同期式メモリとの間に接続された信号保持手段によ
り、前記制御手段から出力され前記同期式メモリへ入力
される信号の少なくとも一部を、第一のクロック信号に
同期して保持し、前記制御手段が、前記第一のクロック
信号に同期して信号の入出力を行い、前記信号保持手段
が、前記第一のクロック信号に同期して信号の入出力を
行い、前記同期式メモリが、前記第一のクロック信号よ
りも位相が進んだ第二のクロック信号に同期して信号の
入出力を行うことを特徴とする。
【００３２】上記目的を達成するため、請求項１４記載
の発明は、発振手段により、前記第一のクロック信号を
供給し、位相調整手段により、前記第一のクロック信号
よりも位相が進んだ前記第二のクロック信号を発生する
ことを特徴とする。
の発明は、発振手段により、前記第一のクロック信号を
供給し、位相調整手段により、前記第一のクロック信号
よりも位相が進んだ前記第二のクロック信号を発生する
ことを特徴とする。
【００３３】上記目的を達成するため、請求項１５記載
の発明は、前記制御手段により、前記位相調整手段から
前記同期式メモリに到達する信号のタイミングに合わせ
て、前記同期式メモリに対する書き込みデータを本来の
タイミングよりも後ろにずらして出力する制御、前記同
期式メモリからの読み出しデータを本来のタイミングよ
りも後ろで取り込む制御を行うことを特徴とする。
の発明は、前記制御手段により、前記位相調整手段から
前記同期式メモリに到達する信号のタイミングに合わせ
て、前記同期式メモリに対する書き込みデータを本来の
タイミングよりも後ろにずらして出力する制御、前記同
期式メモリからの読み出しデータを本来のタイミングよ
りも後ろで取り込む制御を行うことを特徴とする。
【００３４】上記目的を達成するため、請求項１６記載
の発明は、同期式メモリに対するデータの書き込み及び
読み出しを制御する制御手段を備えたメモリ制御装置に
適用されるメモリ制御方法を実行するプログラムを記憶
したコンピュータにより読み出し可能な記憶媒体におい
て、前記メモリ制御方法は、信号保持手段において前記
制御手段から出力され前記同期式メモリへ入力される信
号の少なくとも一部を、第一のクロック信号よりも位相
が遅れた第二のクロック信号に同期して保持するように
制御するステップと、前記制御手段において前記第一の
クロック信号に同期して信号を入出力するように制御す
るステップと、前記信号保持手段において前記第二のク
ロック信号に同期して信号を入出力するように制御する
ステップと、前記同期式メモリにおいて前記第一のクロ
ック信号に同期して信号を入出力するように制御するス
テップとを有することを特徴とする。
の発明は、同期式メモリに対するデータの書き込み及び
読み出しを制御する制御手段を備えたメモリ制御装置に
適用されるメモリ制御方法を実行するプログラムを記憶
したコンピュータにより読み出し可能な記憶媒体におい
て、前記メモリ制御方法は、信号保持手段において前記
制御手段から出力され前記同期式メモリへ入力される信
号の少なくとも一部を、第一のクロック信号よりも位相
が遅れた第二のクロック信号に同期して保持するように
制御するステップと、前記制御手段において前記第一の
クロック信号に同期して信号を入出力するように制御す
るステップと、前記信号保持手段において前記第二のク
ロック信号に同期して信号を入出力するように制御する
ステップと、前記同期式メモリにおいて前記第一のクロ
ック信号に同期して信号を入出力するように制御するス
テップとを有することを特徴とする。
【００３５】上記目的を達成するため、請求項１７記載
の発明は、前記第一のクロック信号を供給するように制
御するステップと、前記第一のクロック信号よりも位相
が遅れた前記第二のクロック信号を発生するように制御
するステップとを有することを特徴とする。
の発明は、前記第一のクロック信号を供給するように制
御するステップと、前記第一のクロック信号よりも位相
が遅れた前記第二のクロック信号を発生するように制御
するステップとを有することを特徴とする。
【００３６】上記目的を達成するため、請求項１８記載
の発明は、同期式メモリに対するデータの書き込み及び
読み出しを制御する制御手段を備えたメモリ制御装置に
適用されるメモリ制御方法において、前記メモリ制御方
法は、信号保持手段において前記制御手段から出力され
前記同期式メモリへ入力される信号の少なくとも一部
を、第一のクロック信号に同期して保持するように制御
するステップと、前記制御手段において前記第一のクロ
ック信号に同期して信号を入出力するように制御するス
テップと、前記信号保持手段において前記第一のクロッ
ク信号に同期して信号を入出力するように制御するステ
ップと、前記同期式メモリにおいて前記第一のクロック
信号よりも位相が進んだ第二のクロック信号に同期して
信号を入出力するように制御するステップとを有するこ
とを特徴とする。
の発明は、同期式メモリに対するデータの書き込み及び
読み出しを制御する制御手段を備えたメモリ制御装置に
適用されるメモリ制御方法において、前記メモリ制御方
法は、信号保持手段において前記制御手段から出力され
前記同期式メモリへ入力される信号の少なくとも一部
を、第一のクロック信号に同期して保持するように制御
するステップと、前記制御手段において前記第一のクロ
ック信号に同期して信号を入出力するように制御するス
テップと、前記信号保持手段において前記第一のクロッ
ク信号に同期して信号を入出力するように制御するステ
ップと、前記同期式メモリにおいて前記第一のクロック
信号よりも位相が進んだ第二のクロック信号に同期して
信号を入出力するように制御するステップとを有するこ
とを特徴とする。
【００３７】上記目的を達成するため、請求項１９記載
の発明は、前記第一のクロック信号を供給するように制
御するステップと、前記第一のクロック信号よりも位相
が進んだ前記第二のクロック信号を発生するように制御
するステップとを有することを特徴とする。
の発明は、前記第一のクロック信号を供給するように制
御するステップと、前記第一のクロック信号よりも位相
が進んだ前記第二のクロック信号を発生するように制御
するステップとを有することを特徴とする。
【００３８】上記目的を達成するため、請求項２０記載
の発明は、前記制御手段において前記位相調整手段から
前記同期式メモリに到達する信号のタイミングに合わせ
て、前記同期式メモリに対する書き込みデータを本来の
タイミングよりも後ろにずらして出力するように制御
し、前記同期式メモリからの読み出しデータを本来のタ
イミングよりも後ろで取り込むように制御するステップ
を有することを特徴とする。
の発明は、前記制御手段において前記位相調整手段から
前記同期式メモリに到達する信号のタイミングに合わせ
て、前記同期式メモリに対する書き込みデータを本来の
タイミングよりも後ろにずらして出力するように制御
し、前記同期式メモリからの読み出しデータを本来のタ
イミングよりも後ろで取り込むように制御するステップ
を有することを特徴とする。
【００３９】
【発明の実施の形態】以下、本発明の第１の実施の形態
並びに第２の実施の形態を図面に基づいて詳細に説明す
る。本発明の第１の実施の形態は、上記従来例の第一の
問題点を解決するための構成を備えたものであり、本発
明の第２の実施の形態は、上記従来例の第二の問題点を
解決するための構成を備えたものである。
並びに第２の実施の形態を図面に基づいて詳細に説明す
る。本発明の第１の実施の形態は、上記従来例の第一の
問題点を解決するための構成を備えたものであり、本発
明の第２の実施の形態は、上記従来例の第二の問題点を
解決するための構成を備えたものである。
【００４０】［第１の実施の形態］図１は本発明の第１
の実施の形態に係るメモリ制御システムの構成を備えた
情報処理システムの概略構成を示すブロック図である。
本発明の第１の実施の形態に係る情報処理システムは、
ＣＰＵ２０１と、メモリコントローラ２０２と、ＲＯＭ
２０３と、ＲＡＭ２０４と、信号ラッチ部１００・ＣＬ
Ｋ位相調整部１０１・ＳＤＲＡＭ２０６を有するメモリ
モジュール２０５と、水晶発振器２０７とを備えてい
る。図中２０８はＣＬＫＡ、１０２はＣＬＫＢである。
の実施の形態に係るメモリ制御システムの構成を備えた
情報処理システムの概略構成を示すブロック図である。
本発明の第１の実施の形態に係る情報処理システムは、
ＣＰＵ２０１と、メモリコントローラ２０２と、ＲＯＭ
２０３と、ＲＡＭ２０４と、信号ラッチ部１００・ＣＬ
Ｋ位相調整部１０１・ＳＤＲＡＭ２０６を有するメモリ
モジュール２０５と、水晶発振器２０７とを備えてい
る。図中２０８はＣＬＫＡ、１０２はＣＬＫＢである。
【００４１】本発明の第１の実施の形態が上記従来例と
相異する点は、メモリモジュール２０５が、ＳＤＲＡＭ
２０６の他に、信号ラッチ部１００とＣＬＫ位相調整部
１０１を備えた点である。信号ラッチ部１００は、メモ
リコントローラ２０２が出力する信号をラッチする。Ｃ
ＬＫ位相調整部１０１は、ＣＬＫＡ２０８に対して位相
が後ろにずれた（位相が遅れた）ＣＬＫＢ１０２を発生
させる。この場合、ＣＬＫ位相調整部１０１の出力側が
信号ラッチ部１００に接続されている。これ以外の構成
は上記従来例と同様であり、説明を省略する。
相異する点は、メモリモジュール２０５が、ＳＤＲＡＭ
２０６の他に、信号ラッチ部１００とＣＬＫ位相調整部
１０１を備えた点である。信号ラッチ部１００は、メモ
リコントローラ２０２が出力する信号をラッチする。Ｃ
ＬＫ位相調整部１０１は、ＣＬＫＡ２０８に対して位相
が後ろにずれた（位相が遅れた）ＣＬＫＢ１０２を発生
させる。この場合、ＣＬＫ位相調整部１０１の出力側が
信号ラッチ部１００に接続されている。これ以外の構成
は上記従来例と同様であり、説明を省略する。
【００４２】次に、上記の如く構成された本発明の第１
の実施の形態に係る情報処理システムの動作を図１、図
２、図３に基づき詳細に説明する。
の実施の形態に係る情報処理システムの動作を図１、図
２、図３に基づき詳細に説明する。
【００４３】情報処理システムにおいて、図１のＣＰＵ
２０１からＳＤＲＡＭ２０６に対して連続した８ｂｅａ
ｔのデータ・ライト要求が発行された場合のメモリコン
トローラとＳＤＲＡＭ２０６間のＩ／Ｆタイミングを図
２に示す。図２中、６０１、６０２はライトサイクル時
のタイミングである。
２０１からＳＤＲＡＭ２０６に対して連続した８ｂｅａ
ｔのデータ・ライト要求が発行された場合のメモリコン
トローラとＳＤＲＡＭ２０６間のＩ／Ｆタイミングを図
２に示す。図２中、６０１、６０２はライトサイクル時
のタイミングである。
【００４４】図２のＴ０サイクルでメモリコントローラ
２０２から出力されたコマンドは、Ｔ０サイクルの終わ
りのＣＬＫＡの立ち上がりエッジでＳＤＲＡＭ２０６に
取り込まれることが理想的だが、上記従来例の項で説明
した通り、アドレスやコマンド信号の遅延によってＳＤ
ＲＡＭ側の入力セットアップの確保が困難である場合が
多い。
２０２から出力されたコマンドは、Ｔ０サイクルの終わ
りのＣＬＫＡの立ち上がりエッジでＳＤＲＡＭ２０６に
取り込まれることが理想的だが、上記従来例の項で説明
した通り、アドレスやコマンド信号の遅延によってＳＤ
ＲＡＭ側の入力セットアップの確保が困難である場合が
多い。
【００４５】そこで、本発明の第１の実施の形態では、
図１に示すように、メモリコントローラ２０２とＳＤＲ
ＡＭ２０６の間に、信号を一旦ラッチする信号ラッチ部
１００を設け、この信号ラッチ部１００で、ＣＬＫＡ２
０８よりも多少位相が後ろにずれた（位相が遅れた）Ｃ
ＬＫＢ１０２によって一旦アドレスやコマンドをラッチ
している（図２の６０１参照）。また、この場合、複数
のＳＤＲＡＭに直接信号が接続される場合に比べて、信
号の接続先が信号ラッチ部１００だけになるため、接続
先デバイスの入力インピーダンスによる遅延が減少し、
信号ラッチ部１００における入力信号のセットアップ・
マージンを拡大することができる。
図１に示すように、メモリコントローラ２０２とＳＤＲ
ＡＭ２０６の間に、信号を一旦ラッチする信号ラッチ部
１００を設け、この信号ラッチ部１００で、ＣＬＫＡ２
０８よりも多少位相が後ろにずれた（位相が遅れた）Ｃ
ＬＫＢ１０２によって一旦アドレスやコマンドをラッチ
している（図２の６０１参照）。また、この場合、複数
のＳＤＲＡＭに直接信号が接続される場合に比べて、信
号の接続先が信号ラッチ部１００だけになるため、接続
先デバイスの入力インピーダンスによる遅延が減少し、
信号ラッチ部１００における入力信号のセットアップ・
マージンを拡大することができる。
【００４６】信号ラッチ部１００で一旦ラッチされた信
号は、ＣＬＫＡ２０８よりも位相が遅れたＣＬＫＢ１０
２に同期して出力されるため、ＣＬＫＡ２０８に同期し
て信号を取り込むＳＤＲＡＭ２０６にとっては、入力信
号のセットアップ・タイムのマージンが厳しくなる方向
である。しかし、同一メモリモジュール２０５上に実装
された信号ラッチ部１００とＳＤＲＡＭ２０６は、通
常、図３に示すように物理的に近接して配置されるの
で、結果的に配線遅延が少なくなり、ＳＤＲＡＭ２０６
が要求する入力信号セットアップ・タイムを確保するこ
とが可能である（図２の６０２参照）。
号は、ＣＬＫＡ２０８よりも位相が遅れたＣＬＫＢ１０
２に同期して出力されるため、ＣＬＫＡ２０８に同期し
て信号を取り込むＳＤＲＡＭ２０６にとっては、入力信
号のセットアップ・タイムのマージンが厳しくなる方向
である。しかし、同一メモリモジュール２０５上に実装
された信号ラッチ部１００とＳＤＲＡＭ２０６は、通
常、図３に示すように物理的に近接して配置されるの
で、結果的に配線遅延が少なくなり、ＳＤＲＡＭ２０６
が要求する入力信号セットアップ・タイムを確保するこ
とが可能である（図２の６０２参照）。
【００４７】ここで、信号ラッチ部１００によりアドレ
スや制御信号が一旦ラッチされるため、信号ラッチ部１
００からＳＤＲＡＭ２０６にこれらの信号が到達するの
が１ＣＬＫ分だけ遅れる。従って、メモリコントローラ
２０２は、そのタイミングに合わせてＳＤＲＡＭ２０６
に対するライトデータを、本来のタイミングよりも１Ｃ
ＬＫ後ろにずらして出力する必要があるのは言うまでも
ない。
スや制御信号が一旦ラッチされるため、信号ラッチ部１
００からＳＤＲＡＭ２０６にこれらの信号が到達するの
が１ＣＬＫ分だけ遅れる。従って、メモリコントローラ
２０２は、そのタイミングに合わせてＳＤＲＡＭ２０６
に対するライトデータを、本来のタイミングよりも１Ｃ
ＬＫ後ろにずらして出力する必要があるのは言うまでも
ない。
【００４８】以上説明したように、本発明の第１の実施
の形態に係る情報処理システムによれば、ＣＬＫＡ２０
８よりも位相が遅れたＣＬＫＢ１０２を発生するＣＬＫ
位相調整部１０１と、メモリコントローラ２０２から出
力されＳＤＲＡＭ２０６へ入力される信号の一部または
全部をＣＬＫＢ１０２に同期して保持する信号ラッチ部
１００とを備え、メモリコントローラ２０２が、ＣＬＫ
Ａ２０８に同期して信号の入出力を行い、信号ラッチ部
１００が、ＣＬＫＢ１０２に同期して信号の入出力を行
い、ＳＤＲＡＭ２０６が、ＣＬＫＡ２０８に同期して信
号の入出力を行うため、下記の効果を奏する。
の形態に係る情報処理システムによれば、ＣＬＫＡ２０
８よりも位相が遅れたＣＬＫＢ１０２を発生するＣＬＫ
位相調整部１０１と、メモリコントローラ２０２から出
力されＳＤＲＡＭ２０６へ入力される信号の一部または
全部をＣＬＫＢ１０２に同期して保持する信号ラッチ部
１００とを備え、メモリコントローラ２０２が、ＣＬＫ
Ａ２０８に同期して信号の入出力を行い、信号ラッチ部
１００が、ＣＬＫＢ１０２に同期して信号の入出力を行
い、ＳＤＲＡＭ２０６が、ＣＬＫＡ２０８に同期して信
号の入出力を行うため、下記の効果を奏する。
【００４９】同期ＣＬＫＡのサイクルタイムが短い場合
（周波数が高い場合）や、メモリコントローラと同期式
メモリの間の距離が物理的に長い場合でも、メモリコン
トローラから同期式メモリに対し確実に信号の伝達を行
うことができるという効果を奏する。
（周波数が高い場合）や、メモリコントローラと同期式
メモリの間の距離が物理的に長い場合でも、メモリコン
トローラから同期式メモリに対し確実に信号の伝達を行
うことができるという効果を奏する。
【００５０】［第２の実施の形態］図４は本発明の第２
の実施の形態に係るメモリ制御システムの構成を備えた
情報処理システムの概略構成を示すブロック図である。
本発明の第２の実施の形態に係る情報処理システムは、
ＣＰＵ２０１と、メモリコントローラ２０２と、ＲＯＭ
２０３と、ＲＡＭ２０４と、信号ラッチ部４００・ＣＬ
Ｋ位相調整部４０１・ＳＤＲＡＭ２０６を有するメモリ
モジュール４０５と、水晶発振器２０７とを備えてい
る。図中２０８はＣＬＫＡ、４０２はＣＬＫＢである。
の実施の形態に係るメモリ制御システムの構成を備えた
情報処理システムの概略構成を示すブロック図である。
本発明の第２の実施の形態に係る情報処理システムは、
ＣＰＵ２０１と、メモリコントローラ２０２と、ＲＯＭ
２０３と、ＲＡＭ２０４と、信号ラッチ部４００・ＣＬ
Ｋ位相調整部４０１・ＳＤＲＡＭ２０６を有するメモリ
モジュール４０５と、水晶発振器２０７とを備えてい
る。図中２０８はＣＬＫＡ、４０２はＣＬＫＢである。
【００５１】本発明の第２の実施の形態が上記従来例と
相異する点は、メモリモジュール４０５が、ＳＤＲＡＭ
２０６の他に、信号ラッチ部４００とＣＬＫ位相調整部
４０１を備えた点である。信号ラッチ部４００は、メモ
リコントローラ２０２が出力する信号をラッチする。Ｃ
ＬＫ位相調整部４０１は、ＣＬＫＡ２０８に対して位相
が前にずれた（位相が進んだ）ＣＬＫＢ４０２を発生さ
せる。この場合、ＣＬＫ位相調整部４０１の出力側がＳ
ＤＲＡＭ２０６に接続されている。これ以外の構成は上
記従来例及び上記第１の実施の形態と同様であり、説明
を省略する。
相異する点は、メモリモジュール４０５が、ＳＤＲＡＭ
２０６の他に、信号ラッチ部４００とＣＬＫ位相調整部
４０１を備えた点である。信号ラッチ部４００は、メモ
リコントローラ２０２が出力する信号をラッチする。Ｃ
ＬＫ位相調整部４０１は、ＣＬＫＡ２０８に対して位相
が前にずれた（位相が進んだ）ＣＬＫＢ４０２を発生さ
せる。この場合、ＣＬＫ位相調整部４０１の出力側がＳ
ＤＲＡＭ２０６に接続されている。これ以外の構成は上
記従来例及び上記第１の実施の形態と同様であり、説明
を省略する。
【００５２】次に、上記の如く構成された本発明の第２
の実施の形態に係る情報処理システムの動作を図３、図
４、図５に基づき詳細に説明する。
の実施の形態に係る情報処理システムの動作を図３、図
４、図５に基づき詳細に説明する。
【００５３】情報処理システムにおいて、図４のＣＰＵ
２０１からＳＤＲＡＭ２０６に対して連続した８ｂｅａ
ｔのデータ・リード要求が発行された場合の、メモリコ
ントローラ２０２とＳＤＲＡＭ２０６間のＩ／Ｆタイミ
ングを図５に示す。図５中、７０１、７０２はライトサ
イクル時のタイミングである。
２０１からＳＤＲＡＭ２０６に対して連続した８ｂｅａ
ｔのデータ・リード要求が発行された場合の、メモリコ
ントローラ２０２とＳＤＲＡＭ２０６間のＩ／Ｆタイミ
ングを図５に示す。図５中、７０１、７０２はライトサ
イクル時のタイミングである。
【００５４】上述したように、データ・リード時のメモ
リコントローラ２０２側のデータセットアップタイムの
マージンを拡大するためには、ＳＤＲＡＭ２０６の同期
ＣＬＫの位相を前に出すことが有効だが、それだけで
は、ＳＤＲＡＭ２０６側の入力信号のセットアップ・タ
イム・マージンが厳しくなってしまう。
リコントローラ２０２側のデータセットアップタイムの
マージンを拡大するためには、ＳＤＲＡＭ２０６の同期
ＣＬＫの位相を前に出すことが有効だが、それだけで
は、ＳＤＲＡＭ２０６側の入力信号のセットアップ・タ
イム・マージンが厳しくなってしまう。
【００５５】そこで、本発明の第２の実施の形態では、
図４に示すように、メモリコントローラ２０２とＳＤＲ
ＡＭ２０６の間に、信号を一旦ラッチする信号ラッチ部
４００を設け、この信号ラッチ部４００で、メモリコン
トローラ２０２と同位相のＣＬＫＡ２０８に同期して一
旦アドレスやコマンドをラッチしている。また、この場
合、複数のＳＤＲＡＭに直接信号が接続される場合に比
べて、信号の接続先が信号ラッチ部４００だけになるた
め、接続先デバイスの入力インピーダンスによる遅延が
減少し、信号ラッチ部４００における入力信号のセット
アップ・マージンを拡大することができる。
図４に示すように、メモリコントローラ２０２とＳＤＲ
ＡＭ２０６の間に、信号を一旦ラッチする信号ラッチ部
４００を設け、この信号ラッチ部４００で、メモリコン
トローラ２０２と同位相のＣＬＫＡ２０８に同期して一
旦アドレスやコマンドをラッチしている。また、この場
合、複数のＳＤＲＡＭに直接信号が接続される場合に比
べて、信号の接続先が信号ラッチ部４００だけになるた
め、接続先デバイスの入力インピーダンスによる遅延が
減少し、信号ラッチ部４００における入力信号のセット
アップ・マージンを拡大することができる。
【００５６】信号ラッチ部４００で一旦ラッチされた信
号は、ＣＬＫＡ２０８よりも位相が進んだＣＬＫＢ４０
２に同期して信号を取り込むＳＤＲＡＭ２０６にとって
は、入力信号のセットアップ・タイムのマージンが厳し
くなる方向である。しかし、同一メモリモジュール４０
５上に実装された信号ラッチ部４００とＳＤＲＡＭ２０
６は、通常、図３に示すように物理的に近接して配置さ
れるので、結果的に配線遅延が少なくなり、ＳＤＲＡＭ
２０６が要求する入力信号セットアップ・タイムを確保
することが可能である。
号は、ＣＬＫＡ２０８よりも位相が進んだＣＬＫＢ４０
２に同期して信号を取り込むＳＤＲＡＭ２０６にとって
は、入力信号のセットアップ・タイムのマージンが厳し
くなる方向である。しかし、同一メモリモジュール４０
５上に実装された信号ラッチ部４００とＳＤＲＡＭ２０
６は、通常、図３に示すように物理的に近接して配置さ
れるので、結果的に配線遅延が少なくなり、ＳＤＲＡＭ
２０６が要求する入力信号セットアップ・タイムを確保
することが可能である。
【００５７】そして、信号ラッチ部４００が出力するア
ドレスや制御信号（コマンド）に従って、ＳＤＲＡＭ２
０６はデータを出力する。このとき、ＳＤＲＡＭ２０６
は、ＣＬＫＡ２０８よりも位相が前にずれたＣＬＫＢ４
０２に同期してデータを出力するので、メモリコントロ
ーラ２０２側のリードデータ・セットアップ・タイムの
マージンは拡大する。
ドレスや制御信号（コマンド）に従って、ＳＤＲＡＭ２
０６はデータを出力する。このとき、ＳＤＲＡＭ２０６
は、ＣＬＫＡ２０８よりも位相が前にずれたＣＬＫＢ４
０２に同期してデータを出力するので、メモリコントロ
ーラ２０２側のリードデータ・セットアップ・タイムの
マージンは拡大する。
【００５８】ここで、信号ラッチ部４００によりアドレ
スや制御信号が一旦ラッチされるため、信号ラッチ部４
００からＳＤＲＡＭ２０６にこれらの信号が到達するの
が１ＣＬＫ分だけ遅れる。従って、メモリコントローラ
２０２は、そのタイミングに合わせてＳＤＲＡＭ２０６
からのリードデータを、本来のタイミングよりも１ＣＬ
Ｋ後ろで取り込む必要があるのは言うまでもない。
スや制御信号が一旦ラッチされるため、信号ラッチ部４
００からＳＤＲＡＭ２０６にこれらの信号が到達するの
が１ＣＬＫ分だけ遅れる。従って、メモリコントローラ
２０２は、そのタイミングに合わせてＳＤＲＡＭ２０６
からのリードデータを、本来のタイミングよりも１ＣＬ
Ｋ後ろで取り込む必要があるのは言うまでもない。
【００５９】以上説明したように、本発明の第２の実施
の形態に係る情報処理システムによれば、ＣＬＫＡ２０
８よりも位相が進んだＣＬＫＢ４０２を発生するＣＬＫ
位相調整部４０１と、メモリコントローラ２０２から出
力されＳＤＲＡＭ２０６へ入力される信号の一部または
全部をＣＬＫＡ２０８に同期して保持する信号ラッチ部
４００とを備え、メモリコントローラ２０２が、ＣＬＫ
Ａ２０８に同期して信号の入出力を行い、信号ラッチ部
１００が、ＣＬＫＡ２０８に同期して信号の入出力を行
い、ＳＤＲＡＭ２０６が、ＣＬＫＢ４０２に同期して信
号の入出力を行うため、下記の効果を奏する。
の形態に係る情報処理システムによれば、ＣＬＫＡ２０
８よりも位相が進んだＣＬＫＢ４０２を発生するＣＬＫ
位相調整部４０１と、メモリコントローラ２０２から出
力されＳＤＲＡＭ２０６へ入力される信号の一部または
全部をＣＬＫＡ２０８に同期して保持する信号ラッチ部
４００とを備え、メモリコントローラ２０２が、ＣＬＫ
Ａ２０８に同期して信号の入出力を行い、信号ラッチ部
１００が、ＣＬＫＡ２０８に同期して信号の入出力を行
い、ＳＤＲＡＭ２０６が、ＣＬＫＢ４０２に同期して信
号の入出力を行うため、下記の効果を奏する。
【００６０】同期ＣＬＫＡのサイクルタイムが短い場合
（周波数が高い場合）や、メモリコントローラと同期式
メモリの間の距離が物理的に長い場合でも、メモリコン
トローラから同期式メモリに対し確実に信号の伝達を行
うことができるという効果を奏する。
（周波数が高い場合）や、メモリコントローラと同期式
メモリの間の距離が物理的に長い場合でも、メモリコン
トローラから同期式メモリに対し確実に信号の伝達を行
うことができるという効果を奏する。
【００６１】［他の実施の形態］上述した本発明の第１
〜第２の実施の形態においては、本発明のメモリ制御シ
ステムを備えた情報処理システムの種類については言及
しなかったが、本発明は、デスクトップ型パーソナルコ
ンピュータ、ノート型パーソナルコンピュータ、ワーク
ステーション、携帯情報端末など各種情報処理システム
に適用することが可能である。
〜第２の実施の形態においては、本発明のメモリ制御シ
ステムを備えた情報処理システムの種類については言及
しなかったが、本発明は、デスクトップ型パーソナルコ
ンピュータ、ノート型パーソナルコンピュータ、ワーク
ステーション、携帯情報端末など各種情報処理システム
に適用することが可能である。
【００６２】また、上述した本発明の第１〜第２の実施
の形態においては、本発明のメモリ制御システムを備え
た情報処理システム単体の場合を例に挙げたが、本発明
は、情報処理システムと周辺装置（プリンタ・複写機等
の画像形成装置、スキャナ等の画像読取装置、デジタル
カメラ等の撮像装置等）を接続したシステムに適用する
ことも可能である。
の形態においては、本発明のメモリ制御システムを備え
た情報処理システム単体の場合を例に挙げたが、本発明
は、情報処理システムと周辺装置（プリンタ・複写機等
の画像形成装置、スキャナ等の画像読取装置、デジタル
カメラ等の撮像装置等）を接続したシステムに適用する
ことも可能である。
【００６３】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器からなる装置に適用
してもよい。上述した実施形態の機能を実現するソフト
ウエアのプログラムコードを記憶した記憶媒体等の媒体
をシステム或いは装置に供給し、そのシステム或いは装
置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体
等の媒体に格納されたプログラムコードを読み出し実行
することによっても、達成されることは言うまでもな
い。
システムに適用しても、１つの機器からなる装置に適用
してもよい。上述した実施形態の機能を実現するソフト
ウエアのプログラムコードを記憶した記憶媒体等の媒体
をシステム或いは装置に供給し、そのシステム或いは装
置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体
等の媒体に格納されたプログラムコードを読み出し実行
することによっても、達成されることは言うまでもな
い。
【００６４】この場合、記憶媒体等の媒体から読み出さ
れたプログラムコード自体が上述した実施形態の機能を
実現することになり、そのプログラムコードを記憶した
記憶媒体等の媒体は本発明を構成することになる。プロ
グラムコードを供給するための記憶媒体等の媒体として
は、例えば、フロッピー（登録商標）ディスク、ハード
ディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯ
Ｍ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、
ＲＯＭ、或いはネットワークを介したダウンロードなど
を用いることができる。
れたプログラムコード自体が上述した実施形態の機能を
実現することになり、そのプログラムコードを記憶した
記憶媒体等の媒体は本発明を構成することになる。プロ
グラムコードを供給するための記憶媒体等の媒体として
は、例えば、フロッピー（登録商標）ディスク、ハード
ディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯ
Ｍ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、
ＲＯＭ、或いはネットワークを介したダウンロードなど
を用いることができる。
【００６５】また、コンピュータが読み出したプログラ
ムコードを実行することにより、上述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼動しているＯＳなどが
実際の処理の一部または全部を行い、その処理によって
上述した実施形態の機能が実現される場合も含まれるこ
とは言うまでもない。
ムコードを実行することにより、上述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼動しているＯＳなどが
実際の処理の一部または全部を行い、その処理によって
上述した実施形態の機能が実現される場合も含まれるこ
とは言うまでもない。
【００６６】更に、記憶媒体等の媒体から読み出された
プログラムコードが、コンピュータに挿入された機能拡
張ボードやコンピュータに接続された機能拡張ユニット
に備わるメモリに書き込まれた後、そのプログラムコー
ドの指示に基づき、その機能拡張ボードや機能拡張ユニ
ットに備わるＣＰＵなどが実際の処理の一部または全部
を行い、その処理によって上述した実施形態の機能が実
現される場合も含まれることは言うまでもない。
プログラムコードが、コンピュータに挿入された機能拡
張ボードやコンピュータに接続された機能拡張ユニット
に備わるメモリに書き込まれた後、そのプログラムコー
ドの指示に基づき、その機能拡張ボードや機能拡張ユニ
ットに備わるＣＰＵなどが実際の処理の一部または全部
を行い、その処理によって上述した実施形態の機能が実
現される場合も含まれることは言うまでもない。
【００６７】図７は本発明のメモリ制御方法を実行する
プログラム及び関連データが記憶媒体からコンピュータ
等の装置に供給される概念例を示す説明図である。本発
明のメモリ制御方法を実行するプログラム及び関連デー
タは、フロッピーディスクやＣＤ−ＲＯＭ等の記憶媒体
７１をコンピュータ等の装置７２に装備された記憶媒体
ドライブの挿入口７３に挿入することで供給される。そ
の後、本発明のメモリ制御方法を実行するプログラム及
び関連データを、記憶媒体７１から一旦ハードディスク
にインストールしハードディスクからＲＡＭにロードす
るか、或いはハードディスクにインストールせずに直接
ＲＡＭにロードすることで、当該プログラム及び関連デ
ータを実行することが可能となる。
プログラム及び関連データが記憶媒体からコンピュータ
等の装置に供給される概念例を示す説明図である。本発
明のメモリ制御方法を実行するプログラム及び関連デー
タは、フロッピーディスクやＣＤ−ＲＯＭ等の記憶媒体
７１をコンピュータ等の装置７２に装備された記憶媒体
ドライブの挿入口７３に挿入することで供給される。そ
の後、本発明のメモリ制御方法を実行するプログラム及
び関連データを、記憶媒体７１から一旦ハードディスク
にインストールしハードディスクからＲＡＭにロードす
るか、或いはハードディスクにインストールせずに直接
ＲＡＭにロードすることで、当該プログラム及び関連デ
ータを実行することが可能となる。
【００６８】この場合、本発明の第１〜第２の実施の形
態に係る情報処理システムにおいて、本発明のメモリ制
御方法を実行するプログラムを実行させる場合は、例え
ば上記図７を参照して説明したような手順で情報処理シ
ステムに当該プログラム及び関連データを供給するか、
或いは情報処理システムに予め当該プログラム及び関連
データを格納しておくことで、プログラム実行が可能と
なる。
態に係る情報処理システムにおいて、本発明のメモリ制
御方法を実行するプログラムを実行させる場合は、例え
ば上記図７を参照して説明したような手順で情報処理シ
ステムに当該プログラム及び関連データを供給するか、
或いは情報処理システムに予め当該プログラム及び関連
データを格納しておくことで、プログラム実行が可能と
なる。
【００６９】図６は本発明のメモリ制御方法を実行する
プログラム及び関連データを記憶した記憶媒体の記憶内
容の構成例を示す説明図である。記憶媒体は、例えばボ
リューム情報６１、ディレクトリ情報６２、プログラム
実行ファイル６３、プログラム関連データファイル６４
等の記憶内容で構成される。本発明のメモリ制御方法を
実行するプログラムは、上記第１〜第２の実施の形態で
説明した制御手順に基づきプログラムコード化されたも
のである。
プログラム及び関連データを記憶した記憶媒体の記憶内
容の構成例を示す説明図である。記憶媒体は、例えばボ
リューム情報６１、ディレクトリ情報６２、プログラム
実行ファイル６３、プログラム関連データファイル６４
等の記憶内容で構成される。本発明のメモリ制御方法を
実行するプログラムは、上記第１〜第２の実施の形態で
説明した制御手順に基づきプログラムコード化されたも
のである。
【００７０】
【発明の効果】以上説明したように、本発明のメモリ制
御装置によれば、制御手段から出力され同期式メモリへ
入力される信号の少なくとも一部を、第一のクロック信
号よりも位相が遅れた第二のクロック信号に同期して保
持する信号保持手段を有し、制御手段が、第一のクロッ
ク信号に同期して信号の入出力を行い、信号保持手段
が、第二のクロック信号に同期して信号の入出力を行
い、同期式メモリが、第一のクロック信号に同期して信
号の入出力を行い、また、制御手段から出力され同期式
メモリへ入力される信号の少なくとも一部を、第一のク
ロック信号に同期して保持する信号保持手段を有し、制
御手段が、第一のクロック信号に同期して信号の入出力
を行い、信号保持手段が、第一のクロック信号に同期し
て信号の入出力を行い、同期式メモリが、第一のクロッ
ク信号よりも位相が進んだ第二のクロック信号に同期し
て信号の入出力を行うため、下記の効果を奏する。
御装置によれば、制御手段から出力され同期式メモリへ
入力される信号の少なくとも一部を、第一のクロック信
号よりも位相が遅れた第二のクロック信号に同期して保
持する信号保持手段を有し、制御手段が、第一のクロッ
ク信号に同期して信号の入出力を行い、信号保持手段
が、第二のクロック信号に同期して信号の入出力を行
い、同期式メモリが、第一のクロック信号に同期して信
号の入出力を行い、また、制御手段から出力され同期式
メモリへ入力される信号の少なくとも一部を、第一のク
ロック信号に同期して保持する信号保持手段を有し、制
御手段が、第一のクロック信号に同期して信号の入出力
を行い、信号保持手段が、第一のクロック信号に同期し
て信号の入出力を行い、同期式メモリが、第一のクロッ
ク信号よりも位相が進んだ第二のクロック信号に同期し
て信号の入出力を行うため、下記の効果を奏する。
【００７１】第一のクロック信号（同期ＣＬＫＡ）のサ
イクルタイムが短い場合（周波数が高い場合）や、制御
手段（メモリコントローラ）と同期式メモリの間の距離
が物理的に長い場合でも、制御手段（メモリコントロー
ラ）から同期式メモリに対し確実に信号の伝達を行うこ
とができるという効果を奏する。
イクルタイムが短い場合（周波数が高い場合）や、制御
手段（メモリコントローラ）と同期式メモリの間の距離
が物理的に長い場合でも、制御手段（メモリコントロー
ラ）から同期式メモリに対し確実に信号の伝達を行うこ
とができるという効果を奏する。
【００７２】また、本発明の情報処理装置、本発明のメ
モリ制御方法、本発明の記憶媒体においても、上記と同
様に、第一のクロック信号（同期ＣＬＫＡ）のサイクル
タイムが短い場合（周波数が高い場合）や、制御手段
（メモリコントローラ）と同期式メモリの間の距離が物
理的に長い場合でも、制御手段（メモリコントローラ）
から同期式メモリに対し確実に信号の伝達を行うことが
できるという効果を奏する。
モリ制御方法、本発明の記憶媒体においても、上記と同
様に、第一のクロック信号（同期ＣＬＫＡ）のサイクル
タイムが短い場合（周波数が高い場合）や、制御手段
（メモリコントローラ）と同期式メモリの間の距離が物
理的に長い場合でも、制御手段（メモリコントローラ）
から同期式メモリに対し確実に信号の伝達を行うことが
できるという効果を奏する。
【図１】本発明の第１の実施の形態に係るメモリ制御シ
ステムの構成を備えた情報処理システムの概略構成を示
すブロック図である。
ステムの構成を備えた情報処理システムの概略構成を示
すブロック図である。
【図２】本発明の第１の実施の形態に係るライトサイク
ル時の信号遅延を説明するためのＩ／Ｆタイミング図で
ある。
ル時の信号遅延を説明するためのＩ／Ｆタイミング図で
ある。
【図３】本発明の第１の実施の形態に係るメモリコント
ローラとＳＤＲＡＭ間の物理的配置の例を示す概念図で
ある。
ローラとＳＤＲＡＭ間の物理的配置の例を示す概念図で
ある。
【図４】本発明の第２の実施の形態に係るメモリ制御シ
ステムの構成を備えた情報処理システムの概略構成を示
すブロック図である。
ステムの構成を備えた情報処理システムの概略構成を示
すブロック図である。
【図５】本発明の第２の実施の形態に係るリードサイク
ル時の信号遅延を説明するためのＩ／Ｆタイミング図で
ある。
ル時の信号遅延を説明するためのＩ／Ｆタイミング図で
ある。
【図６】本発明のメモリ制御方法を実行するプログラム
及び関連データを記憶した記憶媒体の記憶内容の構成例
を示す説明図である。
及び関連データを記憶した記憶媒体の記憶内容の構成例
を示す説明図である。
【図７】本発明のメモリ制御方法を実行するプログラム
及び関連データが記憶媒体からコンピュータ等の装置に
供給される概念例を示す説明図である。
及び関連データが記憶媒体からコンピュータ等の装置に
供給される概念例を示す説明図である。
【図８】従来例に係るメモリ制御システムの構成を備え
た情報処理システムの概略構成を示すブロック図であ
る。
た情報処理システムの概略構成を示すブロック図であ
る。
【図９】ＳＤＲＡＭの詳細構成を示す説明図である。
【図１０】ライト時のメモリコントローラとＳＤＲＡＭ
間のＩ／Ｆタイミング図である。
間のＩ／Ｆタイミング図である。
【図１１】リード時のメモリコントローラとＳＤＲＡＭ
間のＩ／Ｆタイミング図である。
間のＩ／Ｆタイミング図である。
【符号の説明】 １００、４００ 信号ラッチ部（信号保持手段） １０１、４０１ ＣＬＫ位相調整部（位相調整手段） １０２、４０２ ＣＬＫＢ（第二のクロック信号） ２０２ メモリコントローラ（制御手段） ２０５、４０５ メモリモジュール ２０６ ＳＤＲＡＭ（同期式メモリ） ２０７ 水晶発振器（信号供給手段） ２０８ ＣＬＫＡ（第一のクロック信号）
Claims (20)
- 【請求項１】 同期式メモリに対するデータの書き込み
及び読み出しを制御する制御手段を備えたメモリ制御装
置において、 前記制御手段から出力され前記同期式メモリへ入力され
る信号の少なくとも一部を、第一のクロック信号よりも
位相が遅れた第二のクロック信号に同期して保持する信
号保持手段を有し、前記制御手段が、前記第一のクロッ
ク信号に同期して信号の入出力を行い、前記信号保持手
段が、前記第二のクロック信号に同期して信号の入出力
を行い、前記同期式メモリが、前記第一のクロック信号
に同期して信号の入出力を行うことを特徴とするメモリ
制御装置。 - 【請求項２】 前記第一のクロック信号を供給する発振
手段と、前記第一のクロック信号よりも位相が遅れた前
記第二のクロック信号を発生する位相調整手段とを有
し、前記信号保持手段が、前記制御手段と前記同期式メ
モリとの間に接続されていることを特徴とする請求項１
記載のメモリ制御装置。 - 【請求項３】 同期式メモリに対するデータの書き込み
及び読み出しを制御する制御手段を備えたメモリ制御装
置において、 前記制御手段から出力され前記同期式メモリへ入力され
る信号の少なくとも一部を、第一のクロック信号に同期
して保持する信号保持手段を有し、前記制御手段が、前
記第一のクロック信号に同期して信号の入出力を行い、
前記信号保持手段が、前記第一のクロック信号に同期し
て信号の入出力を行い、前記同期式メモリが、前記第一
のクロック信号よりも位相が進んだ第二のクロック信号
に同期して信号の入出力を行うことを特徴とするメモリ
制御装置。 - 【請求項４】 前記第一のクロック信号を供給する発振
手段と、前記第一のクロック信号よりも位相が進んだ前
記第二のクロック信号を発生する位相調整手段とを有
し、前記信号保持手段が、前記制御手段と前記同期式メ
モリとの間に接続されていることを特徴とする請求項３
記載のメモリ制御装置。 - 【請求項５】 前記制御手段が、前記位相調整手段から
前記同期式メモリに到達する信号のタイミングに合わせ
て、前記同期式メモリに対する書き込みデータを本来の
タイミングよりも後ろにずらして出力する制御、前記同
期式メモリからの読み出しデータを本来のタイミングよ
りも後ろで取り込む制御を行うことを特徴とする請求項
１乃至４の何れかに記載のメモリ制御装置。 - 【請求項６】 同期式メモリに対するデータの書き込み
及び読み出しを制御する制御手段を備えたメモリ制御装
置が搭載される情報処理装置において、 前記制御手段から出力され前記同期式メモリへ入力され
る信号の少なくとも一部を、第一のクロック信号よりも
位相が遅れた第二のクロック信号に同期して保持する信
号保持手段を有し、前記制御手段が、前記第一のクロッ
ク信号に同期して信号の入出力を行い、前記信号保持手
段が、前記第二のクロック信号に同期して信号の入出力
を行い、前記同期式メモリが、前記第一のクロック信号
に同期して信号の入出力を行うことを特徴とする情報処
理装置。 - 【請求項７】 前記第一のクロック信号を供給する発振
手段と、前記第一のクロック信号よりも位相が遅れた前
記第二のクロック信号を発生する位相調整手段とを有
し、前記信号保持手段が、前記制御手段と前記同期式メ
モリとの間に接続されていることを特徴とする請求項６
記載の情報処理装置。 - 【請求項８】 同期式メモリに対するデータの書き込み
及び読み出しを制御する制御手段を備えたメモリ制御装
置が搭載される情報処理装置において、 前記制御手段から出力され前記同期式メモリへ入力され
る信号の少なくとも一部を、第一のクロック信号に同期
して保持する信号保持手段を有し、前記制御手段が、前
記第一のクロック信号に同期して信号の入出力を行い、
前記信号保持手段が、前記第一のクロック信号に同期し
て信号の入出力を行い、前記同期式メモリが、前記第一
のクロック信号よりも位相が進んだ第二のクロック信号
に同期して信号の入出力を行うことを特徴とする情報処
理装置。 - 【請求項９】 前記第一のクロック信号を供給する発振
手段と、前記第一のクロック信号よりも位相が進んだ前
記第二のクロック信号を発生する位相調整手段とを有
し、前記信号保持手段が、前記制御手段と前記同期式メ
モリとの間に接続されていることを特徴とする請求項８
記載の情報処理装置。 - 【請求項１０】 前記制御手段が、前記位相調整手段か
ら前記同期式メモリに到達する信号のタイミングに合わ
せて、前記同期式メモリに対する書き込みデータを本来
のタイミングよりも後ろにずらして出力する制御、前記
同期式メモリからの読み出しデータを本来のタイミング
よりも後ろで取り込む制御を行うことを特徴とする請求
項６乃至９の何れかに記載の情報処理装置。 - 【請求項１１】 同期式メモリに対するデータの書き込
み及び読み出しを制御する制御手段を備えたメモリ制御
装置に適用されるメモリ制御方法において、 前記制御手段と前記同期式メモリとの間に接続された信
号保持手段により、前記制御手段から出力され前記同期
式メモリへ入力される信号の少なくとも一部を、第一の
クロック信号よりも位相が遅れた第二のクロック信号に
同期して保持し、前記制御手段が、前記第一のクロック
信号に同期して信号の入出力を行い、前記信号保持手段
が、前記第二のクロック信号に同期して信号の入出力を
行い、前記同期式メモリが、前記第一のクロック信号に
同期して信号の入出力を行うことを特徴とするメモリ制
御方法。 - 【請求項１２】 発振手段により、前記第一のクロック
信号を供給し、位相調整手段により、前記第一のクロッ
ク信号よりも位相が遅れた前記第二のクロック信号を発
生することを特徴とする請求項１１記載のメモリ制御方
法。 - 【請求項１３】 同期式メモリに対するデータの書き込
み及び読み出しを制御する制御手段を備えたメモリ制御
装置に適用されるメモリ制御方法において、 前記制御手段と前記同期式メモリとの間に接続された信
号保持手段により、前記制御手段から出力され前記同期
式メモリへ入力される信号の少なくとも一部を、第一の
クロック信号に同期して保持し、前記制御手段が、前記
第一のクロック信号に同期して信号の入出力を行い、前
記信号保持手段が、前記第一のクロック信号に同期して
信号の入出力を行い、前記同期式メモリが、前記第一の
クロック信号よりも位相が進んだ第二のクロック信号に
同期して信号の入出力を行うことを特徴とするメモリ制
御方法。 - 【請求項１４】 発振手段により、前記第一のクロック
信号を供給し、位相調整手段により、前記第一のクロッ
ク信号よりも位相が進んだ前記第二のクロック信号を発
生することを特徴とする請求項１３記載のメモリ制御方
法。 - 【請求項１５】 前記制御手段により、前記位相調整手
段から前記同期式メモリに到達する信号のタイミングに
合わせて、前記同期式メモリに対する書き込みデータを
本来のタイミングよりも後ろにずらして出力する制御、
前記同期式メモリからの読み出しデータを本来のタイミ
ングよりも後ろで取り込む制御を行うことを特徴とする
請求項１１乃至１４の何れかに記載のメモリ制御方法。 - 【請求項１６】 同期式メモリに対するデータの書き込
み及び読み出しを制御する制御手段を備えたメモリ制御
装置に適用されるメモリ制御方法を実行するプログラム
を記憶したコンピュータにより読み出し可能な記憶媒体
において、 前記メモリ制御方法は、信号保持手段において前記制御
手段から出力され前記同期式メモリへ入力される信号の
少なくとも一部を、第一のクロック信号よりも位相が遅
れた第二のクロック信号に同期して保持するように制御
するステップと、前記制御手段において前記第一のクロ
ック信号に同期して信号を入出力するように制御するス
テップと、前記信号保持手段において前記第二のクロッ
ク信号に同期して信号を入出力するように制御するステ
ップと、前記同期式メモリにおいて前記第一のクロック
信号に同期して信号を入出力するように制御するステッ
プとを有することを特徴とする記憶媒体。 - 【請求項１７】 前記第一のクロック信号を供給するよ
うに制御するステップと、前記第一のクロック信号より
も位相が遅れた前記第二のクロック信号を発生するよう
に制御するステップとを有することを特徴とする請求項
１６記載の記憶媒体。 - 【請求項１８】 同期式メモリに対するデータの書き込
み及び読み出しを制御する制御手段を備えたメモリ制御
装置に適用されるメモリ制御方法において、前記メモリ
制御方法は、信号保持手段において前記制御手段から出
力され前記同期式メモリへ入力される信号の少なくとも
一部を、第一のクロック信号に同期して保持するように
制御するステップと、前記制御手段において前記第一の
クロック信号に同期して信号を入出力するように制御す
るステップと、前記信号保持手段において前記第一のク
ロック信号に同期して信号を入出力するように制御する
ステップと、前記同期式メモリにおいて前記第一のクロ
ック信号よりも位相が進んだ第二のクロック信号に同期
して信号を入出力するように制御するステップとを有す
ることを特徴とする記憶媒体。 - 【請求項１９】 前記第一のクロック信号を供給するよ
うに制御するステップと、前記第一のクロック信号より
も位相が進んだ前記第二のクロック信号を発生するよう
に制御するステップとを有することを特徴とする請求項
１８記載の記憶媒体。 - 【請求項２０】 前記制御手段において前記位相調整手
段から前記同期式メモリに到達する信号のタイミングに
合わせて、前記同期式メモリに対する書き込みデータを
本来のタイミングよりも後ろにずらして出力するように
制御し、前記同期式メモリからの読み出しデータを本来
のタイミングよりも後ろで取り込むように制御するステ
ップを有することを特徴とする請求項１６乃至１９の何
れかに記載の記憶媒体。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044349A (ja) * | 2001-07-30 | 2003-02-14 | Elpida Memory Inc | レジスタ及び信号生成方法 |
| JP2009020478A (ja) * | 2007-07-11 | 2009-01-29 | United Memories Inc | 低スキュークロック分布ツリー |
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| JP4652562B2 (ja) | 2011-03-16 |
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