JP4652562B2 - メモリ制御装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ制御装置に関し、特に、情報処理システムにおいてメモリコントローラから同期式メモリに対する信号の伝達を確実に行う場合に好適なメモリ制御装置に関する。
【０００２】
【従来の技術】
従来、中央処理装置（ＣＰＵ）、メモリコントローラ、同期式メモリ等を備えた情報処理システムにおいて、メモリコントローラを介し同期式メモリに対するアクセス制御等を行うメモリ制御システムがある。
【０００３】
図８は従来例に係るメモリ制御システムの構成を備えた情報処理システムの概略構成を示すブロック図である。図中、８０１はＣＰＵであり、ＲＯＭ８０３に格納されたプログラムに従って動作する。８０２はメモリコントローラであり、ＣＰＵ８０１からＲＯＭ８０３やＲＡＭ８０４、及びメモリモジュール８０５上に実装された同期式メモリ（Ｓｙｎｃｒｏｎｏｕｓ ＤＲＡＭ、以降ＳＤＲＡＭと略称）８０６へのアクセスの制御を行う。８０７は水晶発振器であり、システムに同期用のＣＬＫ（クロック）を供給する。図中８０９はＣＬＫＡである。
【０００４】
メモリコントローラ８０２とＳＤＲＡＭ８０６間の制御信号には、ＣＳｎ、ＲＡＳｎ、ＣＡＳｎ、ＷＥｎ、ＤＱＭ等の信号があり、これらの信号の組み合わせにより、ＳＤＲＡＭ８０６に対してコマンドを発行する。ＣＰＵ８０１とメモリコントローラ８０２の間、メモリコントローラ８０２とＲＯＭ８０３の間、及びメモリコントローラ８０２とＲＡＭ８０４の間にも、制御信号やアドレス信号、データ信号などが存在するが、図８では略式表記している。
【０００５】
メモリモジュール８０５上のＳＤＲＡＭ８０６の詳細な構成については図９に示す。図９は８ｂｉｔのデータバス幅を備えたＳＤＲＡＭを４個使用して３２ビット幅のシステムを構成した例である。
【０００６】
上記のような構成を備えた情報処理システムにおいて、ＣＰＵ８０１からＳＤＲＡＭ８０６に対して８ｂｅａｔの連続したデータ・ライト要求が発行された場合の、メモリコントローラ８０２とＳＤＲＡＭ８０６間のＩ／Ｆタイミングを図１０に示す。メモリコントローラ８０２は、Ｔ０サイクルでＳＤＲＡＭ８０６の書き込みバンクを指定し、続くＴ２サイクル以降でデータのライトを行う。そして、Ｔ１１サイクルでプリチャージコマンドを発行し、８ｂｅａｔのライトサイクルを終了させている。
【０００７】
次に、ＣＰＵ８０１からＳＤＲＡＭ８０６に対して８ｂｅａｔの連続したデータ・リード要求が発行された場合の、メモリコントローラ８０２とＳＤＲＡＭ８０６間のＩ／Ｆタイミングを図１１に示す。メモリコントローラ８０２は、Ｔ０サイクルでＳＤＲＡＭ８０６の読み出しバンクを指定し、続くＴ４サイクル以降でリードデータの取り込みを行う。そして、Ｔ１０サイクルでプリチャージコマンドを発行し、８ｂｅａｔのリードサイクルを終了させている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来技術においては下記のような問題点があった。
【０００９】
（１）第一の問題点
上記図８に示したような従来の構成例では、同期ＣＬＫＡのサイクルタイムが短い場合（周波数が高い場合）や、メモリコントローラと同期式メモリの間の距離が物理的に長い場合は、信号の遅延が大きな問題となってくる。特に、アドレス信号や、コマンドを形成するＣＳｎ、ＲＡＳｎ、ＣＡＳｎ、ＷＥｎ等の制御信号は、上記図９、図３に示すように複数のＳＤＲＡＭに接続されることが多い。
【００１０】
その場合、それぞれ１個のＳＤＲＡＭにしか接続されないデータ信号に比べて負荷が重くなる。この負荷は、主として接続先のデバイス入力端子がもつ入力インピーダンスに起因し、ＳＤＲＡＭの構成が８個や１６個に増えれば更に負荷は増大する。また、ＳＤＲＡＭの数が増えることによって配線の分岐が増えたり、メモリコントローラ８０２とＳＤＲＡＭ８０６の物理的な距離が広がると、総配線長が長くなって、配線そのものが持つインピーダンスに起因する配線負荷も増大する。
【００１１】
上述したように、アドレス信号やコマンド信号は、（ｉ）接続先デバイスの入力インピーダンスと、（ｉｉ）配線の持つインピーダンスによって、データ信号以上に負荷が重く、信号遅延が生じ易い。このような理由により、メモリコントローラから出力されたアドレス信号や制御信号は、ＳＤＲＡＭ側の入力セットアップ・タイムの確保が困難である場合が多かった。
【００１２】
そこで、上記図８においてＳＤＲＡＭ８０６に入力されるＣＬＫ信号の位相を調整し、ＣＬＫＡよりもＳＤＲＡＭ８０６に入力されるＣＬＫの位相を後ろにずらして、アドレス信号や制御信号のセットアップタイム・マージンを拡大することが考えられる。
【００１３】
しかし、アドレス信号や制御信号のセットアップタイム・マージンを拡大すると、今度はＳＤＲＡＭ８０６が出力するデータをメモリコントローラ８０２が取り込む際の、メモリコントローラ側のデータのセットアップタイム・マージンが厳しくなってしまい、やはりＳＤＲＡＭ側の入力信号のセットアップタイム・マージンの拡大と、メモリコントローラ側のデータ信号のセットアップタイム・マージンの拡大を両立させることができないという問題があった。
【００１４】
（２）第二の問題点
上記図８に示したような従来の構成例では、同期ＣＬＫＡのサイクルタイムが短い場合（周波数が高い場合）や、メモリコントローラと同期式メモリの間の距離が物理的に長い場合は、ＳＤＲＡＭが出力するリードデータのタイミングが重要となる。上記図１１において、ＳＤＲＡＭがＴ４サイクルで出力したリードデータは、Ｔ４サイクルの終わりのＣＬＫＡの立ち上がりエッジでメモリコントローラに取り込まれなければならない。
【００１５】
しかし、ＳＤＲＡＭから実際にリードデータが出力されるまでの遅延や、ＳＤＲＡＭから出力されたリードデータがメモリコントローラの端子に到達するまでの遅延によって、実際にはＴ４サイクルの終わりのＣＬＫＡの立ち上がりエッジまでに、リードデータがメモリコントローラの端子に到達しない場合があった。
【００１６】
そこで、上記図８においてＳＤＲＡＭ８０６に入力されるＣＬＫ信号の位相を調整し、ＣＬＫＡよりもＳＤＲＡＭ８０６に入力されるＣＬＫの位相を前にずらして、ＳＤＲＡＭ８０６が出力するデータをメモリコントローラ８０２が取り込む際の、メモリコントローラ側のデータのセットアップタイム・マージンを拡大することが考えられる。
【００１７】
しかし、メモリコントローラ側のデータのセットアップタイム・マージンを拡大すると、今度はＳＤＲＡＭ側のアドレス信号や制御信号のセットアップタイム・マージンが厳しくなってしまい、やはりＳＤＲＡＭ側の入力信号のセットアップタイム・マージンの拡大と、メモリコントローラ側のデータ信号のセットアップタイム・マージンの拡大を両立させることができないという問題があった。
【００１８】
本発明は、上述した点に鑑みなされたものであり、メモリを制御する制御手段とメモリの間の距離が物理的に長い場合でも制御手段からメモリに対して確実に信号の伝達を行うことを可能としたメモリ制御装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、データを記憶するメモリと、複数の信号線を有し、前記複数の信号線を介して伝達されるデータ信号、アドレス信号及び制御信号を用いて前記メモリに対するデータの書き込み及び読み出しを制御する制御手段と、前記制御手段から出力される前記アドレス信号及び前記制御信号を保持し、前記保持された信号を前記メモリへ出力する信号保持手段と、クロック信号を発生させる発生手段と、前記メモリに入力される第一のクロック信号より前記信号保持手段に入力される第二のクロック信号の位相が遅れるよう前記発生手段により発生されたクロック信号を調整する調整手段とを有し、前記メモリは前記第一のクロック信号に同期して前記データ信号、前記アドレス信号及び前記制御信号の入出力を行い、前記信号保持手段は前記第二のクロック信号に同期して前記アドレス信号及び前記制御信号の入出力を行い、前記制御手段は前記調整手段による調整に応じて遅延させたタイミングで前記データ信号が伝達される信号線を介したデータの入出力を行うことを特徴とする。
【００３９】
【発明の実施の形態】
以下、本発明の第１の実施の形態並びに第２の実施の形態を図面に基づいて詳細に説明する。本発明の第１の実施の形態は、上記従来例の第一の問題点を解決するための構成を備えたものであり、本発明の第２の実施の形態は、上記従来例の第二の問題点を解決するための構成を備えたものである。
【００４０】
［第１の実施の形態］
図１は本発明の第１の実施の形態に係るメモリ制御システムの構成を備えた情報処理システムの概略構成を示すブロック図である。本発明の第１の実施の形態に係る情報処理システムは、ＣＰＵ２０１と、メモリコントローラ２０２と、ＲＯＭ２０３と、ＲＡＭ２０４と、信号ラッチ部１００・ＣＬＫ位相調整部１０１・ＳＤＲＡＭ２０６を有するメモリモジュール２０５と、水晶発振器２０７とを備えている。図中２０８はＣＬＫＡ、１０２はＣＬＫＢである。
【００４１】
本発明の第１の実施の形態が上記従来例と相異する点は、メモリモジュール２０５が、ＳＤＲＡＭ２０６の他に、信号ラッチ部１００とＣＬＫ位相調整部１０１を備えた点である。信号ラッチ部１００は、メモリコントローラ２０２が出力する信号をラッチする。ＣＬＫ位相調整部１０１は、ＣＬＫＡ２０８に対して位相が後ろにずれた（位相が遅れた）ＣＬＫＢ１０２を発生させる。この場合、ＣＬＫ位相調整部１０１の出力側が信号ラッチ部１００に接続されている。これ以外の構成は上記従来例と同様であり、説明を省略する。
【００４２】
次に、上記の如く構成された本発明の第１の実施の形態に係る情報処理システムの動作を図１、図２、図３に基づき詳細に説明する。
【００４３】
情報処理システムにおいて、図１のＣＰＵ２０１からＳＤＲＡＭ２０６に対して連続した８ｂｅａｔのデータ・ライト要求が発行された場合のメモリコントローラとＳＤＲＡＭ２０６間のＩ／Ｆタイミングを図２に示す。図２中、６０１、６０２はライトサイクル時のタイミングである。
【００４４】
図２のＴ０サイクルでメモリコントローラ２０２から出力されたコマンドは、Ｔ０サイクルの終わりのＣＬＫＡの立ち上がりエッジでＳＤＲＡＭ２０６に取り込まれることが理想的だが、上記従来例の項で説明した通り、アドレスやコマンド信号の遅延によってＳＤＲＡＭ側の入力セットアップの確保が困難である場合が多い。
【００４５】
そこで、本発明の第１の実施の形態では、図１に示すように、メモリコントローラ２０２とＳＤＲＡＭ２０６の間に、信号を一旦ラッチする信号ラッチ部１００を設け、この信号ラッチ部１００で、ＣＬＫＡ２０８よりも多少位相が後ろにずれた（位相が遅れた）ＣＬＫＢ１０２によって一旦アドレスやコマンドをラッチしている（図２の６０１参照）。また、この場合、複数のＳＤＲＡＭに直接信号が接続される場合に比べて、信号の接続先が信号ラッチ部１００だけになるため、接続先デバイスの入力インピーダンスによる遅延が減少し、信号ラッチ部１００における入力信号のセットアップ・マージンを拡大することができる。
【００４６】
信号ラッチ部１００で一旦ラッチされた信号は、ＣＬＫＡ２０８よりも位相が遅れたＣＬＫＢ１０２に同期して出力されるため、ＣＬＫＡ２０８に同期して信号を取り込むＳＤＲＡＭ２０６にとっては、入力信号のセットアップ・タイムのマージンが厳しくなる方向である。しかし、同一メモリモジュール２０５上に実装された信号ラッチ部１００とＳＤＲＡＭ２０６は、通常、図３に示すように物理的に近接して配置されるので、結果的に配線遅延が少なくなり、ＳＤＲＡＭ２０６が要求する入力信号セットアップ・タイムを確保することが可能である（図２の６０２参照）。
【００４７】
ここで、信号ラッチ部１００によりアドレスや制御信号が一旦ラッチされるため、信号ラッチ部１００からＳＤＲＡＭ２０６にこれらの信号が到達するのが１ＣＬＫ分だけ遅れる。従って、メモリコントローラ２０２は、そのタイミングに合わせてＳＤＲＡＭ２０６に対するライトデータを、本来のタイミングよりも１ＣＬＫ後ろにずらして出力する必要があるのは言うまでもない。
【００４８】
以上説明したように、本発明の第１の実施の形態に係る情報処理システムによれば、ＣＬＫＡ２０８よりも位相が遅れたＣＬＫＢ１０２を発生するＣＬＫ位相調整部１０１と、メモリコントローラ２０２から出力されＳＤＲＡＭ２０６へ入力される信号の一部または全部をＣＬＫＢ１０２に同期して保持する信号ラッチ部１００とを備え、メモリコントローラ２０２が、ＣＬＫＡ２０８に同期して信号の入出力を行い、信号ラッチ部１００が、ＣＬＫＢ１０２に同期して信号の入出力を行い、ＳＤＲＡＭ２０６が、ＣＬＫＡ２０８に同期して信号の入出力を行うため、下記の効果を奏する。
【００４９】
同期ＣＬＫＡのサイクルタイムが短い場合（周波数が高い場合）や、メモリコントローラと同期式メモリの間の距離が物理的に長い場合でも、メモリコントローラから同期式メモリに対し確実に信号の伝達を行うことができるという効果を奏する。
【００５０】
［第２の実施の形態］
図４は本発明の第２の実施の形態に係るメモリ制御システムの構成を備えた情報処理システムの概略構成を示すブロック図である。本発明の第２の実施の形態に係る情報処理システムは、ＣＰＵ２０１と、メモリコントローラ２０２と、ＲＯＭ２０３と、ＲＡＭ２０４と、信号ラッチ部４００・ＣＬＫ位相調整部４０１・ＳＤＲＡＭ２０６を有するメモリモジュール４０５と、水晶発振器２０７とを備えている。図中２０８はＣＬＫＡ、４０２はＣＬＫＢである。
【００５１】
本発明の第２の実施の形態が上記従来例と相異する点は、メモリモジュール４０５が、ＳＤＲＡＭ２０６の他に、信号ラッチ部４００とＣＬＫ位相調整部４０１を備えた点である。信号ラッチ部４００は、メモリコントローラ２０２が出力する信号をラッチする。ＣＬＫ位相調整部４０１は、ＣＬＫＡ２０８に対して位相が前にずれた（位相が進んだ）ＣＬＫＢ４０２を発生させる。この場合、ＣＬＫ位相調整部４０１の出力側がＳＤＲＡＭ２０６に接続されている。これ以外の構成は上記従来例及び上記第１の実施の形態と同様であり、説明を省略する。
【００５２】
次に、上記の如く構成された本発明の第２の実施の形態に係る情報処理システムの動作を図３、図４、図５に基づき詳細に説明する。
【００５３】
情報処理システムにおいて、図４のＣＰＵ２０１からＳＤＲＡＭ２０６に対して連続した８ｂｅａｔのデータ・リード要求が発行された場合の、メモリコントローラ２０２とＳＤＲＡＭ２０６間のＩ／Ｆタイミングを図５に示す。図５中、７０１、７０２はライトサイクル時のタイミングである。
【００５４】
上述したように、データ・リード時のメモリコントローラ２０２側のデータセットアップタイムのマージンを拡大するためには、ＳＤＲＡＭ２０６の同期ＣＬＫの位相を前に出すことが有効だが、それだけでは、ＳＤＲＡＭ２０６側の入力信号のセットアップ・タイム・マージンが厳しくなってしまう。
【００５５】
そこで、本発明の第２の実施の形態では、図４に示すように、メモリコントローラ２０２とＳＤＲＡＭ２０６の間に、信号を一旦ラッチする信号ラッチ部４００を設け、この信号ラッチ部４００で、メモリコントローラ２０２と同位相のＣＬＫＡ２０８に同期して一旦アドレスやコマンドをラッチしている。また、この場合、複数のＳＤＲＡＭに直接信号が接続される場合に比べて、信号の接続先が信号ラッチ部４００だけになるため、接続先デバイスの入力インピーダンスによる遅延が減少し、信号ラッチ部４００における入力信号のセットアップ・マージンを拡大することができる。
【００５６】
信号ラッチ部４００で一旦ラッチされた信号は、ＣＬＫＡ２０８よりも位相が進んだＣＬＫＢ４０２に同期して信号を取り込むＳＤＲＡＭ２０６にとっては、入力信号のセットアップ・タイムのマージンが厳しくなる方向である。しかし、同一メモリモジュール４０５上に実装された信号ラッチ部４００とＳＤＲＡＭ２０６は、通常、図３に示すように物理的に近接して配置されるので、結果的に配線遅延が少なくなり、ＳＤＲＡＭ２０６が要求する入力信号セットアップ・タイムを確保することが可能である。
【００５７】
そして、信号ラッチ部４００が出力するアドレスや制御信号（コマンド）に従って、ＳＤＲＡＭ２０６はデータを出力する。このとき、ＳＤＲＡＭ２０６は、ＣＬＫＡ２０８よりも位相が前にずれたＣＬＫＢ４０２に同期してデータを出力するので、メモリコントローラ２０２側のリードデータ・セットアップ・タイムのマージンは拡大する。
【００５８】
ここで、信号ラッチ部４００によりアドレスや制御信号が一旦ラッチされるため、信号ラッチ部４００からＳＤＲＡＭ２０６にこれらの信号が到達するのが１ＣＬＫ分だけ遅れる。従って、メモリコントローラ２０２は、そのタイミングに合わせてＳＤＲＡＭ２０６からのリードデータを、本来のタイミングよりも１ＣＬＫ後ろで取り込む必要があるのは言うまでもない。
【００５９】
以上説明したように、本発明の第２の実施の形態に係る情報処理システムによれば、ＣＬＫＡ２０８よりも位相が進んだＣＬＫＢ４０２を発生するＣＬＫ位相調整部４０１と、メモリコントローラ２０２から出力されＳＤＲＡＭ２０６へ入力される信号の一部または全部をＣＬＫＡ２０８に同期して保持する信号ラッチ部４００とを備え、メモリコントローラ２０２が、ＣＬＫＡ２０８に同期して信号の入出力を行い、信号ラッチ部１００が、ＣＬＫＡ２０８に同期して信号の入出力を行い、ＳＤＲＡＭ２０６が、ＣＬＫＢ４０２に同期して信号の入出力を行うため、下記の効果を奏する。
【００６０】
同期ＣＬＫＡのサイクルタイムが短い場合（周波数が高い場合）や、メモリコントローラと同期式メモリの間の距離が物理的に長い場合でも、メモリコントローラから同期式メモリに対し確実に信号の伝達を行うことができるという効果を奏する。
【００６１】
［他の実施の形態］
上述した本発明の第１〜第２の実施の形態においては、本発明のメモリ制御システムを備えた情報処理システムの種類については言及しなかったが、本発明は、デスクトップ型パーソナルコンピュータ、ノート型パーソナルコンピュータ、ワークステーション、携帯情報端末など各種情報処理システムに適用することが可能である。
【００６２】
また、上述した本発明の第１〜第２の実施の形態においては、本発明のメモリ制御システムを備えた情報処理システム単体の場合を例に挙げたが、本発明は、情報処理システムと周辺装置（プリンタ・複写機等の画像形成装置、スキャナ等の画像読取装置、デジタルカメラ等の撮像装置等）を接続したシステムに適用することも可能である。
【００６３】
尚、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。上述した実施形態の機能を実現するソフトウエアのプログラムコードを記憶した記憶媒体等の媒体をシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体等の媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。
【００６４】
この場合、記憶媒体等の媒体から読み出されたプログラムコード自体が上述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体等の媒体は本発明を構成することになる。プログラムコードを供給するための記憶媒体等の媒体としては、例えば、フロッピーディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭ、或いはネットワークを介したダウンロードなどを用いることができる。
【００６５】
また、コンピュータが読み出したプログラムコードを実行することにより、上述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳなどが実際の処理の一部または全部を行い、その処理によって上述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００６６】
更に、記憶媒体等の媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって上述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００６７】
図７は本発明のメモリ制御方法を実行するプログラム及び関連データが記憶媒体からコンピュータ等の装置に供給される概念例を示す説明図である。本発明のメモリ制御方法を実行するプログラム及び関連データは、フロッピーディスクやＣＤ−ＲＯＭ等の記憶媒体７１をコンピュータ等の装置７２に装備された記憶媒体ドライブの挿入口７３に挿入することで供給される。その後、本発明のメモリ制御方法を実行するプログラム及び関連データを、記憶媒体７１から一旦ハードディスクにインストールしハードディスクからＲＡＭにロードするか、或いはハードディスクにインストールせずに直接ＲＡＭにロードすることで、当該プログラム及び関連データを実行することが可能となる。
【００６８】
この場合、本発明の第１〜第２の実施の形態に係る情報処理システムにおいて、本発明のメモリ制御方法を実行するプログラムを実行させる場合は、例えば上記図７を参照して説明したような手順で情報処理システムに当該プログラム及び関連データを供給するか、或いは情報処理システムに予め当該プログラム及び関連データを格納しておくことで、プログラム実行が可能となる。
【００６９】
図６は本発明のメモリ制御方法を実行するプログラム及び関連データを記憶した記憶媒体の記憶内容の構成例を示す説明図である。記憶媒体は、例えばボリューム情報６１、ディレクトリ情報６２、プログラム実行ファイル６３、プログラム関連データファイル６４等の記憶内容で構成される。本発明のメモリ制御方法を実行するプログラムは、上記第１〜第２の実施の形態で説明した制御手順に基づきプログラムコード化されたものである。
【００７１】
【発明の効果】
以上説明したように、本発明のメモリ制御装置によれば、メモリを制御する制御手段とメモリの間の距離が物理的に長い場合でも、制御手段からメモリに対して確実に信号の伝達を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るメモリ制御システムの構成を備えた情報処理システムの概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るライトサイクル時の信号遅延を説明するためのＩ／Ｆタイミング図である。
【図３】本発明の第１の実施の形態に係るメモリコントローラとＳＤＲＡＭ間の物理的配置の例を示す概念図である。
【図４】本発明の第２の実施の形態に係るメモリ制御システムの構成を備えた情報処理システムの概略構成を示すブロック図である。
【図５】本発明の第２の実施の形態に係るリードサイクル時の信号遅延を説明するためのＩ／Ｆタイミング図である。
【図６】本発明のメモリ制御方法を実行するプログラム及び関連データを記憶した記憶媒体の記憶内容の構成例を示す説明図である。
【図７】本発明のメモリ制御方法を実行するプログラム及び関連データが記憶媒体からコンピュータ等の装置に供給される概念例を示す説明図である。
【図８】従来例に係るメモリ制御システムの構成を備えた情報処理システムの概略構成を示すブロック図である。
【図９】ＳＤＲＡＭの詳細構成を示す説明図である。
【図１０】ライト時のメモリコントローラとＳＤＲＡＭ間のＩ／Ｆタイミング図である。
【図１１】リード時のメモリコントローラとＳＤＲＡＭ間のＩ／Ｆタイミング図である。
【符号の説明】
１００、４００ 信号ラッチ部（信号保持手段）
１０１、４０１ ＣＬＫ位相調整部（調整手段）
１０２、４０２ ＣＬＫＢ（第二のクロック信号）
２０２ メモリコントローラ（制御手段）
２０５、４０５ メモリモジュール
２０６ ＳＤＲＡＭ（メモリ）
２０７ 水晶発振器（発生手段）
２０８ ＣＬＫＡ（第一のクロック信号）

Claims (5)

1. データを記憶するメモリと、
   複数の信号線を有し、前記複数の信号線を介して伝達されるデータ信号、アドレス信号及び制御信号を用いて前記メモリに対するデータの書き込み及び読み出しを制御する制御手段と、
   前記制御手段から出力される前記アドレス信号及び前記制御信号を保持し、前記保持された信号を前記メモリへ出力する信号保持手段と、
   クロック信号を発生させる発生手段と、
   前記メモリに入力される第一のクロック信号より前記信号保持手段に入力される第二のクロック信号の位相が遅れるよう前記発生手段により発生されたクロック信号を調整する調整手段とを有し、
   前記メモリは前記第一のクロック信号に同期して前記データ信号、前記アドレス信号及び前記制御信号の入出力を行い、前記信号保持手段は前記第二のクロック信号に同期して前記アドレス信号及び前記制御信号の入出力を行い、前記制御手段は前記調整手段による調整に応じて遅延させたタイミングで前記データ信号が伝達される信号線を介したデータの入出力を行うことを特徴とするメモリ制御装置。
2. 前記調整手段は、前記発生手段により発生されたクロック信号の位相を遅らせることで前記第二のクロック信号を発生させ、
   前記発生手段により発生されたクロック信号は前記第一のクロック信号として前記メモリに入力されることを特徴とする請求項１に記載のメモリ制御装置。
3. 前記制御手段は、前記第一のクロック信号に同期して前記データ信号、前記アドレス信号及び前記制御信号の伝達を行うことを特徴とする請求項２に記載のメモリ制御装置。
4. 前記調整手段は、前記発生手段により発生されたクロック信号の位相を進めることで前記第一のクロック信号を発生させ、
   前記発生手段により発生されたクロック信号は前記第二のクロック信号として前記信号保持手段に入力されることを特徴とする請求項１に記載のメモリ制御装置。
5. 前記制御手段は、前記第二のクロック信号に同期して前記データ信号、前記アドレス信号及び前記制御信号の伝達を行うことを特徴とする請求項４に記載のメモリ制御装置。

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