JP2000174210A - 半導体装置 - Google Patents

半導体装置

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JP2000174210A
JP2000174210A JP10347568A JP34756898A JP2000174210A JP 2000174210 A JP2000174210 A JP 2000174210A JP 10347568 A JP10347568 A JP 10347568A JP 34756898 A JP34756898 A JP 34756898A JP 2000174210 A JP2000174210 A JP 2000174210A
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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Abstract

(57)【要約】 【課題】 チップサイズの大きさという制約の下で、サ
イクル時間の高速化を実現し易い、同一チップ上にＭＰ
Ｕと２次キャッシュメモリとしてのＤＲＡＭが搭載され
た半導体装置を提供する。 【解決手段】 チップ上に設けられ、クロック信号５２
およびアドレス信号５５を出力するＭＰＵ部４０と、前
記チップ上に設けられ、前記ＭＰＵ部から出力された前
記クロック信号および前記アドレス信号を入力するＤＲ
ＡＭ部７０と、前記クロック信号に応答して前記アドレ
ス信号をそれぞれラッチする複数のアドレスレジスタ７
５，７５と、前記複数のアドレスレジスタのそれぞれの
前段に設けられ、前記ＭＰＵ部が出力した時から前記複
数のアドレスレジスタのそれぞれが入力する時までのア
ドレス信号伝播遅延時間をそれぞれ所定範囲に収めるた
めの複数のアドレス遅延是正手段７７とを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、同一チップ上にＭ
ＰＵと２次キャッシュメモリとしてのＤＲＡＭが設けら
れてなる半導体装置に関する。
【０００２】
【従来の技術】従来より、大規模計算機用コンピュータ
のＭＰＵ（マイクロ・プロセッシング・ユニット：Ｍｉ
ｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の２次キャ
ッシュメモリには、ＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられている。高速化
が実現し易いＳＲＡＭは、アクセスの高速性が要求され
るキャッシュメモリとして適しているからである。
【０００３】安価なコンピュータ用のＭＰＵには、ＭＰ
Ｕと同一チップ上に小容量の２次キャッシュメモリを搭
載するものも有るが、大規模計算用コンピュータのＭＰ
Ｕが求める容量（１メガバイト以上）にするためには、
モジュール上でシンクロナスＳＲＡＭ（Ｓｙｎｃｒｏｎ
ｕｓ ＳＲＡＭ）と接続することが、チップサイズとコ
ストを考えると現実的な解であった。
【０００４】最近、ＭＰＵは、一つのプリント基板にＭ
ＰＵと２次キャッシュメモリ用のＳＲＡＭを実装したモ
ジュール（ＭＰＵモジュール）として用いられることが
少なくない。なお、このＭＰＵモジュールは、ＭＰＵを
作るＬＳＩメーカによって直接、作られている。そのメ
リットは、以下の通りである。ＭＰＵと２次キャッシュ
メモリ用ＳＲＡＭの間は、高速動作するため、プリント
基板上の微妙な配線が特性に影響する。ＭＰＵが実装さ
れる基板が限定されれば、ＬＳＩの動作マージンを余分
に確保しなくてもよいからである。
【０００５】
【発明が解決しようとする課題】大規模計算用コンピュ
ータのＭＰＵの２次キャッシュメモリは、上記のよう
に、モジュール上に実装されるため、プリント基板やＬ
ＳＩ組立技術の限界から、ＭＰＵと２次キャッシュメモ
リのバス幅には限界があった。
【０００６】一方で、バス幅を広げることで、パフォー
マンスの改善ができるので、単位面積当たり記憶容量の
大きいＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）を２次キャッシュメモリとして用いる
ことが考えられる。
【０００７】従来のように、ＭＰＵモジュールにＳＲＡ
Ｍを２次キャッシュメモリとして配置する場合は、配線
遅延を揃えてＬＳＩの動作マージンが広がるように、Ｓ
ＲＡＭとＭＰＵ間の配線は、なるべく同じ長さになるよ
うに配置される。
【０００８】モジュール上は、ＭＰＵとＳＲＡＭが主構
成要素であることと、プリント基板の大きさがモジュー
ルのコストにほとんど影響を与えないことから、ＳＲＡ
ＭとＭＰＵ間の配線を揃えることは、容易である。
【０００９】これに対し、ＤＲＡＭを２次キャッシュメ
モリとしてＭＰＵと同一チップに載せた場合の問題は、
一般的にＳＲＡＭに比べてＤＲＡＭのアクセス時間が遅
いことである。
【００１０】この問題への対策として、ＤＲＡＭは、メ
モリセルアレイおよび周辺回路の双方ともに細かく分割
される。
【００１１】これにより、ＤＲＡＭのアクセスパス内の
配線遅延を減少させ、ＳＲＡＭ並みのアクセス時間を実
現している。しかも、ＭＰＵからキャッシュメモリのア
クセス時間は、ＭＰＵによって定められており、後述す
る実施形態のもとになったＭＰＵでは、２クロックであ
る。すなわち、ＤＲＡＭのアクセス時間を短くすること
により、クロックのサイクル時間を短くすることができ
るが、まだまだ不充分であった。
【００１２】さらに上述のように、メモリセルアレイお
よび周辺回路の双方ともに、細かく分割されているた
め、アドレスの入力ポートは、ＭＰＵモジュール上でＳ
ＲＡＭを使っていた時よりも多数存在する。
【００１３】しかしながら、チップサイズの大きさがコ
ストに大きな影響を与えるので、ＤＲＡＭマクロの位置
は、チップサイズを最小にするように最適化され、ＭＰ
ＵからＤＲＡＭへの信号の遅延を揃えるために、ＤＲＡ
Ｍマクロの位置を最適化することは許されなかった。
【００１４】特開平７−１４１８６９号公報には、選択
トランジスタ１１の個数が少なく信号の立ち上がりが高
速でＡＴＤ（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔｉｏｎ
ｄｅｔｅｃｔｏｒ）回路７からのラッチ信号よりも早く
メモリセルのデータを出力する列選択線選択信号を遅延
回路の追加により遅らせる技術が開示されている。
【００１５】特開平１０−２５６５１２号公報には、ア
ドレス入力用のボンディングパッドやアドレスバッファ
を集中的に配置して、アドレス信号線を伝達する配線長
を短くすることにより高速化を図る技術が開示されてい
る。
【００１６】しかしながら、上記２つの公報の技術はい
ずれも、本発明のように同一チップにＤＲＡＭマクロと
ＭＰＵとが搭載された場合についての、サイクル時間の
短縮化を実現するものではない。
【００１７】本発明は、上記の事情に鑑みてなされたも
ので、チップサイズの大きさという制約の下で、サイク
ル時間の高速化を実現し易い、同一チップ上にＭＰＵと
２次キャッシュメモリとしてのＤＲＡＭが搭載された半
導体装置を提供することを目的としている。
【００１８】
【課題を解決するための手段】本発明の半導体装置は、
チップ上に設けられ、クロック信号およびアドレス信号
を出力するＭＰＵ（マイクロ・プロセッシング・ユニッ
ト：Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）部
と、前記チップ上に設けられ、前記ＭＰＵ部から出力さ
れた前記クロック信号および前記アドレス信号を入力す
るＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）部と、前記クロック信号に応答して前記ア
ドレス信号をそれぞれラッチする複数のアドレスレジス
タと、前記複数のアドレスレジスタのそれぞれの前段に
設けられ、前記ＭＰＵ部が出力した時から前記複数のア
ドレスレジスタのそれぞれが入力する時までのアドレス
信号伝播遅延時間をそれぞれ所定範囲に収めるための複
数のアドレス遅延是正手段とを備えている。
【００１９】本発明の半導体装置は、チップ上に設けら
れ、クロック信号および複数のアドレス信号を出力する
ＭＰＵ（マイクロ・プロセッシング・ユニット：Ｍｉｃ
ｒｏＰｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）部と、前記チッ
プ上に設けられ、前記ＭＰＵ部から出力された前記クロ
ック信号および前記複数のアドレス信号のそれぞれをそ
れぞれが入力する複数のＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリ：Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）部と、前記複数のＤ
ＲＡＭ部のそれぞれに設けられ、前記クロック信号に応
答して前記複数のアドレス信号のそれぞれをそれぞれが
ラッチする複数のアドレスレジスタと、前記複数のアド
レスレジスタのそれぞれの前段に設けられ、前記ＭＰＵ
部が出力した時から前記複数のアドレスレジスタのそれ
ぞれが入力する時までのアドレス信号伝播遅延時間をそ
れぞれ所定範囲に収めるための複数のアドレス遅延是正
手段とを備えている。
【００２０】本発明の半導体装置において、前記複数の
アドレス遅延是正手段のそれぞれは、複数のバッファに
より構成され、前記複数のバッファの段数により、前記
アドレス信号伝播遅延時間が前記所定範囲に収まるよう
に調整される。
【００２１】本発明の半導体装置において、前記複数の
アドレス遅延是正手段のそれぞれは、バッファにより構
成され、前記バッファのトランジスタサイズにより、前
記アドレス信号伝播遅延時間が前記所定範囲に収まるよ
うに調整される。
【００２２】本発明の半導体装置は、更に、前記複数の
アドレスレジスタのそれぞれの前段に設けられ、前記複
数のアドレスレジスタのそれぞれに入力される前記クロ
ック信号の位相を合わせるためのクロック信号位相調整
部を備えている。
【００２３】本発明の半導体装置において、前記クロッ
ク信号位相調整部は、前記ＭＰＵ部から出力された前記
クロック信号を入力する第１段バッファと、前記第１段
バッファの出力部から分岐して並列に設けられた複数の
第２段バッファとを備えてなり、前記第１段バッファお
よび前記第２段バッファを経て出力された前記クロック
信号が前記複数のアドレスレジスタのそれぞれに入力す
る。
【００２４】本発明の半導体装置は、更に、前記ＭＰＵ
部の内部で生成された前記クロック信号の位相を進ませ
て前記進ませた前記クロック信号を前記ＭＰＵ部から出
力するクロック信号位相変換部を備えている。
【００２５】本発明の半導体装置は、更に、前記複数の
アドレスレジスタのそれぞれの前段に設けられ、前記複
数のアドレスレジスタのそれぞれに入力される前記クロ
ック信号の位相を合わせるためのクロック信号位相調整
部と、前記ＭＰＵ部の内部で生成された前記クロック信
号の位相を進ませて前記進ませた前記クロック信号を前
記ＭＰＵ部から出力するクロック信号位相変換部とを備
え、前記クロック信号位相変換部は、前記クロック信号
位相調整部を経た後の前記クロック信号に基づいてフィ
ードバック制御する。
【００２６】本発明の半導体装置において、前記複数の
アドレス遅延是正手段のアドレス信号出力部のそれぞれ
は、互いに接続されている。
【００２７】本発明の半導体装置において、前記ＤＲＡ
Ｍ部は、前記ＭＰＵ部の２次キャッシュメモリとして機
能する。
【００２８】本発明の半導体装置において、前記ＭＰＵ
部は、前記チップの略中央部に設けられ、前記複数のＤ
ＲＡＭ部に含まれる２つのＤＲＡＭ部のそれぞれは、前
記ＭＰＵ部の２次キャッシュメモリとして、前記チップ
における前記ＭＰＵ部の左右両側部のそれぞれに設けら
れ、前記複数のＤＲＡＭ部に含まれる前記２つのＤＲＡ
Ｍ部以外の１つのＤＲＡＭ部は、前記ＭＰＵ部のタグ
（ＴＡＧ）部として、前記チップにおける前記ＭＰＵ部
の上下のうちの片側に設けられる。
【００２９】本発明の半導体装置は、チップ上に設けら
れ、クロック信号を出力するとともにデータ信号を入出
力するＭＰＵ（マイクロ・プロセッシング・ユニット：
Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）部と、
前記チップ上に設けられ、前記ＭＰＵ部からの前記クロ
ック信号を入力するとともに前記データ信号を入出力す
るＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ：ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）部と、前記クロック信号に応答して前記入力
されるデータ信号をそれぞれラッチする複数のデータイ
ンレジスタと、前記クロック信号に応答して前記出力さ
れるデータ信号をそれぞれラッチする複数のデータアウ
トレジスタと、前記複数のデータインレジスタのそれぞ
れの前段に設けられ、前記ＭＰＵ部が出力した時から前
記複数のデータインレジスタのそれぞれが入力する時ま
でのデータ信号伝播遅延時間をそれぞれ所定範囲に収め
るための複数のデータイン遅延是正手段とを備えてい
る。
【００３０】本発明の半導体装置において、前記複数の
データイン遅延是正手段のそれぞれと、前記複数のデー
タアウトレジスタのそれぞれの間には、前記データ信号
の伝送線を入力側および出力側のいずれか一方にスイッ
チングするスイッチング手段が設けられている。
【００３１】本発明の半導体装置は、チップ上に設けら
れ、クロック信号およびアドレス信号を出力するととも
にデータ信号を入出力するＭＰＵ（マイクロ・プロセッ
シング・ユニット：Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）部と、前記チップ上に設けられ、前記ＭＰ
Ｕ部から出力された前記クロック信号および前記アドレ
ス信号を入力するとともに前記データ信号を入出力する
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）部と、前記クロック信号に応答して前記ア
ドレス信号をそれぞれラッチする複数のアドレスレジス
タと、前記クロック信号に応答して前記入力されるデー
タ信号をそれぞれラッチする複数のデータインレジスタ
と、前記クロック信号に応答して前記出力されるデータ
信号をそれぞれラッチする複数のデータアウトレジスタ
と、前記複数のアドレスレジスタのそれぞれの前段に設
けられ、前記ＭＰＵ部が出力した時から前記複数のアド
レスレジスタのそれぞれが入力する時までのアドレス信
号伝播遅延時間をそれぞれ所定範囲に収めるための複数
のアドレス遅延是正手段と、前記複数のデータインレジ
スタのそれぞれの前段に設けられ、前記ＭＰＵ部が出力
した時から前記複数のデータインレジスタのそれぞれが
入力する時までのデータ信号伝播遅延時間をそれぞれ設
定範囲に収めるための複数のデータイン遅延是正手段と
を備えている。
【００３２】本発明の半導体装置は、チップ上に設けら
れ、クロック信号および複数のアドレス信号を出力する
とともに複数のデータ信号を入出力するＭＰＵ（マイク
ロ・プロセッシング・ユニット：Ｍｉｃｒｏ Ｐｒｏｃ
ｅｓｓｉｎｇ Ｕｎｉｔ）部と、前記チップ上に設けら
れ、前記ＭＰＵ部からの前記クロック信号および前記複
数のアドレス信号のそれぞれをそれぞれが入力するとと
もに前記複数のデータ信号のそれぞれをそれぞれが入出
力する複数のＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）部と、前記複数のＤＲＡＭ部の
それぞれに設けられ、前記クロック信号に応答して前記
複数のアドレス信号のそれぞれをそれぞれがラッチする
複数のアドレスレジスタと、前記複数のＤＲＡＭ部のそ
れぞれに設けられ、前記クロック信号に応答して前記入
力される前記複数のデータ信号のそれぞれをそれぞれが
ラッチする複数のデータインレジスタと、前記複数のＤ
ＲＡＭ部のそれぞれに設けられ、前記クロック信号に応
答して前記出力される前記複数のデータ信号のそれぞれ
をそれぞれがラッチする複数のデータアウトレジスタ
と、前記複数のアドレスレジスタのそれぞれの前段に設
けられ、前記ＭＰＵ部が出力した時から前記複数のアド
レスレジスタのそれぞれが入力する時までのアドレス信
号伝播遅延時間をそれぞれ所定範囲に収めるための複数
のアドレス遅延是正手段と、前記複数のデータインレジ
スタのそれぞれの前段に設けられ、前記ＭＰＵ部が出力
した時から前記複数のデータインレジスタのそれぞれが
入力する時までのデータ信号伝播遅延時間をそれぞれ設
定範囲に収めるための複数のデータイン遅延是正手段と
を備えている。
【００３３】本発明の半導体装置において、前記複数の
データイン遅延是正手段のそれぞれと、前記複数のデー
タアウトレジスタのそれぞれの間には、前記データ信号
の伝送線を入力側および出力側のいずれか一方にスイッ
チングするスイッチング手段が設けられている。
【００３４】本発明の半導体装置において、前記複数の
アドレス遅延是正手段のそれぞれおよび前記複数のデー
タイン遅延是正手段のそれぞれは、それぞれ複数のバッ
ファにより構成され、前記それぞれの複数のバッファの
段数により、前記アドレス信号伝播遅延時間および前記
データ信号伝播遅延時間のそれぞれが、前記所定範囲お
よび前記設定範囲のそれぞれに収まるように調整され
る。
【００３５】本発明の半導体装置において、前記複数の
アドレス遅延是正手段のそれぞれおよび前記複数のデー
タイン遅延是正手段のそれぞれは、それぞれバッファに
より構成され、前記バッファのトランジスタサイズによ
り、前記アドレス信号伝播遅延時間および前記データ信
号伝播遅延時間のそれぞれが、前記所定範囲および前記
設定範囲のそれぞれに収まるように調整される。
【００３６】本発明の半導体装置は、更に、前記複数の
アドレスレジスタのそれぞれの前段に設けられ、前記複
数のアドレスレジスタのそれぞれに入力される前記クロ
ック信号の位相を合わせるためのクロック信号位相調整
部を備えている。
【００３７】本発明の半導体装置において、前記クロッ
ク信号位相調整部は、前記ＭＰＵ部から出力された前記
クロック信号を入力する第１段バッファと、前記第１段
バッファの出力部から分岐して並列に設けられた複数の
第２段バッファとを備えてなり、前記第１段バッファお
よび前記第２段バッファを経て出力された前記クロック
信号が前記複数のアドレスレジスタのそれぞれに入力す
る。
【００３８】本発明の半導体装置は、更に、前記ＭＰＵ
部の内部で生成された前記クロック信号の位相を進ませ
て前記進ませた前記クロック信号を前記ＭＰＵ部から出
力するクロック信号位相変換部を備えている。
【００３９】本発明の半導体装置は、更に、前記複数の
アドレスレジスタのそれぞれの前段に設けられ、前記複
数のアドレスレジスタのそれぞれに入力される前記クロ
ック信号の位相を合わせるためのクロック信号位相調整
部と、前記ＭＰＵ部の内部で生成された前記クロック信
号の位相を進ませて前記進ませた前記クロック信号を前
記ＭＰＵ部から出力するクロック信号位相変換部とを備
え、前記クロック信号位相変換部は、前記クロック信号
位相調整部を経た後の前記クロック信号に基づいてフィ
ードバック制御するものである。
【００４０】本発明の半導体装置において、前記複数の
アドレス遅延是正手段のアドレス信号出力部のそれぞれ
は、互いに接続されている。
【００４１】本発明の半導体装置において、前記ＤＲＡ
Ｍ部は、前記ＭＰＵ部の２次キャッシュメモリとして機
能するものである。
【００４２】本発明の半導体装置において、前記ＭＰＵ
部は、前記チップの略中央部に設けられ、前記複数のＤ
ＲＡＭ部に含まれる２つのＤＲＡＭ部のそれぞれは、前
記ＭＰＵ部の２次キャッシュメモリとして、前記チップ
における前記ＭＰＵ部の左右両側部のそれぞれに設けら
れ、前記複数のＤＲＡＭ部に含まれる前記２つのＤＲＡ
Ｍ部以外の１つのＤＲＡＭ部は、前記ＭＰＵ部のタグ
（ＴＡＧ）部として、前記チップにおける前記ＭＰＵ部
の上下のうちの片側に設けられる。
【００４３】
【発明の実施の形態】以下、本発明の半導体装置の一実
施形態について説明する。
【００４４】本実施形態の半導体装置は、同一チップ上
にＭＰＵ（マイクロ・プロセッシング・ユニット：Ｍｉ
ｃｒｏ Ｐｒｏｃｅｓｓｉｎｎｇ Ｕｎｉｔ）マクロお
よび２次キャッシュメモリを搭載したものである。
【００４５】特に、本実施形態は、前記２次キャッシュ
メモリとして、従来用いられていたＳＳＲＡＭ（シンク
ロナス・スタティック・ランダム・アクセス・メモリ：
Ｓｙｎｃｒｏｎｕｓ Ｓｔａｔｉｃ Ｒａｎｄａｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）マクロに代えて、ＳＤＲＡ
Ｍ（シンクロナス・ダイナミック・ランダム・アクセス
・メモリ：Ｓｙｎｃｒｏｎｕｓ Ｄｙｎａｍｉｃ Ｒａ
ｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）マクロを、Ｍ
ＰＵマクロと同一チップ上に搭載した半導体装置である
（図１参照）。
【００４６】ここでのＭＰＵマクロ４０は、元々、ＤＲ
ＡＭマクロ７０ではなく、ＳＲＡＭマクロ（図２の符号
２０参照）を駆動するようにつくられたものである。
【００４７】まず、本実施形態で問題となる信号遅延に
ついて説明する。
【００４８】ここでは、図２を参照して、ＭＰＵ１０
と、従来より用いられていた２次キャッシュメモリとし
てのシンクロナスＳＲＡＭ（ＳＳＲＡＭ）２０と、が同
一プリント基板上に設けられたＭＰＵモジュールを例に
とり説明する。
【００４９】アドレス信号Ａｄｄｉとデータ信号ＤＱｉ
については、ＭＰＵ１０のレジスタＲｍと、ＳＳＲＡＭ
２０のレジスタＲｓとの間で転送される。すなわち、Ｌ
ＳＩ１０，２０間での各種信号伝送が１つのクロック信
号ＳＣＣＬＫに同期して行われる。
【００５０】同期回路システムでは、レジスタの出力か
ら次のレジスタの入力までの遅延時間が、クロックサイ
クル時間内であれば、動作が保証される。この意味にお
いて、ＭＰＵ１０とＳＳＲＡＭ２０とは、レジスタＲｍ
とレジスタＲｓとの間で信号伝送が行われるので、その
分、信号伝送タイミングについてのフレキシビリティが
増し、アドレス信号Ａｄｄｉの伝送路の距離が異なり少
々のアドレス信号Ａｄｄｉの遅延の”ばらつき”が生じ
ても対応できるようになっている。また、データ信号Ｄ
Ｑｉについても、同様である。
【００５１】以下、ＳＳＲＡＭ２０とＭＰＵ１０との間
の各種信号遅延をどのように調整するかという問題と、
調整したときに何が問題となるかについて説明する。
【００５２】（１）まず、クロック信号ＳＣＣＬＫにつ
いて説明する。
【００５３】図３に示すように、ＭＰＵ１０内部から出
力されたクロック信号ＳＣＣＬＫ（後述する図１７で
は”ＭＰＵ ｉｎｔｅｒｎａｌ ＳＣＣＬＫ”信号に相
当する）は、ＭＰＵ１０とＳＳＲＡＭ２０との間の外部
配線による遅延時間ｔＣＷだけ遅れてＳＳＲＡＭ２０に
入力される。
【００５４】前記クロック信号ＳＣＣＬＫは、ＳＳＲＡ
Ｍ２０に入力された後、さらに、ＳＳＲＡＭ２０内部の
クロックツリー（図示せず、後述する）による遅延時間
ｔＣ Ｓだけ遅れてＳＳＲＡＭ２０内部のレジスタＲｓに
入力される。
【００５５】すなわち、ＭＰＵ１０の内部クロック信号
ＳＣＣＬＫは、外部配線遅延時間ｔ ＣＷおよびクロック
ツリーによる遅延時間ｔＣＳだけ遅れて、ＳＳＲＡＭ２
０の内部のレジスタＲｓに入力される。
【００５６】なお、ここで、ＳＳＲＡＭ２０内に設けら
れた前記クロックツリーは、最終的にレジスタＲｓに出
力されるクロック信号ＳＣＣＬＫの立ち上がりのエッジ
の時刻を揃えるようなツリー構造となっている。これに
より、同期回路システムの前提が満たされる。
【００５７】（２）次に、アドレス信号Ａｄｄｉについ
て説明する。
【００５８】図４に示すように、ＭＰＵ１０の内部のク
ロック信号ＳＣＣＬＫに基づいて出力（生成）されたア
ドレス信号Ａｄｄｉは、ＭＰＵ１０の内部のアドレスレ
ジスタＲｍによる遅延時間ｔＡＭだけ遅れてＭＰＵ１０
から外部に出力される。
【００５９】さらに、前記アドレス信号Ａｄｄｉは、Ｍ
ＰＵ１０から出力された後、ＭＰＵ１０からＳＳＲＡＭ
２０までの外部配線による遅延時間ｔＡＷだけ遅れてＳ
ＳＲＡＭ２０の内部のレジスタＲｓに入力される。
【００６０】すなわち、ＭＰＵ１０の内部クロック信号
ＳＣＣＬＫに基づいて出力（生成）されたアドレス信号
Ａｄｄｉは、ＭＰＵ１０の内部のアドレスレジスタＲｍ
による遅延時間ｔＡＭおよび外部配線による遅延時間ｔ
ＡＷだけ遅れて、ＳＳＲＡＭ２０の内部のレジスタＲｓ
に入力される。
【００６１】（３）次に、データ信号ＤＱｉについて説
明する。
【００６２】データ信号ＤＱｉがＳＳＲＡＭ２０からＭ
ＰＵ１０に出力されるときの信号遅延は以下の通りであ
る。
【００６３】図５に示すように、ＳＳＲＡＭ２０の内部
に供給された前記クロック信号ＳＣＣＬＫに応答してＳ
ＳＲＡＭ２０から読み出されたデータ信号ＤＱｉは、Ｓ
ＳＲＡＭ２０の内部のアドレスレジスタＲｓによる遅延
時間ｔＤＡだけ遅れてＳＳＲＡＭ２０から外部に出力さ
れる。さらに、前記データ信号ＤＱｉは、ＳＳＲＡＭ２
０からＭＰＵ１０までの外部配線による遅延時間ｔＤＷ
だけ遅れてＭＰＵ１０の内部のレジスタＲｍに入力され
る。
【００６４】上記（１）から（３）により、データ信号
ＤＱｉの読出しサイクルについては、以下の式（Ａ）の
通りとなる。 ｔＣＷ＋ｔＣＳ＋ｔＤＡ（ｍａｘ）＋ｔＤＷ（ｍａｘ） ＋ｔＭＲＳ≦ｔｃｙｃ ……式（Ａ）
【００６５】ただし、ｔＤＡおよびｔＤＷにおいて（ｍ
ａｘ）とあるのは、複数のデータピンについて、配置
上、最も信号伝送距離が長いものについての遅延時間を
意味する。また、ｔＭＲＳとは、ＭＰＵのレジスタＲｍ
のセットアップ時間であり、ｔｃｙｃとは、サイクル時
間である。
【００６６】上記式（Ａ）の意味は以下の通りである。
クロック信号ＳＣＣＬＫの外部配線遅延時間ｔＣＷと、
ＳＳＲＡＭ２０の内部のクロックツリーによる遅延時間
ｔＣＳと、データ信号ＤＱｉのＳＳＲＡＭ２０の内部の
アドレスレジスタＲｓによる遅延時間ｔＤＡと、前記デ
ータ信号ＤＱｉの外部配線による遅延時間ｔＤＷと、Ｍ
ＰＵ１０のレジスタＲｍのセットアップ時間ｔＭＲＳの
合計が、サイクル時間ｔｃｙｃ内に収まっていなければ
ならない。
【００６７】ここで、データ信号ＤＱｉの読出しサイク
ル時間ｔｃｙｃを短縮化（高速化）することについて考
える。
【００６８】仮に、ＭＰＵ１０の内部に、クロック信号
ＳＣＣＬＫの位相変換（補正）回路が無ければ、上記式
（Ａ）だけを考えればよい。上記式（Ａ）に示すよう
に、クロック信号ＳＣＣＬＫの外部配線遅延時間ｔＣＷ
と、ＳＳＲＡＭ２０の内部のクロックツリーによる遅延
時間ｔＣＳと、データ信号ＤＱｉのＳＳＲＡＭ２０の内
部のアドレスレジスタＲｓによる遅延時間ｔＤＡと、前
記データ信号ＤＱｉの外部配線による遅延時間ｔＤＷと
を少なくすれば、データ信号ＤＱｉの読出しサイクル時
間ｔｃｙｃを短くすることができる。
【００６９】２次キャッシュメモリ（ここではＳＳＲＡ
Ｍ２０）のアクセス時間が半導体装置全体のサイクル時
間のリミットとなることが多い。したがって、２次キャ
ッシュメモリのアクセスを速めるべく、クロック信号Ｓ
ＣＣＬＫの位相を進めるように補償し、サイクル時間を
高速化する。
【００７０】図６に示すように、ＭＰＵ１０の内部クロ
ック信号ＳＣＣＬＫよりも、その位相を位相補償時間ｔ
ｐｃだけ進ませた補償済クロック信号ＳＣＣＬＫをＭＰ
Ｕ１０から出力する。ここで、位相補償時間ｔｐｃは正
の値（図中左向きが正）であり、適当な大きさの値であ
る。
【００７１】ここで、位相補償時間ｔｐｃを適当な大き
さとしたのは、大き過ぎると、図７に示すように、ＳＳ
ＲＡＭ２０のレジスタＲｓに入力された前記補償済クロ
ック信号ＳＣＣＬＫの立ち上がりエッジのタイミング
に、最も多く遅延してＳＳＲＡＭ２０のレジスタＲｓに
最も遅く入力されたアドレス信号Ａｄｄｉの入力タイミ
ングが間に合わずに、アドレス信号Ａｄｄｉがラッチさ
れないからである。
【００７２】上記のように、ＭＰＵ１０の内部クロック
信号ＳＣＣＬＫよりも、位相補償時間ｔｐｃだけ位相の
進んだ補償済クロック信号ＳＣＣＬＫをＳＳＲＡＭ２０
に出力すると、その分、データ信号ＤＱｉが早く出力さ
れて、サイクル時間ｔｃｙｃを短くすることができる。
【００７３】但し、この場合、以下の（ａ）、（ｂ）の
ようなアドレス信号Ａｄｄｉについての条件を満たすこ
とが必要である。前記（ａ）、（ｂ）の条件は、（ａ）
および（ｂ）のそれぞれ両方の条件を満たさなければな
らない。
【００７４】（ａ）アドレス信号Ａｄｄｉは、ＳＳＲＡ
Ｍ２０のレジスタＲｓのホールド時間ｔＳＲＨ中にレジ
スタＲｓに出力されなければならない（下記の式（ａ）
参照）。そうでないと、クロック信号ＳＣＣＬＫに応答
してレジスタＲｓでアドレス信号Ａｄｄｉをラッチでき
ないからである。 ｔＣＷ＋ｔＣＳ−ｔｐｃ＋ｔＳＲＨ＜ｔＡＭ（ｍｉｎ）＋ｔＡＷ（ｍｉｎ） ……式（ａ）
【００７５】ただし、ｔＳＲＨは、ＳＳＲＡＭ２０のレ
ジスタＲｓのホールド時間である。また、ｍｉｎとは、
ＳＳＲＡＭ２０の複数のアドレスピンの中で、配置上、
最も信号伝送距離が短いものについてのアドレス信号Ａ
ｄｄｉの遅延時間を意味する。
【００７６】（ｂ）アドレス信号Ａｄｄｉは、ＳＳＲＡ
Ｍ２０のレジスタＲｓのセットアップ時間ｔＳＲＳまで
に入力されていなくてはならない（下記の式（ｂ）参
照）。アドレス信号Ａｄｄｉが前のサイクルのアドレス
信号Ａｄｄｉと混同してしまうからである。 ｔＣＷ＋ｔＣＳ−ｔｐｃ＋ｔｃｙｃ−ｔＳＲＳ＞ｔＡＭ（ｍａｘ）＋ｔＡＷ（ ｍａｘ） …式（ｂ）
【００７７】ただし、ｔＳＲＳは、ＳＳＲＡＭ２０のレ
ジスタＲｓのセットアップ時間である。また、ｍａｘと
は、ＳＳＲＡＭ２０の複数のアドレスピンの中で、配置
上、最も信号伝送距離が長いものについてのアドレス信
号Ａｄｄｉの遅延時間を意味する。
【００７８】上記（ａ）、（ｂ）式は、別の見方をする
と、以下の通りとなる。 ｜（ｔＡＭ＋ｔＡＷ）ｍａｘ−（ｔＡＭ＋ｔＡＷ）ｍｉｎ｜ ＜｜ｔｃｙｃ−ｔＳＲＨ−ｔＳＲＳ｜ ……式（ｃ）
【００７９】上記式（ｃ）において、（ｔＡＭ＋
ｔＡＷ）とは、ＭＰＵ１０の内部クロック信号ＳＣＣＬ
Ｋの発生時からＳＳＲＡＭ２０のレジスタＲｓに入力さ
れる時までのアドレス信号Ａｄｄｉの総遅延量である
（前述した図４参照）。上記式（ｃ）の左辺全体では、
複数のアドレスピン間の伝送距離の相違に基づいて生じ
る、アドレス信号Ａｄｄｉの遅延量の”ばらつき”を示
している。
【００８０】上記式（ｃ）より、アドレス信号Ａｄｄｉ
の遅延量の”ばらつき”を示す値（絶対値）は、サイク
ル時間ｔｃｙｃからＳＳＲＡＭ２０のレジスタＲｓのセ
ットアップ時間ｔＳＲＳおよびホールド時間ｔＳＲＨを
引いた値（絶対値）の範囲内に収まっていなくてはなら
ない。図８に示すように、サイクル時間ｔｃｙｃからセ
ットアップ／ホールド時間分を引いた範囲内にアドレス
遅延が揃っている必要がある。
【００８１】つまり、アドレス信号Ａｄｄｉの伝送距離
の相違によらずに、アドレス信号ＡｄｄｉのＳＳＲＡＭ
のレジスタＲｓに入力されるタイミングがある程度揃っ
ている必要がある。各レジスタＲｓに対して常に等しい
位相で供給されるクロック信号ＳＣＬＬＫに応答して、
アドレス信号Ａｄｄｉをラッチするためである。ＭＰＵ
１０とＳＳＲＡＭ２０との間でのアドレス信号Ａｄｄｉ
の遅延の”ばらつき”を少なくすることで、サイクル時
間ｔｃｙｃ（上記式の右辺）を短くすることができる。
【００８２】図８に示すように、アドレス信号Ａｄｄｉ
の遅延の”ばらつき”が大きいと、セットアップ時間
（セットアップが完了しているべき時間）またはホール
ド時間を守れなくなり、誤動作する可能性がある。
【００８３】また、アドレス信号Ａｄｄｉの遅延の”ば
らつき”が大きいと、その分、位相補償時間ｔＰＣの適
当な値として設定可能な範囲が狭くなる。
【００８４】ここで、アドレス信号Ａｄｄｉについて
も、上記（１）から（３）から、上記式（Ａ）と同様
に、下記式（Ｂ）が成立する。 ｔＣＷ＋ｔＣＳ＋ｔＡＭ（ｍａｘ）＋ｔＡＷ（ｍａｘ） ＋ｔＳＲＳ≦ｔｃｙｃ ……式（Ｂ）
【００８５】ただし、ｔＡＭおよびｔＡＷにおいて（ｍ
ａｘ）とあるのは、複数のアドレスピンについて、配置
上、最も信号伝送距離が長いものについての遅延時間を
意味する。また、ｔＳＲＳとは、ＳＳＲＡＭ２０のレジ
スタＲｓのセットアップ時間であり、ｔｃｙｃとは、サ
イクル時間である。
【００８６】上記式（Ｂ）の意味は以下の通りである。
クロック信号ＳＣＣＬＫの外部配線遅延時間ｔＣＷと、
ＳＳＲＡＭ２０の内部のクロックツリーによる遅延時間
ｔＣＳと、アドレス信号ＡｄｄｉのＭＰＵ内部のアドレ
スレジスタＲｍによる遅延時間ｔＡＭと、アドレス信号
Ａｄｄｉの外部配線による遅延時間ｔＡＷと、ＳＳＲＡ
Ｍ２０のレジスタＲｓのセットアップ時間ｔＳＲＳの合
計が、サイクル時間ｔｃｙｃ内に収まっていなければな
らない。
【００８７】上記式（Ｂ）から考えたときに、アドレス
信号Ａｄｄｉの外部配線による遅延時間ｔＡＷについて
いえば、その値は小さい方がサイクル時間ｔｃｙｃの短
縮につながるということになる。
【００８８】これに対し、本発明者は、次の知見を得た
ものである。
【００８９】前述したように、ＳＳＲＡＭが実装された
ＭＰＵモジュールでは、プリント基板の大きさがモジュ
ールのコストにほとんど影響を与えないこと等から、Ｓ
ＳＲＡＭとＭＰＵ間の配線を揃えるのは容易である。こ
のように、アドレス信号Ａｄｄｉの遅延の”ばらつき”
が比較的問題になり難いＭＰＵモジュール上のＳＳＲＡ
Ｍ２０については、確かに、上記式（Ｂ）により導かれ
た上記事項（外部配線遅延時間ｔＡＷを短縮すればサイ
クル時間ｔｃｙｃが短縮する）が有効であるといえる。
【００９０】しかしながら、図１に示すように、同一チ
ップ上にＤＲＡＭ７０とＭＰＵ４０を搭載した場合に
は、チップサイズの大きさがコストに大きな影響を与え
るので、ＤＲＡＭマクロ７０の位置は、チップサイズを
最小にするように最適化され、ＭＰＵ４０からＤＲＡＭ
マクロ７０への信号の遅延を揃えるために、ＤＲＡＭマ
クロ７０の位置を最適化することは許されない。このよ
うな状況の下、アドレス信号Ａｄｄｉの遅延の”ばらつ
き”が比較的問題になり易い同一チップ上に搭載された
ＤＲＡＭ７０については、上記式（Ｂ）により導かれた
上記事項よりむしろ、上記式（ｃ）を重視した構成とす
る方が高速化に効果的である。
【００９１】上記（ｃ）を重視するには、以下の構成に
するのがよい。
【００９２】図１に示すように、本実施形態では、ＭＰ
Ｕマクロ４０とＤＲＡＭマクロ７０とをオンチップ化す
ることによって、実際のＭＰＵ４０とＤＲＡＭ７０との
間の外部配線遅延時間ｔＡＷの値は、殆ど無くなってい
る。このことは、実際の外部配線遅延時間ｔＡＷの影響
を受けること無く、遅延時間の調整を行い易いことにつ
ながる。
【００９３】この点を利用して、敢えて、任意の外部配
線遅延時間ｔＡＷが生まれるような構成にする。つま
り、配線遅延時間ｔＡＷを少しくらい大きくしてもよい
から、アドレス信号入力タイミングが揃っている（上記
式（ｃ）の左辺の値を小さくする）方が上記（ｃ）式を
満足する。
【００９４】特に、１チップに、ＭＰＵと、ＤＲＡＭか
らなる２次キャッシュメモリと、ＤＲＡＭからなるタグ
部がレイアウトされる場合には、上記チップサイズの最
小化の要請の下、それらのそれぞれの大きさからある程
度レイアウト上の制約を受け、例えば図９に示すような
配置となるのが通常考えられるところである。
【００９５】図９に示すように、１チップの中央上部に
ＭＰＵ部４０が設けられ、左右にＤＲＡＭからなる２次
キャッシュメモリ８０，８０が二つ設けられ、ＭＰＵ部
４０の下部にＤＲＡＭからなるタグ（ＴＡＧ）部９０が
レイアウトされる場合、それぞれの配線長が大幅に異な
ることから、アドレス信号Ａｄｄｉ（およびデータ信号
ＤＱｉ）の遅延時間の”ばらつき”が大きな問題とな
る。
【００９６】なお、一般に、配線抵抗は配線長に比例し
て大きくなり、配線容量は配線長に比例して大きくな
る。よって、信号伝播時間は、原理的には信号伝播距離
の２乗に比例して大きくなる。しかしながら、実際の配
線抵抗および配線容量の各値は、単に配線長に比例する
わけではなく、配線長のみに基づいて、これらの影響を
完全に無くすように調整することは難しい。
【００９７】前述したＭＰＵモジュール等の実際のシス
テムでは、基板の大きさに制約が少ないことから、複数
の配線のそれぞれを迂回させて、各信号入力部までの長
さを同じにするということが行われる。これに対し、オ
ンチップ構成の本実施形態では、図９に示すように、途
中にバッファ８８を入れてツリー構造にする。バッファ
を複数段ツリー状に形成して（以下、アドレスツリーと
いう）、その段数またはトランジスタサイズにより遅延
時間の”ばらつき”を調整する。これにより、アドレス
信号が到達する時間を統一させる。
【００９８】具体的には、アドレス信号伝送配線長が長
いものについては、バッファの段数を少なく、アドレス
信号伝送配線長が短いものについて多段のバッファを入
れる。これにより、上記式（ｃ）の左辺（”ばらつ
き”）の値を小さくすることができる。
【００９９】以上、複数のアドレスピンについての配線
長の相違によるアドレス信号の遅延時間の”ばらつき”
を、バッファの段数（またはサイズ）を変えることによ
り、揃える点について説明した。
【０１００】次に、この”ばらつき”を揃えるために必
要とされるバッファを、どこに配置すべきかについて説
明する。ここでは、サイクル時間の短縮の観点から検討
する。
【０１０１】第一に、図１０に示すように、ＭＰＵ４０
のアドレス信号出力部（アドレスピン）Ａ１，Ａ２…の
それぞれに一つずつ設けられたアドレスレジスタ７５
ａ，７５ａ…を、アドレス信号出力部Ａ１，Ａ２…から
の距離Ｌが近くかつ、それぞれの距離Ｌ、Ｌ…が等しく
なる位置に置くことが考えられる。このように距離Ｌを
小さくすれば、外部配線遅延時間ｔＡＷを短くすること
ができ、上記式（Ｂ）により導かれた上記事項（外部配
線遅延時間ｔＡＷを短縮すればサイクル時間ｔｃ ｙｃが
短縮する）を満足する。
【０１０２】しかしながら、ＭＰＵ４０とＤＲＡＭ７０
との間では、レジスタとレジスタとの間で信号伝送が行
われるため、アドレス信号Ａｄｄｉの総遅延量（ｔＡＭ
＋ｔ ＡＷ）が少し大きくなっても伝送タイミングについ
ては余裕があり、サイクル時間に与える影響は少ない。
それよりは、複数のアドレスピンについてのアドレス信
号Ａｄｄｉの総遅延量（ｔＡＭ＋ｔＡＷ）の”ばらつ
き”が無くなるようにしたほうが得策である。
【０１０３】よって、第二として、図１１に示すよう
に、ＭＰＵ４０のアドレス信号出力部の一つＡ１に対し
て、アドレスツリー７７を設けてアドレス信号５５の遅
延量の”ばらつき”を揃えておいて、その先に複数のア
ドレスレジスタ７５，７５…を設けた方がよい。
【０１０４】ここで、図１０は、図１２に対応してい
る。これらの図は、一つのアドレス信号部Ａ１から出力
されたアドレス信号５５を一つのアドレスレジスタ７５
ａでラッチした後に、信号伝送距離に応じてバッファＢ
ｕ、Ｂｕ…で遅延させる構成を示している。
【０１０５】一方、図１１は、図１３に対応している。
これらの図は、一つのアドレス信号部Ａ１から出力され
たアドレス信号５５を、信号伝送距離に応じてバッファ
（アドレスツリー）７７で遅延させた後に、アドレスツ
リー７７の先にそれぞれ設けた複数のアドレスレジスタ
７５，７５…でラッチする構成を示している。
【０１０６】図１２および図１３を参照して、アドレス
レジスタ７５（７５ａ）と、出力バッファ（レジスタ）
Ｒｏｕｔの配置を比較する。ここで、出力バッファ（レ
ジスタ）Ｒｏｕｔは、データ読み出し後のデータ信号を
ＭＰＵ４０に出力するためのものである。なお、図１２
および図１３において、符号ＩＣＬＫＴは、ＤＲＡＭ７
０の内部クロック信号である。
【０１０７】これらを比較すると、アドレスレジスタ７
５（７５ａ）と、出力バッファＲｏ ｕｔ間の信号伝送距
離ＴＳａ、ＴＳｂは、バッファ７７（Ｂｕ）の分だけ、
図１３に示した信号伝送距離ＴＳｂの方が短い。この場
合、内部クロック信号ＩＣＬＫＴが入力される両レジス
タ７５，Ｒｏｕｔ間の信号伝送距離ＴＳａ、ＴＳｂが短
い方がサイクル時間ｔＣＹＣを短くできる。したがっ
て、図１３および図１１に示す構成の方が、図１２およ
び図１０に示す構成に比べて高速化し易い。
【０１０８】図１４は、従来のＭＰＵマクロ４０とＤＲ
ＡＭマクロ７０の構成を示したものであり、図１０およ
び図１２に対応している。ＤＲＡＭマクロ７０には、Ｍ
ＰＵマクロ４０からのアドレス信号の１つの入力に対応
して、１つのアドレスレジスタ７５ａが設けられてい
る。従来は、図１４および図１２に示すように、アドレ
スレジスタ７５ａでアドレス信号をラッチした後の配線
上にバッファＢｕ、Ｂｕ…が設けられていたため、アド
レスレジスタ７５ａから先のアドレス信号の負荷が重
く、配線抵抗による遅延があらわれ、サイクル時間ｔ
ＣＹＣの高速化を妨げていた。
【０１０９】図１５は、本実施形態を示したものであ
り、図１１および図１３に対応する構成が採用されてい
る。図１５および図１３に示すように、アドレス信号５
５を、アドレスツリー７７で所定時間遅延させた後に、
複数のアドレスレジスタ７５，７５…でラッチするた
め、クロック信号ＩＣＬＫＴが入力されるアドレスレジ
スタ７５，７５…から先のアドレス信号の負荷が軽く、
サイクル時間ｔＣＹＣを短くすることができる。
【０１１０】この場合、図１３において前述したよう
に、サイクル時間ｔＣＹＣを短くするには、両レジスタ
７５，Ｒｏｕｔ間の信号伝送距離ＴＳｂを短くするのが
よい。そのためには、ＤＲＡＭ７０の内部において、ア
ドレスレジスタ７５をなるべく、出力バッファＲｏｕｔ
側にレイアウトして、アドレスレジスタ７５より先の配
線遅延（配線長）を短くするのがよい。
【０１１１】ここで、図１５に示す前記クロック信号Ｓ
ＣＣＬＫについての前記クロックツリー７１と、前記ア
ドレスツリー７７との違いについて説明する。前記クロ
ックツリーも前記アドレスツリーも遅延を揃えるという
回路の機能では共通している。
【０１１２】前記クロックツリーは、前述したように、
複数のレジスタのそれぞれに入力される、クロック信号
の立ち上がりのエッジの時刻を揃えることにより、同期
回路システムの前提を満たすものである。このクロック
信号の揃っていない分の量は、揃っていないクロック信
号が入力されているレジスタのセットアップ時間および
ホールド時間の悪化という形で現われる。実際には、ど
こが揃っていないかは、特定が難しいため、回路設計に
おいては、なるべくクロック信号の立ち上がりエッジタ
イミングを揃えるとともに、最もずれの大きな部分で必
要とされるセットアップ・ホールド時間を確保する。
【０１１３】一方、前記アドレスツリーは、アドレス信
号を揃えるものであり、影響がシステム全体に及ぶもの
ではない。アドレス信号を、ある程度揃えれば、同期回
路として動作することを満足する。前記アドレスツリー
では、複数のレジスタのそれぞれについて、前記複数の
レジスタのそれぞれの前段に設けられるバッファの段数
（サイズ）が全て同じとは限らず（単なるツリー構造で
はなく）、アドレス信号発生源から遠い程、バッファの
段数は少なくなっている。つまり、配線長による信号伝
播遅延時間を完全に補うような形でバッファの段数を設
定する必要はなく、配線長とバッファで複数のレジスタ
のそれぞれに入力されるアドレス信号の位相が合うよう
に設定すればよい。
【０１１４】図１６は、図１５の回路構成における信号
の遅延について模式的に示している。ＭＰＵマクロ４０
内で生成されたアドレス（ＡＤＲＥＳＳ）信号は、ＭＰ
Ｕ４０内のアドレスレジスタにより遅延した後、ＭＰＵ
マクロから外部に出力される。符号Ａ１は、前記ＭＰＵ
４０内のアドレスレジスタによる抵抗分を示している。
符号ＩＡＤＢは、前記ＭＰＵマクロから出力されたア
ドレス信号を示している。
【０１１５】符号Ｂ１，Ｂ２は、前記アドレスツリー７
７による抵抗分を示している。前記アドレス信号ＩＡＤ
Ｂは、アドレスツリー７７の抵抗分Ｂ１，Ｂ２により遅
延されて、その分の遅延を含んだアドレス信号ＩＡＤＴ
となる（図１５の符号ＩＡＤＴ参照）。このアドレス信
号ＩＡＤＴが、それぞれアドレスレジスタ７５，７５…
に入力される。
【０１１６】符号Ｔ１１１、Ｔ１１２，Ｔ１２１，Ｔ１
２２は、アドレスレジスタ７５，７５…から先の配線抵
抗を示している。この配線抵抗Ｔ１１１、Ｔ１１２，Ｔ
１２１，Ｔ１２２が小さいと、サイクル時間ｔＣＹＣの
短縮化につながることは前記の通りである。
【０１１７】符号ＸＡＤＢは、前記アドレス信号ＩＡＤ
Ｔに応答して読み出されたデータ信号を示している。符
号ＳＣＡは、図９のＤＲＡＭからなる２次キャッシュメ
モリ８０を示し、符号ＴＡＧは、同図のタグ部９０を示
している。
【０１１８】前記アドレスレジスタ７５，７５…におい
て同じ入力タイミングでアドレス信号ＩＡＤＴをラッチ
するために、アドレスツリー７７の抵抗分Ｂ１，Ｂ２に
よる遅延時間の調整が重要となる。
【０１１９】また、従来の図１４の構成に比較して、図
１６では、前記遅延時間の調整が、前記アドレスレジス
タ７５，７５…の前段のアドレスツリー７７の抵抗分Ｂ
１，Ｂ２で行われているため、その分、アドレスレジス
タ７５，７５…から先の配線抵抗Ｔ１１１、Ｔ１１２，
Ｔ１２１，Ｔ１２２を小さくでき、サイクル時間ｔＣ
ＹＣを短くできる。ここで、配線抵抗Ｔ１１１、Ｔ１１
２，Ｔ１２１，Ｔ１２２のそれぞれは、図１４のアドレ
スレジスタ７５ａの先の信号負荷を４つに分割した値に
相当するといえる。
【０１２０】図１７は、本実施形態のタイミングチャー
トである。図１８は、図１７のスペックを示す図であ
る。
【０１２１】図１７は、ＤＲＡＭマクロ７０の複数のア
ドレスレジスタ７５，７５のそれぞれにおいて、アドレ
ス信号（ＩＡＤＴ）５７の入力タイミングが揃っていな
ければならないことを示すための図である。
【０１２２】図１７の（ａ）に示すように、ＭＰＵ内部
クロック信号ＳＣＣＬＫ（ＭＰＵｉｎｔｅｒｎａｌ Ｓ
ＣＣＬＫ）５１のサイクル時間（ＳＣＣＬＫ Ｃｙｃｌ
ｅ）ｔＣＰＳは４ｎｓである。このサイクル時間ｔＣＰ
Ｓである４ｎｓは、ＭＰＵマクロ４０内で同期がとれて
いるクロックの時間であり、また本実施形態の半導体装
置のシステム全体の絶対時間である。図中「＃０」，
「＃１」…は、ＭＰＵ内部クロック信号ＳＣＣＬＫのパ
ルス立ち上がりに対応している。
【０１２３】図１７の（ｂ）に示すように、ＭＰＵ内部
クロック信号ＳＣＣＬＫ５１は、ＭＰＵマクロ４０内に
設けられた位相変換回路（Ｐｈａｓｅ Ｓｈｉｆｔｅ
ｒ）４１により、２ｎｓ位相が進まされて位相補償済ク
ロック信号（Ｃｏｍｐｅｎｓａｔｅｄ ＳＣＣＬＫ）５
２となる。この位相補償済クロック信号５２がＭＰＵマ
クロ４０から外部に出力されてＤＲＡＭマクロ７０に入
力する信号である。
【０１２４】図１７中（ｆ）および（ｇ）に示すよう
に、ＳＣＡやＴＡＧ（Ｏｕｔｐｕｔ）のレイテンシー
（Ｌａｔｅｎｃｙ）として最大１１、５ｎｓでもよいの
は位相変換回路４１により、ＭＰＵ内部クロック信号Ｓ
ＣＣＬＫ５１の位相を補償しているからである
【０１２５】位相補償済クロック信号５２は、ＤＲＡＭ
マクロ７０に入力した後、クロックツリー７１により１
ｎｓ遅延して、ＤＲＡＭマクロ７０内の内部クロック信
号（ＩＣＬＫＴ）５３となる（図１７中（ｃ）参照）。
符号ｔＣＤは、このクロックツリー７１による遅延時間
（１ｎｓ，Ｉｎｔｅｒｎａｌ Ｃｌｏｃｋ Ｄｅｌａ
ｙ）を示している。ｔＣＰＩは、内部クロック信号（Ｉ
ＣＬＫＴ）５３のサイクル時間を示している。
【０１２６】この遅れｔＣＤを含んだＤＲＡＭ内部クロ
ック信号（ＩＣＬＫ）５３に同期して、アドレスレジス
タ（ＡＤＤＲＥＳＳ ＢＵＦ．）７５，７５がアドレス
信号をラッチする。
【０１２７】図１７の（ｄ）に示すように、ＭＰＵ内部
クロック信号５１に基づいて、アドレス信号ＡＤＤＲＥ
ＳＳ（ＭＰＵ Ｏｕｔｐｕｔ）５５が、ＭＰＵマクロ４
０から外部に出力される。このアドレス信号５５は、Ｍ
ＰＵ内部クロック信号５１の立ち上がりエッジから２ｎ
ｓだけ遅延して、ＭＰＵマクロ４０の外部に出力され
る。符号ｔＤＯＭは、この遅延時間（ＭＰＵ Ｏｕｔｐ
ｕｔ Ｄｅｌａｙ）を示している。図１７の（ｄ）から
（ｇ）に示される墨付きの箇所は、遷移状態にあること
を示し、白い箇所はバリッド状態にあることを示してい
る。
【０１２８】アドレス信号５５は、ＤＲＡＭマクロ７０
の内部に入力した後、アドレスツリー７７により最大
０．５ｎｓ遅延して、ＤＲＡＭ ＩＡＤＴ信号５７とし
て、アドレスレジスタ７５，７５に入力する。符号ｔＡ
Ｄは、アドレスツリー７７による遅延時間（Ａｄｄｒｅ
ｓｓ Ｔｒｅｅ Ｄｅｌａｙ）を示している。
【０１２９】アドレスツリー７７による遅れｔＡＤを含
んだアドレス信号（ＩＡＤＴ）５７のバリッド状態にお
いて、符号ｔＤＳはセットアップ時間（ＩＮＰＵＴ Ｓ
ｅｔｕｐ）を示し、その値は最小で０ｎｓである。ま
た、ｔＤＨはホールド時間（ＩＮＰＵＴ Ｈｏｌｄ）を
示し、その値は最大で１．５ｎｓである。
【０１３０】ＤＲＡＭ内部クロック信号（ＩＣＬＫＴ）
５３の立ち上がりエッジのタイミングで、アドレス信号
（ＤＲＡＭ ＩＡＤＴ）５７をラッチするため、ＤＲＡ
Ｍ内部クロック信号（ＩＣＬＫＴ）５３の立ち上がりエ
ッジのタイミングにて、セットアップ時間ｔＤＳおよび
ホールド時間ｔＤＨのそれぞれのタイミングが規定され
ている。
【０１３１】アドレスレジスタ７５，７５において、Ｄ
ＲＡＭ内部クロック信号（ＩＣＬＫＴ）５３を入力した
とき、すなわち、ＤＲＡＭ内部クロック信号（ＩＣＬＫ
Ｔ）５３の立ち上がりエッジのタイミングで、アドレス
信号（ＤＲＡＭ ＩＡＤＴ）５７がバリッド状態でなく
てはならず、しかも、ホールド時間ｔＤＨ中でなければ
ならない。
【０１３２】つまり、アドレスツリー７７による遅延時
間ｔＡＤを、アドレスツリー７７を構成するバッファの
段数（図では２段）やトランジスタサイズを変えること
により調整する。それにより、アドレス信号線の配線長
（アドレス信号伝播距離）に関わらず、全てのアドレス
レジスタ７５，７５において、ＤＲＡＭ内部クロック信
号（ＩＣＬＫＴ）５３の立ち上がりエッジのタイミング
で、アドレス信号（ＩＡＤＴ）５７がバリッド状態で、
しかも、ホールド時間ｔＤＨ中に当たるように設定す
る。
【０１３３】内部クロック信号ＩＣＬＫＴの立ち上がり
のエッジ部分が、ＤＲＡＭ ＩＡＤＴ信号５７のバリッ
ド状態における所定の時間帯内に収まるように、アドレ
スツリー（複数個のアドレスバッファ）７７でアドレス
信号５７の到達時間が調整される。このようにすること
で、複数のレジスタ７５，７５のそれぞれにおいて、内
部クロック信号ＩＣＬＫＴにより、アドレス信号５７を
ラッチすることができる。
【０１３４】なお、アドレスツリー７７を構成するバッ
ファ１つの遅延時間は、約０，１〜０，２ｎｓ程度であ
る。
【０１３５】本実施形態をまとめると以下の通りであ
る。
【０１３６】図１４に示す従来の構成では、アドレス線
の長さＬｇがアドレス（ピン）により異なるため、アド
レスレジスタ（アドレスバッファ）７５ａでラッチする
ときに、セットアップ時間の点で厳しいアドレスと、ホ
ールド時間の点で厳しいアドレスとが生じていた。ま
た、アドレスレジスタ７５ａから先のアドレス信号の負
荷が重いため、配線抵抗による遅延があらわれ、サイク
ル時間の短縮化を妨げていた。
【０１３７】これは、従来、ＭＰＵにＤＲＡＭを外付け
するときの習慣により、アドレスレジスタ７５ａは、マ
クロ内に一つと決めていたためである。つまり、外付け
構造に比べて、オンチップ構造では、ＭＰＵマクロとＤ
ＲＡＭマクロ間の外部配線遅延時間ｔＡＭが減っている
点を利用していなかったためである。
【０１３８】これに対し、本実施形態では、図１５に示
すように、アドレスツリー７７およびその先に複数のア
ドレスレジスタ７５，７５…を設けることにより、上述
したように、この問題を解消することができる。アドレ
スツリー７７を設けることによって、ＤＲＡＭマクロ７
０では、アドレス信号線の配線遅延が問題にならない程
度に分割され、その先のそれぞれにアドレスレジスタ７
５，７５…が設けられる。図１４のアドレスレジスタ７
５ａの負荷を軽減するために、図１５では、アドレスレ
ジスタ７５，７５…を複数に分割している。
【０１３９】ＭＰＵマクロ４０に設けられた位相変換回
路４１は、クロックツリー７１の遅延を補償でき、且つ
アドレスレジスタ７５，７５…のセットアップが厳しく
ならない位相をもったクロック信号５２を出力する。
【０１４０】アドレスレジスタ７５，７５…からの信号
負荷が軽減することにより、信号伝播遅延を減らすこと
ができるため、サイクル時間ｔｃｙｃを短くすることが
できる（図１２および図１３参照）。これは、従来に比
べて、アドレスレジスタ７５，７５…を数多く設けるこ
とにより、デコーダまでの論理段数および配線遅延を減
らすことができるためである。
【０１４１】また、複数のアドレスレジスタ７５，７５
へのアドレス信号５７の入力時刻が揃っているため、ク
ロック信号の位相補償機能４１を有効に使うことがで
き、それによるサイクル時間の短縮効果も得ることがで
きる。
【０１４２】次に、図１９を参照して、第２の実施形態
について説明する。なお、図１９において、前記第１の
実施形態と同じ符号が付された構成要素については、同
内容を示すため、その説明を省略する。
【０１４３】図１９に示すように、アドレスツリー７７
でも遅延時間の”ばらつき”を調整できないときには、
アドレスレジスタ７５を含んでなるアドレスバッファ７
９内において、アドレスレジスタ７５のアドレス信号入
力端子の前段に、さらに２段のバッファＢｕ、Ｂｕを設
けて調整する。この場合、複数のアドレスレジスタ７５
のそれぞれについて、アドレス信号入力端子の前段に設
けられたバッファＢｕ、Ｂｕ…の段数が２段に限られ
ず、”ばらつき”調整用に適した段数に設定されるのは
いうまでもない。
【０１４４】次に、図２０を参照して、第３の実施形態
について説明する。なお、図２０において、前記第１の
実施形態と同じ符号が付された構成要素については、同
内容を示すため、その説明を省略する。
【０１４５】前述した第１、第２の実施形態は、アドレ
ス信号の遅延のばらつきを是正するものであったが、第
３の実施形態は、それらの考え方をそのままデータ信号
にも適用したものである。但し、アドレス信号の伝送方
向がＭＰＵマクロ４０からＤＲＡＭマクロ７０への単方
向であるのに対して、データ信号は双方向である。
【０１４６】したがって、図２０に示すように、データ
信号については、データインバッファ１０１，１０１
と、データアウトバッファ１０２を設ける。複数のデー
タインバッファ１０１の前段には、データインツリー７
７ａが設けられる。データインツリー７７ａは、前記ア
ドレスツリー７７と同様に、ＤＲＡＭマクロ７０側への
アクセス時間を見かけ上、速くできるものである。符号
ＩＡＤＴａは、データインツリー７７ａにより調整され
た遅れを含んだデータ信号である。データインバッファ
１０１，１０１と、データアウトバッファ１０２のそれ
ぞれにおいて、前後段のそれぞれには、スイッチ１１
１，１１１…が設けられている。これらのスイッチ１１
１，１１１…をスイッチングすることにより、データ信
号の入出力を切換える。なお、この場合、データインバ
ッファ１０１，１０１に設けたデータインツリー７７ａ
と同様に、複数のデータアウトバッファ１０２について
も、データアウトツリー（図示せず）を設ける構成とし
てもよい。これにより、システム全体としてのサイクル
時間を高速化することができる。
【０１４７】次に、図２１を参照して、第４の実施形態
について説明する。なお、図２１において、前記第１の
実施形態と同じ符号が付された構成要素については、同
内容を示すため、その説明を省略する。
【０１４８】図２１に示すように、クロックツリー７１
における配線ＬＫと同様に、アドレスツリー７７の最終
部は、配線Ｌｄにより互いに接続されている。これによ
り、配線遅延が軽減される。ツリーバッファ（アドレス
ツリー７７を構成するバッファ）ＢＴと、ツリーバッフ
ァＢＴの中間点の位置ＣＰが、両方のツリーバッファＢ
Ｔから半分ずつ駆動されるためである。図２１のよう
な、アドレスツリー７７の最終部が接続された構成は、
ツリーバッファＢＴ、ＢＴが多数あり、アドレスバッフ
ァ７９，７９が多数ある場合に、特に有効である。した
がって、ここでは、図２１に図示された、アドレスバッ
ファ７９，７９の数に関わらずに、アドレスバッファ７
９が更に多数ある場合に、アドレスツリー７７の最終段
が互いに接続された技術を開示する。配線Ｌｄは、配線
遅延時間が軽減されたアドレス信号（ＩＡＤＴ）５７
を、複数のアドレスレジスタ７５，７５のそれぞれに供
給するためのものである。
【０１４９】なお、図１５に示した第１の実施形態で
は、アドレスツリー７７の最終部が互いに接続されてお
らず、個別に、アドレスバッファの段数やサイズで、遅
延時間を調整している。アドレスレジスタ７５，７５が
少ない場合には、図２１に示した配線Ｌｄを設けること
なく、アドレスレジスタ７５を配線遅延まで考慮して配
置した方が効果的である。
【０１５０】次に、図２２を参照して、第５の実施形態
について説明する。なお、図２２において、前記第１の
実施形態と同じ符号が付された構成要素については、同
内容を示すため、その説明を省略する。
【０１５１】図２２の位相変換回路４１ａでは、補償済
クロック信号５２（ＳＣＣＬＫＤ）の補償時間（例えば
ｔＰＣの２ｎｓ）を外部から設定する代わりに、ＤＲＡ
Ｍ内部クロック信号５３（ＩＣＬＫＴ）のフィードバッ
ク制御で行う。
【０１５２】すなわち、図１５に示す第１の実施形態の
位相変換回路４１では、ＭＰＵ内部クロック信号５１
（ＳＣＣＬＫ）に対する補償済クロック信号５２（ＳＣ
ＣＬＫＤ）の補償時間ｔＰＣを、外部から例えば２ｎｓ
と設定していた。これに対し、図２２の位相変換回路４
１ａでは、ＤＲＡＭ内部クロック信号５３（ＩＣＬＫ
Ｔ）のフィードバックで補償量が決定されるため、第１
の実施形態に比べて、所望の補償時間をもったＤＲＡＭ
内部クロック信号ＩＣＬＫＴを確実に得ることができ
る。
【０１５３】図２３は、第１の実施形態で使用された位
相変換回路４１の回路構成を示している。図２３に示す
ように、位相変換回路４１は、ＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路と略同じ構成で、リングオ
シュレータの途中から信号が取り出せるようになってい
る。ＭＰＵ内部クロック信号５１（ＳＣＣＬＫ）と同じ
位相で補償済クロック信号５２（ＳＣＣＬＫＤ）を出力
するには、符号Ｎ１で示す配線からとった信号を用い
る。ＭＰＵ内部クロック信号ＳＣＣＬＫ５１よりも位相
を早めるには配線Ｎ２，Ｎ３の信号を用いる。いずれを
用いるかは、電源立ち上げ直後にコマンドをモードレジ
スタＭＲに書き込む。
【０１５４】これに対し、図２２に示した第５の実施形
態で用いる位相変換回路４１ａでは、図２４に示すよう
に、ＭＰＵ内部クロック信号５１（ＳＣＣＬＫ）の代わ
りにＤＲＡＭ内部クロック信号５３（ＩＣＬＫＴ）に対
して遅延量を決められるようになっている。１クロック
サイクル遅らせる間にＤＲＡＭ７０内のクロックツリー
７１分を補償する。ＤＲＡＭ内部クロック信号５３（Ｉ
ＣＬＫＴ）を基準にするのは、ＤＲＡＭ７０内のクロッ
クツリー７１の遅延を正確に補償できるからである。
【０１５５】
【発明の効果】本発明の半導体装置によれば、チップ上
に設けられ、クロック信号およびアドレス信号を出力す
るＭＰＵ（マイクロ・プロセッシング・ユニット：Ｍｉ
ｃｒｏＰｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）部と、前記チ
ップ上に設けられ、前記ＭＰＵ部から出力された前記ク
ロック信号および前記アドレス信号を入力するＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ：Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）部と、前記クロック信号に応答して前記アドレス信
号をそれぞれラッチする複数のアドレスレジスタと、前
記複数のアドレスレジスタのそれぞれの前段に設けら
れ、前記ＭＰＵ部が出力した時から前記複数のアドレス
レジスタのそれぞれが入力する時までのアドレス信号伝
播遅延時間をそれぞれ所定範囲に収めるための複数のア
ドレス遅延是正手段とを備え、前記複数のアドレス遅延
是正手段により、前記アドレス信号を遅延させた後に、
複数のアドレスレジスタでラッチするため、ラッチ信号
としての前記クロック信号が入力される前記アドレスレ
ジスタから先のアドレス信号の負荷が軽く、サイクル時
間を短くすることができる。
【図面の簡単な説明】
【図１】図１は、本発明による半導体装置の一実施形態
の概略を示す平面図である。
【図２】図２は、従来一般の半導体装置において伝送さ
れる各種信号を示す図である。
【図３】図３は、図２において、クロック信号の遅延を
示すタイミングチャート図である。
【図４】図４は、図２において、アドレス信号の遅延を
示すタイミングチャート図である。
【図５】図５は、図２において、データ信号の遅延を示
すタイミングチャート図である。
【図６】図６は、図２において、内部クロック信号に対
し、進んだ位相をもつクロック信号が出力されることを
示すタイミングチャート図である。
【図７】図７は、図６の出力クロック信号の進んだ位相
分を説明するためのタイミングチャート図である。
【図８】図８は、サイクル時間におけるセットアップ時
間とホールド時間を示す図である。
【図９】図９は、本実施形態の具体的構成の一例を示す
平面図である。
【図１０】図１０は、本実施形態で採用されなかった、
アドレス信号の遅延のばらつきを是正するための構成を
示す図である。
【図１１】図１１は、本実施形態で採用された、アドレ
ス信号の遅延のばらつきを是正するための構成を示す図
である。
【図１２】図１２は、本実施形態で採用されなかった、
アドレス信号の遅延のばらつきを是正するための構成と
サイクル時間との関係を説明するための図である。
【図１３】図１３は、本実施形態で採用された、アドレ
ス信号の遅延のばらつきを是正するための構成とサイク
ル時間との関係を説明するための図である。
【図１４】図１４は、本実施形態で採用されなかった、
ＭＰＵマクロとＤＲＡＭマクロの内部構成を示す図であ
る。
【図１５】図１５は、本実施形態で採用された、ＭＰＵ
マクロとＤＲＡＭマクロの内部構成を示す図である。
【図１６】図１６は、本実施形態で採用された半導体装
置における信号遅延を説明するための模式図である。
【図１７】図１７は、本実施形態で採用された半導体装
置における各種信号のタイミングチャート図である。
【図１８】図１８は、図１７のタイミングチャート図に
おける、各種スペックを示した図である。
【図１９】図１９は、本発明の第２の実施形態におけ
る、ＭＰＵマクロとＤＲＡＭマクロの内部構成を示す図
である。
【図２０】図２０は、本発明の第３の実施形態におけ
る、ＭＰＵマクロとＤＲＡＭマクロの内部構成を示す図
である。
【図２１】図２１は、本発明の第４の実施形態におけ
る、ＭＰＵマクロとＤＲＡＭマクロの内部構成を示す図
である。
【図２２】図２２は、本発明の第５の実施形態におけ
る、ＭＰＵマクロとＤＲＡＭマクロの内部構成を示す図
である。
【図２３】図２３は、図１５に示した位相変換回路の回
路構成を示した回路ブロック図である。
【図２４】図２４は、図２２に示した位相変換回路の回
路構成を示した回路ブロック図である。
【符号の説明】
１０ ＭＰＵ ２０ ＳＲＡＭマクロ（ＳＳＲＡＭ） ４０ ＭＰＵマクロ（ＭＰＵ部） ４１ 位相変換回路（Ｐｈａｓｅ Ｓｈｉｆｔｅｒ） ４１ａ 位相変換回路（Ｐｈａｓｅ Ｓｈｉｆｔｅｒ） ５１ ＭＰＵ内部クロック信号（ＭＰＵ ｉｎｔｅｒｎ
ａｌ ＳＣＣＬＫ） ５２ 位相補償済クロック信号（Ｃｏｍｐｅｎｓａｔｅ
ｄ ＳＣＣＬＫ，ＳＣＣＬＫＤ） ５３ ＤＲＡＭマクロの内部クロック信号（ＩＣＬＫ
Ｔ） ５５ アドレス信号（ＭＰＵ Ｏｕｔｐｕｔ） ５７ アドレス信号（ＩＡＤＴ） ７０ ＤＲＡＭマクロ（ＤＲＡＭ部） ７１ クロックツリー ７５ アドレスレジスタ（ＡＤＤＲＥＳＳ ＢＵＦ．） ７５ａ アドレスレジスタ ７７ アドレスツリー（バッファ） ７７ａ データインツリー ７９ アドレスバッファ ８０ ＤＲＡＭからなる２次キャッシュメモリ ８８ バッファ ９０ ＤＲＡＭからなるタグ部 １０１ データインバッファ １０２ データアウトバッファ １１１ スイッチ Ａ１ アドレス信号出力部（アドレスピン） Ａ２ アドレス信号出力部（アドレスピン） Ａａ１ アドレスレジスタによる抵抗分 Ａｄｄｉ アドレス信号 Ｂ１ アドレスツリーによる抵抗分 Ｂ２ アドレスツリーによる抵抗分 ＢＴ ツリーバッファ Ｂｕ バッファ ＣＰ 中間点の位置 ＤＱｉ データ信号 ＩＣＬＫＴ 内部クロック信号 ＩＡＤＢ アドレス信号 ＩＡＤＴ アドレス信号（５７） ＩＡＤＴａ データ信号 Ｌ 距離 Ｌｄ 配線 Ｌｇ アドレス線の長さ ＬＫ 配線 ＭＲ モードレジスタ Ｎ１ 配線 Ｎ２ 配線 Ｎ３ 配線 Ｒｍ レジスタ Ｒｓ レジスタ ＲＯＵＴ 出力バッファ（レジスタ） ＳＣＡ ＤＲＡＭからなる２次キャッシュメモリ ＳＣＣＬＫ クロック信号 ｔＡＭ アドレスレジスタによる遅延時間 ｔＡＷ 外部配線による遅延時間 ｔＣＳ クロックツリーによる遅延時間 ｔＣＷ 外部配線による遅延時間 ｔＤＡ アドレスレジスタによる遅延時間 ｔＤＷ 外部配線による遅延時間 ｔＣＹＣ サイクル時間 ｔＭＲＳ レジスタのセットアップ時間 ｔＰＣ 位相補償時間（ｔＰＣ） ｔＳＲＨ ホールド時間 ｔＳＲＳ セットアップ時間 ＴＡＧ タグ部 ＴＳａ 信号伝送距離 ＴＳｂ 信号伝送距離 ｔＡＤ アドレスツリーによる遅延時間（Ａｄｄｒｅｓ
ｓ ＴｒｅｅＤｅｌａｙ） ｔＣＰＳ ＭＰＵ内部クロック信号のサイクル時間（Ｓ
ＣＣＬＫ Ｃｙｃｌｅ） ｔＣＤ クロックツリーによる遅延時間（Ｉｎｔｅｒｎ
ａｌ ＣｌｏｃｋＤｅｌａｙ） ｔＣＰＩ 内部クロック信号のサイクル時間 ｔＤＨ ホールド時間（ＩＮＰＵＴ Ｈｏｌｄ） ｔＤＳ セットアップ時間（ＩＮＰＵＴ Ｓｅｔｕｐ） ｔＤＯＭ 遅延時間（ＭＰＵ Ｏｕｔｐｕｔ Ｄｅｌａ
ｙ） Ｔ１１１ 配線抵抗 Ｔ１１２ 配線抵抗 Ｔ１２１ 配線抵抗 Ｔ１２２ 配線抵抗 ＸＡＤＢ データ信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｆターム(参考） 5B005 JJ11 KK12 MM01 NN31 UU15 UU16 UU24 5B060 AB13 5B079 AA07 CC02 CC14 DD06 DD08 DD13 DD17 DD20 5F038 CA03 CA05 CD06 CD07 CD08 CD09 CD12 DF11 EZ20 5F083 GA01 GA09 LA06 LA07 LA11 LA25 ZA13

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 チップ上に設けられ、クロック信号およ
    びアドレス信号を出力するＭＰＵ（マイクロ・プロセッ
    シング・ユニット：Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ
    Ｕｎｉｔ）部と、 前記チップ上に設けられ、前記ＭＰＵ部から出力された
    前記クロック信号および前記アドレス信号を入力するＤ
    ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ：
    Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
    ｏｒｙ）部と、前記クロック信号に応答して前記アドレ
    ス信号をそれぞれラッチする複数のアドレスレジスタ
    と、 前記複数のアドレスレジスタのそれぞれの前段に設けら
    れ、前記ＭＰＵ部が出力した時から前記複数のアドレス
    レジスタのそれぞれが入力する時までのアドレス信号伝
    播遅延時間をそれぞれ所定範囲に収めるための複数のア
    ドレス遅延是正手段とを備えた半導体装置。
  2. 【請求項２】 チップ上に設けられ、クロック信号およ
    び複数のアドレス信号を出力するＭＰＵ（マイクロ・プ
    ロセッシング・ユニット：Ｍｉｃｒｏ Ｐｒｏｃｅｓｓ
    ｉｎｇ Ｕｎｉｔ）部と、 前記チップ上に設けられ、前記ＭＰＵ部から出力された
    前記クロック信号および前記複数のアドレス信号のそれ
    ぞれをそれぞれが入力する複数のＤＲＡＭ（ダイナミッ
    ク・ランダム・アクセス・メモリ：Ｄｙｎａｍｉｃ Ｒ
    ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）部と、 前記複数のＤＲＡＭ部のそれぞれに設けられ、前記クロ
    ック信号に応答して前記複数のアドレス信号のそれぞれ
    をそれぞれがラッチする複数のアドレスレジスタと、 前記複数のアドレスレジスタのそれぞれの前段に設けら
    れ、前記ＭＰＵ部が出力した時から前記複数のアドレス
    レジスタのそれぞれが入力する時までのアドレス信号伝
    播遅延時間をそれぞれ所定範囲に収めるための複数のア
    ドレス遅延是正手段とを備えた半導体装置。
  3. 【請求項３】 請求項１または２に記載の半導体装置に
    おいて、 前記複数のアドレス遅延是正手段のそれぞれは、複数の
    バッファにより構成され、 前記複数のバッファの段数により、前記アドレス信号伝
    播遅延時間が前記所定範囲に収まるように調整される半
    導体装置。
  4. 【請求項４】 請求項１または２に記載の半導体装置に
    おいて、 前記複数のアドレス遅延是正手段のそれぞれは、バッフ
    ァにより構成され、 前記バッファのトランジスタサイズにより、前記アドレ
    ス信号伝播遅延時間が前記所定範囲に収まるように調整
    される半導体装置。
  5. 【請求項５】 請求項１から４のいずれかに記載の半導
    体装置において、 更に、 前記複数のアドレスレジスタのそれぞれの前段に設けら
    れ、前記複数のアドレスレジスタのそれぞれに入力され
    る前記クロック信号の位相を合わせるためのクロック信
    号位相調整部を備えた半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、 前記クロック信号位相調整部は、 前記ＭＰＵ部から出力された前記クロック信号を入力す
    る第１段バッファと、前記第１段バッファの出力部から
    分岐して並列に設けられた複数の第２段バッファとを備
    えてなり、 前記第１段バッファおよび前記第２段バッファを経て出
    力された前記クロック信号が前記複数のアドレスレジス
    タのそれぞれに入力する半導体装置。
  7. 【請求項７】 請求項１から６のいずれかに記載の半導
    体装置において、 更に、 前記ＭＰＵ部の内部で生成された前記クロック信号の位
    相を進ませて前記進ませた前記クロック信号を前記ＭＰ
    Ｕ部から出力するクロック信号位相変換部を備えた半導
    体装置。
  8. 【請求項８】 請求項１から４のいずれかに記載の半導
    体装置において、 更に、 前記複数のアドレスレジスタのそれぞれの前段に設けら
    れ、前記複数のアドレスレジスタのそれぞれに入力され
    る前記クロック信号の位相を合わせるためのクロック信
    号位相調整部と、 前記ＭＰＵ部の内部で生成された前記クロック信号の位
    相を進ませて前記進ませた前記クロック信号を前記ＭＰ
    Ｕ部から出力するクロック信号位相変換部とを備え、 前記クロック信号位相変換部は、前記クロック信号位相
    調整部を経た後の前記クロック信号に基づいてフィード
    バック制御する半導体装置。
  9. 【請求項９】 請求項１から８のいずれかに記載の半導
    体装置において、 前記複数のアドレス遅延是正手段のアドレス信号出力部
    のそれぞれは、互いに接続されている半導体装置。
  10. 【請求項１０】 請求項１から９のいずれかに記載の半
    導体装置において、 前記ＤＲＡＭ部は、前記ＭＰＵ部の２次キャッシュメモ
    リとして機能する半導体装置。
  11. 【請求項１１】 請求項２記載の半導体装置において、 前記ＭＰＵ部は、前記チップの略中央部に設けられ、 前記複数のＤＲＡＭ部に含まれる２つのＤＲＡＭ部のそ
    れぞれは、前記ＭＰＵ部の２次キャッシュメモリとし
    て、前記チップにおける前記ＭＰＵ部の左右両側部のそ
    れぞれに設けられ、 前記複数のＤＲＡＭ部に含まれる前記２つのＤＲＡＭ部
    以外の１つのＤＲＡＭ部は、前記ＭＰＵ部のタグ（ＴＡ
    Ｇ）部として、前記チップにおける前記ＭＰＵ部の上下
    のうちの片側に設けられる半導体装置。
  12. 【請求項１２】 チップ上に設けられ、クロック信号を
    出力するとともにデータ信号を入出力するＭＰＵ（マイ
    クロ・プロセッシング・ユニット：Ｍｉｃｒｏ Ｐｒｏ
    ｃｅｓｓｉｎｇ Ｕｎｉｔ）部と、 前記チップ上に設けられ、前記ＭＰＵ部からの前記クロ
    ック信号を入力するとともに前記データ信号を入出力す
    るＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
    リ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
    ｅｍｏｒｙ）部と、 前記クロック信号に応答して前記入力されるデータ信号
    をそれぞれラッチする複数のデータインレジスタと、 前記クロック信号に応答して前記出力されるデータ信号
    をそれぞれラッチする複数のデータアウトレジスタと、 前記複数のデータインレジスタのそれぞれの前段に設け
    られ、前記ＭＰＵ部が出力した時から前記複数のデータ
    インレジスタのそれぞれが入力する時までのデータ信号
    伝播遅延時間をそれぞれ所定範囲に収めるための複数の
    データイン遅延是正手段とを備えた半導体装置。
  13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、 前記複数のデータイン遅延是正手段のそれぞれと、前記
    複数のデータアウトレジスタのそれぞれの間には、前記
    データ信号の伝送線を入力側および出力側のいずれか一
    方にスイッチングするスイッチング手段が設けられてい
    る半導体装置。
  14. 【請求項１４】 チップ上に設けられ、クロック信号お
    よびアドレス信号を出力するとともにデータ信号を入出
    力するＭＰＵ（マイクロ・プロセッシング・ユニット：
    Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）部と、 前記チップ上に設けられ、前記ＭＰＵ部から出力された
    前記クロック信号および前記アドレス信号を入力すると
    ともに前記データ信号を入出力するＤＲＡＭ（ダイナミ
    ック・ランダム・アクセス・メモリ：Ｄｙｎａｍｉｃ
    ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）部と、 前記クロック信号に応答して前記アドレス信号をそれぞ
    れラッチする複数のアドレスレジスタと、 前記クロック信号に応答して前記入力されるデータ信号
    をそれぞれラッチする複数のデータインレジスタと、 前記クロック信号に応答して前記出力されるデータ信号
    をそれぞれラッチする複数のデータアウトレジスタと、 前記複数のアドレスレジスタのそれぞれの前段に設けら
    れ、前記ＭＰＵ部が出力した時から前記複数のアドレス
    レジスタのそれぞれが入力する時までのアドレス信号伝
    播遅延時間をそれぞれ所定範囲に収めるための複数のア
    ドレス遅延是正手段と、 前記複数のデータインレジスタのそれぞれの前段に設け
    られ、前記ＭＰＵ部が出力した時から前記複数のデータ
    インレジスタのそれぞれが入力する時までのデータ信号
    伝播遅延時間をそれぞれ設定範囲に収めるための複数の
    データイン遅延是正手段とを備えた半導体装置。
  15. 【請求項１５】 チップ上に設けられ、クロック信号お
    よび複数のアドレス信号を出力するとともに複数のデー
    タ信号を入出力するＭＰＵ（マイクロ・プロセッシング
    ・ユニット：Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎ
    ｉｔ）部と、 前記チップ上に設けられ、前記ＭＰＵ部からの前記クロ
    ック信号および前記複数のアドレス信号のそれぞれをそ
    れぞれが入力するとともに前記複数のデータ信号のそれ
    ぞれをそれぞれが入出力する複数のＤＲＡＭ（ダイナミ
    ック・ランダム・アクセス・メモリ：Ｄｙｎａｍｉｃ
    Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）部と、 前記複数のＤＲＡＭ部のそれぞれに設けられ、前記クロ
    ック信号に応答して前記複数のアドレス信号のそれぞれ
    をそれぞれがラッチする複数のアドレスレジスタと、 前記複数のＤＲＡＭ部のそれぞれに設けられ、前記クロ
    ック信号に応答して前記入力される前記複数のデータ信
    号のそれぞれをそれぞれがラッチする複数のデータイン
    レジスタと、 前記複数のＤＲＡＭ部のそれぞれに設けられ、前記クロ
    ック信号に応答して前記出力される前記複数のデータ信
    号のそれぞれをそれぞれがラッチする複数のデータアウ
    トレジスタと、 前記複数のアドレスレジスタのそれぞれの前段に設けら
    れ、前記ＭＰＵ部が出力した時から前記複数のアドレス
    レジスタのそれぞれが入力する時までのアドレス信号伝
    播遅延時間をそれぞれ所定範囲に収めるための複数のア
    ドレス遅延是正手段と、 前記複数のデータインレジスタのそれぞれの前段に設け
    られ、前記ＭＰＵ部が出力した時から前記複数のデータ
    インレジスタのそれぞれが入力する時までのデータ信号
    伝播遅延時間をそれぞれ設定範囲に収めるための複数の
    データイン遅延是正手段とを備えた半導体装置。
  16. 【請求項１６】 請求項１４または１５に記載の半導体
    装置において、 前記複数のデータイン遅延是正手段のそれぞれと、前記
    複数のデータアウトレジスタのそれぞれの間には、前記
    データ信号の伝送線を入力側および出力側のいずれか一
    方にスイッチングするスイッチング手段が設けられてい
    る半導体装置。
  17. 【請求項１７】 請求項１４から１６のいずれかに記載
    の半導体装置において、 前記複数のアドレス遅延是正手段のそれぞれおよび前記
    複数のデータイン遅延是正手段のそれぞれは、それぞれ
    複数のバッファにより構成され、 前記それぞれの複数のバッファの段数により、前記アド
    レス信号伝播遅延時間および前記データ信号伝播遅延時
    間のそれぞれが、前記所定範囲および前記設定範囲のそ
    れぞれに収まるように調整される半導体装置。
  18. 【請求項１８】 請求項１４から１６のいずれかに記載
    の半導体装置において、 前記複数のアドレス遅延是正手段のそれぞれおよび前記
    複数のデータイン遅延是正手段のそれぞれは、それぞれ
    バッファにより構成され、 前記バッファのトランジスタサイズにより、前記アドレ
    ス信号伝播遅延時間および前記データ信号伝播遅延時間
    のそれぞれが、前記所定範囲および前記設定範囲のそれ
    ぞれに収まるように調整される半導体装置。
  19. 【請求項１９】 請求項１４から１８のいずれかに記載
    の半導体装置において、 更に、 前記複数のアドレスレジスタのそれぞれの前段に設けら
    れ、前記複数のアドレスレジスタのそれぞれに入力され
    る前記クロック信号の位相を合わせるためのクロック信
    号位相調整部を備えた半導体装置。
  20. 【請求項２０】 請求項１９記載の半導体装置におい
    て、 前記クロック信号位相調整部は、 前記ＭＰＵ部から出力された前記クロック信号を入力す
    る第１段バッファと、前記第１段バッファの出力部から
    分岐して並列に設けられた複数の第２段バッファとを備
    えてなり、 前記第１段バッファおよび前記第２段バッファを経て出
    力された前記クロック信号が前記複数のアドレスレジス
    タのそれぞれに入力する半導体装置。
  21. 【請求項２１】 請求項１４から２０のいずれかに記載
    の半導体装置において、 更に、 前記ＭＰＵ部の内部で生成された前記クロック信号の位
    相を進ませて前記進ませた前記クロック信号を前記ＭＰ
    Ｕ部から出力するクロック信号位相変換部を備えた半導
    体装置。
  22. 【請求項２２】 請求項１４から１８のいずれかに記載
    の半導体装置において、 更に、 前記複数のアドレスレジスタのそれぞれの前段に設けら
    れ、前記複数のアドレスレジスタのそれぞれに入力され
    る前記クロック信号の位相を合わせるためのクロック信
    号位相調整部と、 前記ＭＰＵ部の内部で生成された前記クロック信号の位
    相を進ませて前記進ませた前記クロック信号を前記ＭＰ
    Ｕ部から出力するクロック信号位相変換部とを備え、 前記クロック信号位相変換部は、前記クロック信号位相
    調整部を経た後の前記クロック信号に基づいてフィード
    バック制御する半導体装置。
  23. 【請求項２３】 請求項１４から２２のいずれかに記載
    の半導体装置において、 前記複数のアドレス遅延是正手段のアドレス信号出力部
    のそれぞれは、互いに接続されている半導体装置。
  24. 【請求項２４】 請求項１４から２３のいずれかに記載
    の半導体装置において、 前記ＤＲＡＭ部は、前記ＭＰＵ部の２次キャッシュメモ
    リとして機能する半導体装置。
  25. 【請求項２５】 請求項１５記載の半導体装置におい
    て、 前記ＭＰＵ部は、前記チップの略中央部に設けられ、 前記複数のＤＲＡＭ部に含まれる２つのＤＲＡＭ部のそ
    れぞれは、前記ＭＰＵ部の２次キャッシュメモリとし
    て、前記チップにおける前記ＭＰＵ部の左右両側部のそ
    れぞれに設けられ、 前記複数のＤＲＡＭ部に含まれる前記２つのＤＲＡＭ部
    以外の１つのＤＲＡＭ部は、前記ＭＰＵ部のタグ（ＴＡ
    Ｇ）部として、前記チップにおける前記ＭＰＵ部の上下
    のうちの片側に設けられる半導体装置。
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CN99125405A CN1256496A (zh) 1998-12-07 1999-12-06 微处理器和动态随机存取存储器在同一芯片的半导体器件
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002197863A (ja) * 2000-12-26 2002-07-12 Canon Inc メモリ制御装置、情報処理装置、メモリ制御方法及び記憶媒体
US6597625B2 (en) 2001-10-15 2003-07-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2795835B1 (fr) * 1999-07-01 2001-10-05 Bull Cp8 Procede de verification de transformateurs de codes pour un systeme embarque, notamment sur une carte a puce
US9405683B2 (en) 2007-11-06 2016-08-02 Samsung Electronics Co., Ltd. Processor and memory control method for allocating instructions to a cache and a scratch pad memory
KR101312281B1 (ko) 2007-11-06 2013-09-30 재단법인서울대학교산학협력재단 프로세서 및 메모리 제어 방법
JP2011081732A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその調整方法並びにデータ処理システム
US20220406365A1 (en) * 2021-06-18 2022-12-22 Micron Technology, Inc. Write Timing Compensation

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2862948B2 (ja) * 1990-04-13 1999-03-03 三菱電機株式会社 半導体記憶装置
US5313422A (en) * 1991-05-29 1994-05-17 Texas Instruments Incorporated Digitally controlled delay applied to address decoder for write vs. read
GB2267590B (en) * 1992-05-29 1996-03-27 Gold Star Co Memory access delay control circuit for image motion compensation
JP2625348B2 (ja) * 1993-02-03 1997-07-02 日本電気株式会社 キャッシュメモリ
JPH07117915B2 (ja) * 1993-03-12 1995-12-18 株式会社東芝 キャッシュメモリシステム
FR2724046B1 (fr) * 1994-08-26 1996-10-04 Thomson Tubes & Displays Canon a electrons coplanaire a electrodes de focalisation ameliorees
JP3893167B2 (ja) * 1996-04-26 2007-03-14 株式会社ルネサステクノロジ 同期型半導体記憶装置
US5895487A (en) * 1996-11-13 1999-04-20 International Business Machines Corporation Integrated processing and L2 DRAM cache
JP4221764B2 (ja) * 1997-04-25 2009-02-12 沖電気工業株式会社 半導体記憶装置
JP2000155751A (ja) 1998-11-18 2000-06-06 Mitsubishi Electric Corp システムｌｓｉ
KR100326270B1 (ko) * 1998-12-24 2002-05-09 박종섭 어드레스버퍼와칼럼프리디코더사이에서하나의공통어드레스버스라인을사용하는반도체메모리소자

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002197863A (ja) * 2000-12-26 2002-07-12 Canon Inc メモリ制御装置、情報処理装置、メモリ制御方法及び記憶媒体
JP4652562B2 (ja) * 2000-12-26 2011-03-16 キヤノン株式会社 メモリ制御装置
US6597625B2 (en) 2001-10-15 2003-07-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device

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US6594738B1 (en) 2003-07-15
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