JP2001053592A - タイミング信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路を複雑化することなく、精度よくタイミ
ング調整を行うことができるタイミング信号発生回路を
提供する。 【解決手段】 遅延クロックラインＬ１に接続されたト
ライステートバッファ１ａ，１ｂ，１ｃと、オペランド
バスＬ２に接続されたトライステートバッファ２ａ，２
ｂ，２ｃと、各トライステートバッファ２ａ，２ｂ，２
ｃの入力端子に接続された演算器３ａ，３ｂ，３ｃと、
遅延クロックラインＬ１上の遅延クロックに基づいてワ
ンショットパルスを生成するパルス生成回路４と、ワン
ショットパルスに同期させてオペランドバスＬ２上のオ
ペランドを取り込んで演算を行う演算器３ｄとを備えて
いる。複数のトライステートバッファ１ａ，１ｂ，１ｃ
のいずれかを任意に選択して遅延クロックの遅延時間の
調整を行うため、演算器３ｄで演算を行うのに最適なタ
イミングのワンショットパルスを生成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、タイミング信号の
遅延調整を行うタイミング信号発生回路に関し、例え
ば、半導体集積回路内でのタイミング信号の遅延調整を
対象とする。

【０００２】

【従来の技術】半導体回路では一般に、入力された各信
号をクロックに同期させて各種の処理を行う。このた
め、スタティックな回路のみを使用する場合は特に問題
ないが、速度向上等のためにプリチャージ回路を使用す
る場合には、往々にして、プリチャージ期間とその後の
評価期間のタイミングがクロックとずれてしまうことか
ら、タイミング調整用の独自のタイミング信号が必要に
なる。

【０００３】この種のタイミング信号を生成するタイミ
ング信号発生回路の一つとして、図５に示すように、イ
ンバータチェーン５１を利用して遅延調整を行う回路が
知られている。図５の回路では、インバータの接続段数
を切り替えることで、遅延時間の調整を行う。

【０００４】また、他のタイミング発生回路の一例とし
て、ある回路Ａが他の回路Ｂの出力が確定するタイミン
グを必要とする場合、回路Ａのクリティカルパスと同等
のダミー回路を設けて、タイミング信号を生成する回路
が提案されている。

【０００５】

【発明が解決しようとする課題】上述したタイミング信
号発生回路を半導体チップ内に設ける場合には、トラン
ジスタを組み合わせて回路を形成する。ところが、トラ
ンジスタを組み合わせたトランジスタ論理回路は、印加
電圧が高いほど、また、温度が低いほど、高速に動作す
るため、上述したインバータチェーン５１の段数で遅延
時間の調整を行うと、トランジスタの電圧特性や温度特
性により、遅延時間が変化してしまう。

【０００６】また、ダミー回路をインバータチェーン５
１で構成する場合には、ダミー回路が模する対象回路
（遅延対象回路）がトランジスタで同様に構成されてい
れば、トランジスタの電圧特性や温度特性は互いに相殺
されるため、特に問題は起きない。しかしながら、イン
バータの接続段数が多い場合には、図６に示すように、
出力信号のパルス幅が入力信号よりも狭くなってしま
う。

【０００７】一方、遅延対象回路の遅延要因が主に配線
遅延（ＲＣ遅延）である場合、配線遅延は電圧や温度が
変化してもトランジスタほどは遅延時間が変化しないた
め、ダミー回路の遅延量と遅延対象回路の遅延量とに誤
差が生じてしまう。したがって、ある条件で遅延が一致
するようにダミー回路内のインバータ段数を調整して
も、電圧や温度が変化すると、場合によっては、ダミー
回路の遅延時間が遅延対象回路の遅延時間よりも短くな
り、いわゆる信号のレーシングが起きる。

【０００８】信号のレーシングは、電圧や温度以外に、
トランジスタを形成する際のプロセス条件によっても起
こりうる。このため、インバータチェーン５１によりタ
イミング信号を生成する場合には、遅延対象回路の遅延
要因が主に配線遅延であれば、タイミングにかなりのマ
ージンをとる必要がある。

【０００９】一方、遅延対象回路のクリティカルパスに
基づいてダミー回路を生成し、ダミー回路の出力をタイ
ミング信号として用いる場合、遅延対象回路とダミー回
路は同じような傾向で遅延するため、インバータチェー
ン５１を用いてダミー回路を生成するよりも安定に動作
する可能性が高い。ところが、ダミー回路の場合、クリ
ティカルパスをそのまま模するため、意図的に遅延を調
整するのが難しい。

【００１０】図７はプロセッサ内部のオペランドバス上
のオペランドと遅延クロックとのタイミング調整を行う
タイミング信号発生回路のブロック図である。図７の回
路は、遅延クロックラインＬ１に接続された複数のトラ
イステートバッファ１ａ，１ｂ，１ｃと、オペランドバ
スＬ２に接続された複数のトライステートバッファ２
ａ，２ｂ，２ｃと、各トライステートバッファ２ａ，２
ｂ，２ｃの入力端子に接続された複数の演算器３ａ，３
ｂ，３ｃと、遅延クロックラインＬ１上のクロックに同
期させてオペランドバスＬ２上のオペランドを取り込ん
で演算する演算器３ｄとを備えている。

【００１１】遅延クロックラインＬ１に接続された複数
のトライステートバッファ１ａ，１ｂ，１ｃのうち、最
も左側のトライステートバッファ１ａはクロック信号を
出力し、その他のトライステートバッファ１ｂ，１ｃの
出力は常にハイインピーダンス状態である。すなわち、
最も左側のトライステートバッファ１ａ以外は、ダミー
負荷を与えるためのダミー回路である。

【００１２】図７の回路の場合、遅延対象回路のクリテ
ィカルパスの遅延時間に合わせて遅延クロックラインＬ
１のトライステートバッファの段数を定めるため、遅延
クロックの遅延時間を意図的に調整するのが難しい。

【００１３】また、メモリ内のセンスアンプの動作タイ
ミングを制御するタイミング信号発生回路の場合、メモ
リ内にはデータビット分のセンスアンプが設けられるた
め、タイミング信号発生回路の出力をバッファを介して
各センスアンプに振り分けなければならない。このた
め、バッファを通過する分だけ信号が遅延してしまう。

【００１４】本発明は、このような点に鑑みてなされた
ものであり、その目的は、回路を複雑化することなく、
精度よくタイミング調整を行うことができるタイミング
信号発生回路を提供することにある。

【００１５】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、タイミング信号を出力する
複数の信号出力回路と、前記複数の信号出力回路のいず
れか一つを選択する選択回路と、を備え、前記信号出力
回路の出力端子はいずれも共通のタイミング信号線に接
続され、前記選択回路により選択されなかった前記信号
出力回路の出力端子を不定状態に設定する。

【００１６】請求項１の発明では、複数の信号出力回路
のいずれかを選択するだけでタイミング信号の遅延時間
を調整できるため、簡易な回路で、かつ精度よく遅延時
間の調整を行うことができる。

【００１７】請求項２の発明では、対象回路のクリティ
カルパスに基づいて信号出力回路の選択を行うため、対
象回路が正常動作するようにタイミング信号の遅延調整
を行うことができる。

【００１８】請求項３の発明では、オペランドバス上の
オペランドが確定した後に演算器がオペランドの取り込
みを行うようにタイミング信号の遅延調整を行うため、
演算器の動作を安定化させることができる。

【００１９】請求項４の発明では、トライステートバッ
ファの制御端子を制御するだけでタイミング信号の遅延
調整を行うことができるため、回路構成が簡略になる。

【００２０】請求項５の発明では、選択制御回路により
選択回路の制御を行うため、タイミング信号の遅延調整
をプログラマブルに切り替えることができる。

【００２１】請求項６の発明は、ワード線およびビット
線に接続された複数のメモリセルと、それぞれ異なるワ
ード線およびビット線に接続された複数のダミー回路
と、選択されたメモリセルから読み出したデータを増幅
するセンスアンプと、を備え、前記複数のダミー回路そ
れぞれの信号伝搬時間に基づいて、前記センスアンプの
駆動タイミングを制御する。

【００２２】請求項６の発明では、メモリセルアレイ内
に設けた複数のダミー回路によりセンスアンプの動作タ
イミングを制御するため、最適なタイミングでセンスア
ンプを駆動制御することができる。

【００２３】

【発明の実施の形態】以下、本発明に係るタイミング信
号発生回路について、図面を参照しながら具体的に説明
する。

【００２４】（第１の実施形態）図１は本発明に係るタ
イミング信号発生回路の第１の実施形態の概略構成を示
すブロック図である。

【００２５】図１のタイミング信号発生回路は、図７の
回路と同様に、遅延クロックラインＬ１に接続された複
数のトライステートバッファ１ａ，１ｂ，１ｃと、オペ
ランドバスＬ２に接続された複数のトライステートバッ
ファ２ａ，２ｂ，２ｃと、各トライステートバッファ２
ａ，２ｂ，２ｃの入力端子に接続された複数の演算器３
ａ，３ｂ，３ｃと、遅延クロックラインＬ１上の遅延ク
ロックに基づいてワンショットパルスを生成するパルス
生成回路４と、ワンショットパルスに同期させてオペラ
ンドバスＬ２上のオペランドを取り込んで演算を行う演
算器３ｄとを備えている。

【００２６】演算器３ｄは、ワンショットパルスがハイ
レベルのときにプリチャージ動作を行い、ローレベルの
ときに演算を行う。

【００２７】遅延クロックラインＬ１に接続された各ト
ライステートバッファ１ａ，１ｂ，１ｃの制御端子に
は、スイッチ５ａ，５ｂ，５ｃが接続されている。スイ
ッチ５ａ，５ｂ，５ｃのいずれかが電源電圧端子に接続
されると、対応するトライステートバッファはクロック
信号を出力し、スイッチ５ａ，５ｂ，５ｃのいずれかが
接地端子に接続されると、対応するトライステートバッ
ファの出力はハイインピーダンスになる。

【００２８】実際には、スイッチ５ａ，５ｂ，５ｃのう
ちいずれか一つのみが電源電圧端子に接続されて、その
他のスイッチは接地端子に接続される。これらスイッチ
５ａ，５ｂ，５ｃの切り替えにより遅延クロックの遅延
時間の調整が行われる。この場合の遅延時間は、遅延ク
ロックラインＬ１およびトライステートバッファの配線
抵抗と配線容量とにより定まる。

【００２９】また、遅延クロックラインＬ１上には、外
部クロックＣＬＫがローレベルのときに遅延クロックラ
インＬ１をハイレベルに設定するトランジスタ６ａ，６
ｂ，６ｃが設けられている。同様に、オペランドバスＬ
２上にも、外部クロックＣＬＫがローレベルのときにオ
ペランドバスＬ２をハイレベルに設定するトランジスタ
７ａ，７ｂ，７ｃが設けられている。

【００３０】図２は図１のタイミング信号発生回路のタ
イミング図である。以下、図２のタイミング図に基づい
て、図１の回路の動作を説明する。

【００３１】図１の演算器３ｄは、プリチャージロジッ
クで構成されており、パルス生成回路４から出力された
ワンショットパルスがハイレベルからローレベルに変化
する時点でオペランドを内部に取り込む。このため、ワ
ンショットパルスがハイレベルからローレベルに変化す
る時刻の前に、オペランドバスＬ２上のオペランドがす
でに確定していなければならない。

【００３２】図２（ａ）は図１のタイミング信号発生回
路に外部から入力される外部クロックＣＬＫのタイミン
グを示している。オペランドバスＬ２上のオペランド
は、図２（ｂ）の矢印ｙ１に示すように、電圧や温度等
により遅延時間が変動する。また、遅延クロックライン
Ｌ１に接続されたトライステートバッファ１ａがイネー
ブル状態のときは、演算器３ｄに入力される遅延クロッ
クCLK1は図２（ｃ）のような波形になる。このとき、演
算器３ｄに入力されるワンショットパルスＰ１は図２
（ｄ）のような波形になる。

【００３３】一方、遅延クロックラインＬ１上のトライ
ステートバッファ１ｂがイネーブル状態のときは、演算
器３ｄに入力される遅延クロックCLK2は図２（ｅ）のよ
うな波形になり、演算器３ｄに入力されるワンショット
パルスＰ２は図２（ｆ）のような波形になる。

【００３４】図２では、トライステートバッファ１ａか
らクロックが出力される場合のオペランド確定時刻から
遅延クロックの立ち下がりまでのマージンを矢印ｙ２で
表し、トライステートバッファ１ｂからクロックが出力
される場合のオペランド確定時刻から遅延クロックの立
ち下がりまでのマージンを矢印ｙ３で表している。

【００３５】マージンｙ２，ｙ３は、遅延クロックライ
ンＬ１のＲＣ遅延と、パルス生成回路４内の伝搬遅延と
により定まる。マージンｙ３の方がマージンｙ２よりも
時間幅が短いため、マージンｙ３の時間幅で演算器３ｄ
が正常に演算を行うことができる場合には、スイッチ５
ａ，５ｂ，５ｃを切り替えて、トライステートバッファ
１ｂからクロックを出力させるのが望ましい。

【００３６】このように、第１の実施形態では、遅延ク
ロックラインＬ１に接続された複数のトライステートバ
ッファ１ａ，１ｂ，１ｃのいずれかを任意に選択して遅
延クロックの遅延時間の調整を行うようにしたため、演
算器３ｄで演算を行うのに最適なタイミングのワンショ
ットパルスを生成することができる。したがって、演算
器３ｄにオペランドが入力されてからかなり経過した後
にワンショットパルスが入力されるような不具合や、オ
ペランドが確定する前にワンショットパルスが入力され
るような不具合を防止できる。

【００３７】また、第１の実施形態では、ダミー負荷を
与えるために従来から設けられていたトライステートバ
ッファ１ａ，１ｂ，１ｃで構成されたダミー回路を、タ
イミング信号発生用として流用するため、新たに部品を
追加することなく、タイミング調整を行うことができ、
コストアップを抑制できる。

【００３８】（第２の実施形態）第２の実施形態は、メ
モリセルアレイ内にダミー回路を設けてセンスアンプの
駆動タイミングを調整するものである。

【００３９】図３は本発明に係るタイミング信号発生回
路の第２の実施形態の概略構成を示す図である。図３の
タイミング信号発生回路は、メモリセルアレイ１１内に
設けられる。メモリセルアレイ１１内には、複数のワー
ド線Ｗ１〜Ｗｎとビット線Ｂ１〜Ｂｍが配設され、各ワ
ード線Ｗ１〜Ｗｎおよびビット線Ｂ１〜Ｂｍには複数の
メモリセルが接続されている。

【００４０】縦横に隣接する複数のメモリセルは、セル
ブロック１２を構成しており、各セルブロックの間には
それぞれ、ダミー回路１３ａ，１３ｂ，１３ｃが設けら
れている。これらダミー回路１３ａ，１３ｂ，１３ｃ
は、センスアンプ１７の駆動タイミングを設定するため
に用いられる。

【００４１】なお、図３は、３つのダミー回路１３ａ，
１３ｂ，１３ｃを設ける例を示しているが、ダミー回路
の数には特に制限はない。

【００４２】ダミー回路１３ａ，１３ｂのそれぞれは、
対応するワード線に並列接続された複数のトランジスタ
１４で構成される。また、ダミー回路１３ｃは、対応す
るビット線に並列接続された複数のトランジスタ１５で
構成される。各ダミー回路内のトランジスタ１４，１５
の個数は、セルブロック内のトランジスタの個数に合わ
せて設定される。

【００４３】ダミー回路１３ａ，１３ｂ内のワード線
は、通常のワード線と同様にデコーダ１６に接続され、
デコーダ１６からの信号により、いずれか一つのダミー
回路１３が選択される。例えば、図３のダミー回路１３
ａは、メモリセルアレイ１１内で最も伝搬遅延時間の長
い経路、すなわちクリティカルパスである。このダミー
回路１３ａのワード線をハイレベルにしたときにダミー
回路１３ａを通過したデータがセンスアンプ１７から正
しく読み出せるように、センスアンプ１７の駆動タイミ
ングの設定が行われる。

【００４４】また、他のダミー回路１３ｂ内のワード線
をハイレベルにしたときにもダミー回路を通過したデー
タがセンスアンプ１７から読み出せるように、センスア
ンプ１７の駆動タイミングの設定が行われる。

【００４５】このように、第２の実施形態は、メモリセ
ルアレイ１１内に複数のダミー回路１３ａ，１３ｂ，１
３ｃを設け、各ダミー回路を通過したデータがいずれも
センスアンプ１７から正常に出力されるように、センス
アンプ１７の駆動タイミングを定める。これにより、メ
モリセルアレイ１１内のどのメモリセルから読み出され
たデータも、センスアンプ１７を介して正常に出力する
ことができる。

【００４６】（第３の実施形態）第１の実施形態では、
トライステートバッファに接続されたスイッチ５ａ，５
ｂ，５ｃの選択を手動で行う例を説明したが、第３の実
施形態は、スイッチ５ａ，５ｂ，５ｃの選択を自動制御
するものである。

【００４７】図４は本発明に係るタイミング信号発生回
路の第３の実施形態の概略構成を示すブロック図であ
る。図４では、図１と共通する構成部分には同一符号を
付しており、以下では、相違点を中心に説明する。

【００４８】図４のタイミング信号発生回路は、遅延ク
ロックラインＬ１に接続された複数のトライステートバ
ッファのいずれか一つを選択するレジスタ８を有する。
レジスタ８の出力は、各トライステートバッファ１ａ，
１ｂ，１ｃの制御端子にそれぞれ入力される。レジスタ
８の出力がハイレベルのときに、対応するトライステー
トバッファはクロックを出力する。レジスタ８に設定さ
れる値は、例えば、不図示のプロセッサにより制御され
る。

【００４９】このように、第３の実施形態は、レジスタ
８の出力によりトライステートバッファのいずれか一つ
を任意に選択できるようにしたため、遅延クロックの遅
延時間をプログラマブルに切り替え制御することができ
る。

【００５０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、タイミング信号線に接続された複数の信号出力回
路のいずれか一つを選択してタイミング信号の遅延調整
を行うため、簡易かつ精度よくタイミング調整を行うこ
とができる。

【００５１】特に、ダミー負荷を与えるために従来から
設けられているダミー回路を信号出力回路として利用す
れば、新たに部品を追加することなくタイミングの微調
整を行うことができ、コストアップを抑制することがで
きる。

【図面の簡単な説明】

【図１】本発明に係るタイミング信号発生回路の第１の
実施形態の概略構成を示すブロック図。

【図２】図１のタイミング信号発生回路のタイミング
図。

【図３】本発明に係るタイミング信号発生回路の第２の
実施形態の概略構成を示す図。

【図４】本発明に係るタイミング信号発生回路の第３の
実施形態の概略構成を示すブロック図。

【図５】従来のタイミング信号発生回路の概略構成を示
すブロック図。

【図６】図５のタイミング図。

【図７】プロセッサ内部のオペランドバス上のオペラン
ドと遅延クロックとのタイミング調整を行うタイミング
信号発生回路のブロック図。

【符号の説明】

１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ トライステート
バッファ ３ａ，３ｂ，３ｃ，３ｄ 演算器 ４ パルス生成回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】タイミング信号を出力する複数の信号出力
   回路と、 前記複数の信号出力回路のいずれか一つを選択する選択
   回路と、を備え、 前記信号出力回路の出力端子はいずれも共通のタイミン
   グ信号線に接続され、 前記選択回路により選択されなかった前記信号出力回路
   の出力端子を不定状態に設定することを特徴とするタイ
   ミング信号発生回路。
2. 【請求項２】前記複数の信号出力回路は、タイミング調
   整を行う対象である対象回路に対応して設けられ、 前記選択回路は、前記対象回路のクリティカルパスの遅
   延時間に基づいて前記複数の信号出力回路のいずれか一
   つを選択することを特徴とする請求項１に記載のタイミ
   ング信号発生回路。
3. 【請求項３】遅延クロックライン上の遅延クロックに同
   期させて、オペランドバス上のオペランドを取り込んで
   その実行を行う演算器と、 前記遅延クロックライン上の遅延クロックの遅延調整を
   行うクロック遅延調整回路と、 前記オペランドバス上のオペランドの遅延調整を行うオ
   ペランド遅延調整回路と、を備え、 前記クロック遅延調整回路内には、それぞれ異なるタイ
   ミングの前記遅延クロックを出力する前記複数の信号出
   力回路が設けられ、 前記オペランド遅延調整回路内には、それぞれ異なるタ
   イミングのオペランドを出力する前記複数の信号出力回
   路が設けられ、 前記クロック遅延調整回路および前記オペランド遅延調
   整回路のそれぞれは、オペランドバス上のオペランドが
   確定した後に前記演算器が該オペランドの取り込みを行
   うように、いずれかの前記信号出力回路を選択すること
   を特徴とする請求項１または２に記載のタイミング信号
   発生回路。
4. 【請求項４】前記複数の信号出力回路のそれぞれは、制
   御端子の論理により、出力端子から信号を出力するか、
   あるいは出力端子をハイインピーダンス状態にするかを
   切り替えるトライステートバッファを有し、 前記選択回路は、前記制御端子の論理を切り替えること
   を特徴とする請求項１〜３のいずれかに記載のタイミン
   グ信号発生回路。
5. 【請求項５】前記選択回路による選択を制御する選択制
   御回路を備えることを特徴とする請求項４に記載のタイ
   ミング信号発生回路。
6. 【請求項６】ワード線およびビット線に接続された複数
   のメモリセルと、 それぞれ異なるワード線およびビット線に接続された複
   数のダミー回路と、 選択されたメモリセルから読み出したデータを増幅する
   センスアンプと、を備え、 前記複数のダミー回路それぞれの信号伝搬時間に基づい
   て、前記センスアンプの駆動タイミングを制御すること
   を特徴とするタイミング信号発生回路。
7. 【請求項７】前記複数のメモリセルは、セルブロックを
   構成し、各セルブロックの間にそれぞれ前記ダミー回路
   が設けられることを特徴とする請求項６に記載のタイミ
   ング信号発生回路。