KR20010113069A - 집적 회로 장치용 고속 출력 인에이블 경로 및 방법 - Google Patents

집적 회로 장치용 고속 출력 인에이블 경로 및 방법 Download PDF

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KR20010113069A
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메도우즈해롤드브레트
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로버트 에이치. 씨. 챠오
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Abstract

중요한 집적 회로 장치 데이타 및 클럭 경로에서의 게이트 지연을 효과적으로 최소화하고 액세스 시간에 중요하지 않은 리셋 경로에 대부분의 증폭이 부가되는 집적 회로 장치용 고속 출력 인에이블 경로 및 방법이 개시된다. 외부 클럭에 기초하여 여러 개의 "원샷" 내부 출력 인에이블 클럭이 생성된다. 이들 병렬 출력 인에이블 클럭은 선택 정보를 내장하고 있어 단일 출력 버퍼로의 여러 개의 상이한 데이타 경로의 다중화를 용이하게 한다. 이 선택 정보는 원샷 회로의 리셋부에서 이용되므로 액세스 시간을 결정하기 위한 주요부로부터 제거된다.

Description

집적 회로 장치용 고속 출력 인에이블 경로 및 방법{HIGH SPEED OUTPUT ENABLE PATH AND METHOD FOR AN INTEGRATED CIRCUIT DEVICE}
본 발명은, 본 발명의 양수인인 유나이티드 메모리스 인코포레이티드(미국 콜로라도주 콜로라도 스프링스 소재)와 닛본 스틸 세미콘덕터 코포레이션(일본 다떼야마시 소재)에 양도된 1998년 10월 1일자 출원된 발명의 명칭이 "Synchronous Integrated Circuit Device Utilizing an Integrated Clock/Command Springs"인 미국 특허 출원 제09/164,661호에 개시된 요지와 관련이 있으며, 이 개시물은 참조로 본 명세서에 구체적으로 인용된다.
본 발명은 전반적으로 집적 회로("IC") 장치 분야에 관한 것이다. 보다 구체적으로는, 본 발명은 예를 들어 파이프라인형 데이타 아키텍처와 연관하여 고속 데이타 액세스가 요구되는 비동기 및 동기식 동적 램(DRAM) 장치와 같은 집적 회로 장치에 관한 것이다.
현재의 집적 회로 장치는, 허용가능한 다중화 레벨을 획득하는 데에 필요한 것으로 간주되는 다수의 다중화기를 구비함으로써, 자신의 출력 데이타 경로에 과다한 게이트 지연을 포함하고 있는 경향이 있다. 더구나, 이러한 장치는 또한, 총 요구되는 장치 속도를 달성하기 위해 구현되어야 하는 위상 동기 루프(PLL), 지연 동기 루프(delay locked loops : DLL), 시간 지연 미러(time delay mirror : TDM) 등으로서 구현된 매우 복잡한 클럭 회로를 포함하는 경향이 있다. 현재의 대부분의 집적 회로 장치는 최소 클럭 사이클을 제공하지 않기 때문에, 이러한 클럭 회로를 지원하는데 필요한 온 칩(on-chip) 영역은 매우 크게 된다. 또다른 장치에서는, 관련 회로 노드의 "오버 드라이빙(over-driving)"에 의해 출력 데이타경로의 속도를 높이려고 하고 있는데, 이는 장치 전력 및 온 칩 영역 제약에도 불구하고 행해지고 있다.
본 명세서에 개시된 기술은, 특히 효율적인 장치 논리 방안으로서, 중요한 집적 회로 장치 데이타 및 클럭 경로에서의 게이트 지연을 효과적으로 최소화하며, 액세스 시간에 중요하지 않은 리셋 경로 내에 대부분의 증폭단을 부가한다. 본 발명의 출력 클럭 기법은, 특히 전술한 특허 출원물에 개시된 클럭/커맨드 기법과 결합될 때, 집적 회로 내의 대부분의 치명적인 경합(race) 및/또는 데이타 오버랩 상태를 제거한다.
외부 클럭에 기초하여, 여러 개의 "원샷(one-shot)" 내부 출력 인에이블 클럭을 생성한다. 이들 병렬 출력 인에이블 클럭은 선택 정보를 가져서, 여러 개의 서로 다른 데이타 경로를 단일 출력 버퍼 상으로 다중화하는 것을 용이하게 해준다. 이 선택 정보는 원샷 회로의 리셋에서 구현되어, 액세스 시간을 결정하는 주요부로부터 제거된다.
다른 방식으로 기술하면, 본 발명은, 각각이 출력 인에이블 클럭의 리셋 경로에 삽입된 "원샷"클럭을 구현하는 병렬 출력 인에이블 클럭 세트를 바람직하게 제공하여, 다음 클럭이, 실행될 필요가 있는 임의의 데이타 다중화 기능을 완료하는 데에 필요한 정보를 제공한다. 출력 인에이블 클럭의 듀티 사이클은, 장치내에서 실행되는 다른 커맨드의 듀티 사이클과 일치시켜서 데이타 경로 파이프라인 내의 경합 상태 및 데이타 중첩 가능성을 최소화한다. 출력 인에이블 클럭의 리셋에지는 메인 클럭의 버퍼링된 리셋 버전으로부터만 유도된다. 따라서, 메인 클럭은 출력 인에이블 클럭의 활성 에지만을 구동시킨다. 이로 인해 메인 클럭에 대한 부하(또는 "팬아웃(fanout)")를 현저하게 감소시키게 된다. 또한, 메인 클럭은, 모든 디바이스 출력 버퍼에 배급되지 않으며, 상기 유도된 출력 인에이블 클럭만이 배급된다.
본 명세서에는, 외부 클럭 신호를 수신하여 지연을 부과함으로써 이 외부 클럭 신호로부터 변위된 내부 클럭 신호를 생성하는 클럭 버퍼 회로를 포함하는 집적 회로 장치용 출력 인에이블 회로가 개시되어 있다. 리셋 회로가 클럭 버퍼 회로에 결합되어, 지연을 부과함으로써 내부 클럭 신호로부터 변위된 리셋 클럭 신호를 생성한다. 적어도 하나의 출력 인에이블 논리 회로가 이 내부 클럭 신호 및 리셋 클럭 신호를 수신하도록 결합되어, 내부 클럭 신호의 제1 논리 레벨 전이시에 개시되는 제1 상태, 및 리셋 클럭 신호의 반대되는 제2 논리 레벨 전이시에 개시되는 제2 상태를 갖는 출력 인에이블 클럭 신호를 생성한다. 적어도 하나의 패스 게이트가 출력 인에이블 클럭 신호 및 데이타 신호를 수신하도록 결합되어, 출력 인에이블 클럭 신호가 제1 상태에 있을 때 데이타 신호를 출력 노드에 제공한다.
본 명세서에는 또한, 집적 회로 장치 상에서 다수의 데이타 소스로부터의 데이타를 공통 출력 노드로 다중화하는 프로세스가 개시되어 있다. 이 프로세는, 집적 회로 장치에 외부 클럭 신호를 공급하는 단계와, 외부 클럭 신호를 버퍼링하여 n 게이트 지연을 갖는 내부 클럭 신호를 공급하는 단계와, 내부 클럭 신호를 지연시켜 (n + 홀수) 추가 게이트 지연을 갖는 리셋 클럭 신호를 공급하는 단계와, 내부 클럭 신호의 제1 논리 레벨 전이시에 개시되는 제1 상태 및 리셋 클럭 신호의 반대되는 제2 논리 레벨 전이시에 개시되는 제2 상태를 갖는 적어도 하나의 출력 인에이블 클럭 신호를 생성하는 단계와, 출력 인에이블 클럭 신호가 제1 상태에 있는 것에 응답하여 데이타 소스 중 하나에 대응하는 데이타를 공통 출력 노드로 전달하는 단계를 포함한다.
본 발명의 전술한 특징 및 목적과 그 밖의 다른 특징 및 목적과, 이들을 달성하는 방법은 이하 더욱 명백해질 것이며, 본 발명 자체는 첨부된 도면과 함께 취해진 예시에 의해 기술되는 이하의 바람직한 실시예를 참조하면 가장 잘 이해될 것이다.
도 1은 예를 들어 집적 회로 메모리 장치에 사용하기 위한 본 발명의 특정 실시예에 따른 고속 출력 인에이블 회로를 간략적으로 나타낸 기능 블럭/게이트 레벨도.
도 2는 도 1의 출력 인에이블 회로의 다수의 회로 노드에서의 신호를 나타내는 대응 타이밍도로서 이들의 상호 관계 및 관련 타이밍을 나타낸 도면.
도 3은 예를 들어 동기식 DRAM에서 사용하기 위한 본 발명의 실질적인 구현에 따른 고속 출력 인에이블 회로의 관련 부분에 대해 더욱 상세하게 나타낸 기능 블럭/게이트 레벨도.
<도면의 주요 부분에 대한 부호의 설명>
102 : 외부 클럭 패드
104 : 내부 클럭 패드
108 : 클럭 노드
110 : 리셋 회로
우선 도 1을 참조하면, 본 발명의 특정 실시예에 따른 고속 출력 인에이블 회로(100)의 간략적인 기능 블럭/게이트 레벨도가 도시되어 있다. 회로(100)는 외부 클럭 패드(102)및 최소 게이트 지연 내부 클럭 버퍼(104)를 포함하며, 이 내부 클럭 버퍼(104)는 두 개의 반전 증폭기(1061, 1062)만을 포함하는 것으로 도시되어 있다. 클럭 버퍼(104)의 출력은 클럭 노드(108) 상으로 연결되며, 이 내부 클럭 신호("QCLK")는, 종래 기술에서와 같이 회로(100)를 구비하는 집적 회로 장치 전체를 통해 회로에 제공되는 것이 아니라서, 극소수의 증폭 스테이지만이 요구되며 이에 따라 이 포인트에서 더 작은 게이트 지연이 발생하게 된다.
클럭 노드(108)는 비반전된 클럭 신호 QCLK를 리셋 회로(110)에 제공하는데,이 실시예에서 리셋 회로(110)는 홀수 개(즉, 세 개)의 반전 증폭기(1121, 1122, 1123)을 포함하는 것으로 도시되어 있다. 클럭 버퍼(104) 및 리셋 회로(110)는 하나의 입력으로서 리셋 클럭 신호("RESETCLK")를 다수의 2입력 NAND 게이트(114A, 114B)에 제공하도록 구성되며, 이들 2입력 NAND 게이트(114A, 114B)의 나머지 입력 단자는 인에이블 신호("ENA", "ENB")를 각각 수신하도록 결합되어 있다. NAND 게이트(114A, 114B)로부터 출력된 신호는 반전 증폭기(116A, 116B)에 의해 반전 및 증폭되어 각각 노드(118A, 118B)로 제공된다.
클럭 노드(108) 및 노드(118A, 118B)는 다수의 출력 인에이블 논리 회로(119A, 119B)(2입력 NAND 게이트인 것이 효과적임)에 입력을 제공하며, 이들 출력 인에이블 논리 회로(119A, 119B)는 직렬 연결된 n-채널 트랜지스터(120A, 122A, 120B, 122B)를 각각 포함하며, 클럭 노드(108)는 n-채널 트랜지스터(120A, 120B)의 게이트 단자에 연결된다. n-채널 트랜지스터(122A, 122B)의 게이트 단자는 각각 노드(118A, 118B)에 연결되며, 도시한 바와 같이 소스 단자는 접지되어 있다. p-채널 트랜지스터(124A, 124B)는 직렬 연결된 n-채널 트랜지스터 쌍(120A, 122A, 120B, 122B)과 상응하여 직렬로 연결되며, 이들의 소스 단자는 전원("Vcc")에 연결되며 게이트 단자는 클럭 노드(108)에 연결된다. 부가적인 p-채널 트랜지스터(126A, 126B)는 p-채널 트랜지스터(124A, 124B)중 대응하는 트랜지스터와 병렬로 접속되며 이들의 게이트 단자는 노드(118A, 118B)에 접속된다.
트랜지스터(124A, 120A) 및 트랜지스터(124B, 120B)의 중간의 노드는 p-채널 패스 트랜지스터(130A, 130B)의 게이트 단자 각각으로 제공되는 라인(128A, 128B)의 각각의 출력 가능 클럭바 A 및 B ("OEBA" 및 "OEBB")를 특징짓는다. p-채널 통과 트랜지스터(130A, 130B) 각각의 일 단자는 DATA-A 및 DATA-B 신호를 수신하는 한편 나머지 단자들은 한 쌍의 반전 증폭기(1341, 1342) 만을 포함하는 출력 버퍼(132)의 입력에 공통 접속된다. 출력 버퍼(132)는 도시된 바와 같이 출력 패드(136)에 접속된다.
P-채널 트랜지스터(124A, 124B)는 라인(128A, 128B)의 신호 OEBA 및 OEBB들만이 P-채널 트랜지스터(126A, 126B) 각각을 통해 리셋되고, P-채널 트랜지스터(124A, 124B)가 클럭 노드(108)에서 미미한 부하를 나타내도록 아주 작은 장치로서 설계된다. 트랜지스터(126A, 126B)는 비교적 커서 QCLK로부터 5개의 게이트 지연이 가능하게 되어 회로 드라이브를 증가시키게 된다. N-채널 트랜지스터(120A, 120B)는 또한 비교적 커서 라인(128A, 128B)의 빠른 활성 에지 로우 신호(fast active edge low signal)를 가능케 한다. 차례로, n-채널 트랜지스터(122A, 122B)가 더욱 커져라인(128A, 128B)의 빠른 활성 에지 로우 신호(fast active edge low signal)를 가능케 하여, 클럭 노드(108)에서 부하를 가능한한 작게 나타낸다.
도시된 바와 같이, p-채널 통과 트랜지스터(130A, 130B)로의 입력인 DATA-A 및 DATA-B는 단일 경로에만 있더라도 출력 경로에 대해 동일한 수의 게이트 지연을 가진다. 결과적으로, 다수의 뱅크가 추가되거나 임의의 다른 출력이 구성된다 하더라도 불리한 게이트 지연은 없다.
이제, 도 2를 참조하면, 도 1의 출력 가능 회로의 다수의 회로 노드에서의 신호들을 도시하는 해당 타이밍도는 이들의 상호관계 및 상대적인 타이밍을 도시한다. 제1 트레이스에서 도시된 외부 클럭 신호는 클럭 패드(102)로 인가될 수 있는 예시적인 신호이며, 듀티 사이클의 실제 50%를 갖는 것으로서 도시된다 하더라도 임의의 특정한 펄스폭과 소정의 듀티 사이클을 만족하는 신호이다.
제2 트레이스의 내부 클럭/명령 신호는 도 1의 회로의 노드(118A, 118B)에서 발생하고 클럭 노드(108)의 상승 에지 QCLK(트레이스(5)의 버퍼 외부 클럭)에서 개시되고 리셋 회로(110)의 출력 에지에서 다음의 하강 에지 RESETCLK(트레이스 6)에서 종료된다. 내부 클럭/명령 신호("td")의 기간 또는 펄스폭은 리셋 회로(110)의 게이트 지연 ("tr")에, NAND 게이트(114A, 114B)와 반전 증폭기(116A, 116B)에 대한 게이트 지연을 더한 것과 같다. td의 값은 외부 클럭의 듀티 사이클에 관계없이 고정되어 있다. 이것은 OEBA 및 OEBB 신호를 포함하는 칩의 모든 명령들과 매칭된다.
트레이스(3 및 4)의 ENABLE A("ENA") 및 ENABLE B("ENB") 신호는 NAND 게이트(114A, 114B)의 각 입력으로 인가되는 신호들이고 내부 클럭/명령 신호들의 하강 에지에서 발생된다. 트레이스(7 및 8)의 출력 가능 클럭바 A 및 B 신호 ("OEBA" 및 "OEBB")는 출력 패드(136)에 대한 각 DATA-A 및 DATA-B 라인의 데이타를 시프트한다. 출력 패드(136)에서의 데이타는 트레이스(9)에 도시되어 있고 OEBA 및 OEBB각각의 상태에 번갈아 대응한다. 데이타 경로에 대한 게이트 지연을 부가하지 않는 방법으로, 다중 소스로부터의 데이타 (본원에 개시된 바에 따르면 더 많이 제공될 수 있지만 본 발명의 예시적인 회로(200)에서는 두 개만이 도시되어 있음)는 하나의 출력 패드로 다중화될 수 있고, 유효한 게이트 지연은 클럭 리셋 경로에서 본질적으로 감춰진 것이다.
또한 도 3을 참조로 하면, 본 발명의 실제 구현에 따른 고속 출력 가능 회로(200)의 일부를 나타내는 좀 더 상세한 기능적 블럭/게이트 레벨이 도시되어 있다. 회로(200)에 대해서는, 미리 설명된 것 같이 동일한 구성에 동일한 부호로 표시되며 전술한 설명만으로 충분하다. 집적 회로 장치의 실제 구현에서, 회로(200)의 수는 소정의 출력 패드로 다중화되는 출력 수에 따라 제공될 수 있다.
회로(200)는 회로(200)를 정확하게 선택하는 한 쌍의 데이타(202) ("ADDR" 및 "HORM")를 포함한다. 그외 디스에이블 입력 쌍(204)이 제공되며, 입력(204)들중 하나는 인버터(206)를 통해 나머지 입력들로의 데이타 선택선을 가진 NAND 게이트(208)의 입력으로 제공되고, 입력(204)들 중 다른 것은 NAND 게이트(208)의 출력을 갖는 NOR 게이트(210)로의 하나의 입력으로서 제공된다. NOR 게이트(210)의 출력은 인에이블("ENX") 입력을 NAND 게이트(114)에 제공하는 한편, "X"는 소정 수의 회로(200)가 제공될 수 있음을 나타낸다.
NSND 게이트(114)는 폴-업 트랜지스터(218)와 함께 직렬 접속된 트랜지스터(212, 214 및 216)를 포함한다. 트랜지스터(212)는 p-채널 소자이고 트랜지스터(214 및 216)는 n-채널 소자이다. 트랜지스터(212)의 폭 대 길이 비("W/L")는 트랜지스터(214 및 216)의 24μ 및 50μ와 비교하여, 12μ일 수 있다. 또한 24μ의 W/L비를 갖는 풀-업 트랜지스터(218)가 도시되어 있다. 반전 증폭기(116)는 p-채널 트랜지스터(220)가 p-채널 트랜지스터(222)의 W/L비 20μ에 비해 40μ의 W/L비를 갖는 CMOS 인버터를 포함한다. 회로(200)의 특정한 구현에 사용된 출력 가능 논리 회로(119)는 3μ의 W/L비를 갖는 트랜지스터(124), 50μ의 W/L비를 갖는 트랜지스터(120), 트랜지스터(126)에서와 같이 100μ의 W/L비를 갖는 트랜지스터(122)를 난타낸다. 결정된 바와 같이, 트랜지스터(124)는 비교적 작고, 트랜지스터(120)는 비교적 크고 트랜지스터(122 및 126)는 이들 중 가장 크다. 출력 인에이블 클럭 바 X("OEBX") 신호는 도시된 바와 같이 출력 인에이블 논리 회로(119)의 출력으로서 취해지고 도 1의 회로(100)의 OEBA 또는 OEBB 둘 중 하나에 대응한다. 다시 말하면, "X" 는 구현될 수 있는 회로(200)의 수에 따라 제공딜 수 있는 소정 수의 출력 인에이블 클럭 바 신호를 나타낸다.
본 발명에 따른 회로(200)를, 4개의 메모리 뱅크가 X4, X8 또는 X16 본드 선택 구성으로 사용되는 동기식 DRAM에 사용하기 위해 특정하게 구현하면, 각 출력 버퍼에 대해 8개의 가능한 데이타 경로 입력들이 있는 소정의 노드가 주어진다. 회로(200)를 이용함으로써, 파이프라인 기능으로 하나의 전송 게이트를 필요치않는다 하더라도, 실제 데이타 경로에 게이트를 추가하지 않은 채 8:1 다중화가 이루어질 수 있다. 또한, 선택 논리가 클럭 리셋 경로에 내장되어 있기 때문에, 출력 인에이블 클럭은 선행하는 클럭 발생 구성이 필요없이 외부 클럭 패드(102)로부터 출력 인에이블 클럭 라인(128)으로 단지 3개의 게이트만으로 극속도로 빨라질 수 있다. 클럭 라인의 팬아웃/부하는 클럭을 리셋 에지에서 최상의 부하로 버퍼링시킨 다음 클럭을 활성 및 리셋 에지로 분리함으로써 최소로 될 수 있다.
이상에서 본 발명을 특정한 집적 회로 메모리 장치와 CMOS 프로세싱 기술로 구현하였다 하더라도 전술한 설명들은 단지 실시예들에 불과하며 본 발명의 범위를 제한하려는 것은 아니며 임의의 공지된 프로세싱 기술을 사용하는 임의의 다른 종류의 집적 회로 장치로도 사용될 수 있음을 주지하기 바란다. 특히, 당업자라면 개시된 전술한 사상에 대한 변경도 가능하다. 이러한 변경은 그 자체로 이미 공지되어 있고 본원에서 이미 설명된 특성들을 대신하거나 부가하여 사용될 수 있는 다른 특성들을 포함할 수 있다. 본 출원에서 작성된 청구항들이 특정한 특성들을 조합한 것이라 하더라도, 본원에 개시된 범주는 당업자에게 명백하게 또는 암시적으로 개시된 임의의 신규한 특성 또는 소정의 변경된 특성들을 조합한 것을 포함함을주지하기 바란다.

Claims (28)

  1. 외부 클럭 신호를 수신하여 지연을 부과함으로써 상기 외부 클럭 신호로부터 변위된 내부 클럭 신호를 생성하는 클럭 버퍼 회로;
    상기 클럭 버퍼 회로에 결합되어, 지연을 부과함으로써 상기 내부 클럭 신호로부터 변위된 리셋 클럭 신호를 생성하는 리셋 회로;
    상기 내부 클럭 신호 및 상기 리셋 클럭 신호를 수신하도록 결합되어, 상기 내부 클럭 신호의 제1 논리 레벨 전이시에 개시되는 제1 상태, 및 상기 리셋 클럭 신호의 반대되는 제2 논리 레벨 전이시에 개시되는 제2 상태를 갖는 출력 인에이블 클럭 신호를 생성하는 적어도 하나의 출력 인에이블 논리 회로; 및
    상기 출력 인에이블 클럭 신호 및 데이타 신호를 수신하도록 결합되어, 상기 출력 인에이블 클럭 신호가 상기 제1 상태에 있을 때 상기 데이타 신호를 출력 노드에 제공하는 적어도 하나의 패스 게이트
    를 포함하는 출력 인에이블 회로.
  2. 제1항에 있어서, 상기 리셋 회로와 상기 출력 인에이블 논리 회로 사이에 배치된 논리 게이트를 더 포함하고, 상기 논리 게이트는 인에이블 입력을 구비하되, 상기 인에이블 입력은 상기 인에이블 입력이 표명된 때 상기 리셋 클럭 신호를 상기 출력 인에이블 논리 회로에 제공하는 출력 인에이블 회로.
  3. 제2항에 있어서, 상기 논리 게이트는 NAND 게이트를 포함하는 출력 인에이블 회로.
  4. 제3항에 있어서, 상기 논리 게이트는 상기 NAND 게이트와 직렬로 결합된 반전 증폭기를 더 포함하는 출력 인에이블 회로.
  5. 제1항에 있어서, 상기 클럭 버퍼 회로는 적어도 하나의 증폭단을 포함하는 출력 인에이블 회로.
  6. 제5항에 있어서, 상기 클럭 버퍼 회로는 2개 이하의 증폭단을 포함하는 출력 인에이블 회로.
  7. 제1항에 있어서, 상기 리셋 회로는 홀수 개의 직렬 결합 반전 증폭단을 포함하는 출력 인에이블 회로.
  8. 제7항에 있어서, 상기 리셋 회로는 3개 이하의 반전 증폭단을 포함하는 출력 인에이블 회로.
  9. 제1항에 있어서, 상기 출력 노드를 출력 패드에 결합시키는 출력 버퍼를 더 포함하는 출력 인에이블 회로.
  10. 제9항에 있어서, 상기 출력 버퍼 회로는 적어도 하나의 증폭단을 포함하는 출력 인에이블 회로.
  11. 제10항에 있어서, 상기 출력 버퍼 회로는 2개 이하의 증폭단을 포함하는 출력 인에이블 회로.
  12. 제1항에 있어서, 상기 적어도 하나의 출력 인에이블 논리 회로 및 상기 적어도 하나의 패스 게이트는 복수의 상기 출력 인에이블 논리 회로 및 동일 복수의 데이타 신호를 수신하는 관련 패스 게이트를 포함하는 출력 인에이블 회로.
  13. 제12항에 있어서, 상기 복수의 관련 패스 게이트는 상기 복수의 상기 출력 인에이블 논리 회로에 의해 선택적으로 인에이블이 가능하여 상기 복수의 데이타 신호를 상기 출력 노드에 선택적으로 공급하는 출력 인에이블 회로.
  14. 제1항에 있어서, 상기 적어도 하나의 출력 인에이블 논리 회로는 2-입력 NAND 게이트를 포함하는 출력 인에이블 회로.
  15. 제14항에 있어서, 상기 NAND 게이트는 제1, 제2, 제3 및 제4 트랜지스터를 포함하고, 상기 제1, 제2 및 제3 트랜지스터는 전원 전압원과 회로 접지 사이에 직렬로 결합되고, 상기 제4 트랜지스터는 상기 전원 전압원과, 상기 제1 및 제2 트랜지스터 간의 출력 인에이블 노드 사이에 결합되며, 상기 제1 및 제2 트랜지스터는 상기 내부 클럭 신호를 수신하도록 결합된 공통 접속 제어 단자를 구비하고, 상기 제3 및 제4 트랜지스터는 상기 리셋 클럭 신호를 수신하도록 결합된 공통 접속 제어 단자를 구비하며, 상기 출력 인에이블 클럭 신호는 상기 출력 인에이블 노드에서 공급되는 출력 인에이블 회로.
  16. 제15항에 있어서, 상기 제1 및 제4 트랜지스터는 P 채널 소자이고, 상기 제2 및 제3 트랜지스터는 N 채널 소자인 출력 인에이블 회로.
  17. 제15항에 있어서, 상기 제1 트랜지스터는 상기 제2 트랜지스터에 비해 상대적으로 작고, 상기 제3 및 제4 트랜지스터는 상기 제2 트랜지스터에 비해 상대적으로 큰 출력 인에이블 회로.
  18. 제1항에 있어서, 상기 내부 클럭 신호 및 상기 리셋 클럭 신호는 소정의 지연을 가지며, 상기 출력 인에이블 클럭 신호는 상기 외부 클럭 신호와 무관한 듀티 싸이클을 갖는 출력 인에이블 회로.
  19. 제1항에 있어서, 상기 집적 회로 장치는 메모리 장치를 포함하는 출력 인에이블 회로.
  20. 제1항에 있어서, 상기 메모리 장치는 동기 다이나믹 랜덤 액세스 메모리 장치를 포함하는 출력 인에이블 회로.
  21. 집적 회로 장치 상에서 다수의 데이타 소스로부터의 데이타를 공통 출력 노드로 다중화하는 방법에 있어서,
    상기 집적 회로 장치에 외부 클럭 신호를 공급하는 단계;
    상기 외부 클럭 신호를 버퍼링하여 n 게이트 지연을 갖는 내부 클럭 신호를 공급하는 단계;
    상기 내부 클럭 신호를 지연시켜 (n + 홀수) 추가 게이트 지연을 갖는 리셋 클럭 신호를 공급하는 단계;
    상기 내부 클럭 신호의 제1 논리 레벨 전이시에 개시되는 제1 상태 및 상기 리셋 클럭 신호의 반대되는 제2 논리 레벨 전이시에 개시되는 제2 상태를 갖는 적어도 하나의 출력 인에이블 클럭 신호를 생성하는 단계; 및
    상기 출력 인에이블 클럭 신호가 상기 제1 상태에 있는 것에 응답하여 상기 데이타 소스 중 하나에 대응하는 데이타를 상기 공통 출력 노드로 전달하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서, 상기 외부 클럭 신호를 버퍼링하는 단계는 2개 이하의 직렬 결합 증폭단을 구비한 클럭 버퍼에 의해 실시되는 방법.
  23. 제21항에 있어서, 상기 내부 클럭 신호를 지연시키는 단계는 홀수 개의 직렬 결합 반전 증폭단을 구비한 리셋 회로에 의해 실시되는 방법.
  24. 제21항에 있어서, 상기 적어도 하나의 출력 인에이블 클럭 신호를 생성하는 단계는
    복수의 출력 인에이블 클럭 신호를 선택적으로 생성하는 단계; 및
    상기 복수의 출력 인에이블 클럭 신호 각각이 상기 제1 상태에 있는 것에 응답하여 상기 복수의 데이타 소스로부터의 데이타를 상기 공통 출력 노드에 선택적으로 전달하는 단계
    를 포함하는 방법.
  25. 제21항에 있어서, 상기 생성 단계는 출력 인에이블 논리 회로에 의해 실시되는 방법.
  26. 제21항에 있어서, 상기 전달 단계는, 상기 복수의 데이타 소스 중 하나로부터의 데이타 및 상기 출력 인에이블 클럭 신호를 그 제어단에서 수신하도록 상기 공통 출력 노드에 결합된 패스 트랜지스터에 의해 실시되는 방법.
  27. 제21항에 있어서,
    상기 공통 출력 노드 상의 데이타 신호를 증폭시키는 단계; 및
    상기 증폭된 데이타 신호를 상기 집적 회로 장치의 외부 출력 패드에 공급하는 단계
    를 더 포함하는 방법.
  28. 제27항에 있어서, 상기 증폭 단계는 2개 이하의 직렬 결합 증폭단을 구비한 출력 버퍼에 의해 실시되는 방법.
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* Cited by examiner, † Cited by third party
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US10033386B2 (en) 2015-09-01 2018-07-24 Samsung Electronics Co., Ltd. Semiconductor circuits

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