KR100253443B1

KR100253443B1 - 동기 반도체 메모리 회로

Info

Publication number: KR100253443B1
Application number: KR1019970026794A
Authority: KR
Inventors: 히로유키 타카하시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-06-21
Filing date: 1997-06-21
Publication date: 2000-05-01
Also published as: KR980005013A; TW470958B; JPH1011970A; US5896341A; JP2910677B2

Abstract

동기 반도체 메모리 회로는 데이터를 더욱 빠르게 캡쳐링하고, 내부 데이터를 더욱 빠르게 전달할 수 있다. 입력 레지스터(5A)의 매스터 래치 회로(11)의 출력은 레지스터의 출력 신호(A1)로서 역할을 하고, 종속 래치 회로(12)의 출력(RA)은 입력으로 피드백된다. 출력과 입력 신호(A) 사이를 접속하는 멀티플렉서(4A)는, 외부 입력 신호가 캡쳐링되는지 여부에 따라서 스위칭 신호(버스트 동작)을 제어하도록 입력 레지스터(5A) 앞에 배치된다. 동시에, 내부 펄스(CP2)는 클록 단부에 의해 발생되고 디코더 회로(7A)에 인가되어 펄스 형성 신호로서 사용된다.

Description

동기 반도체 메모리 회로

본 발명은 동기(synchronous) 반도체 메모리 회로에 관한 것으로서, 더욱 특히 각 클록 제어 신호의 전압 단부(edge)에서 입력 데이터를 캡쳐링하는(capture)입력 레지스터(register)를 갖는 동기 반도체 메모리 회로에 관한 것이다.

동기 메모리는 입력 신호를 캡쳐링하거나 보유하기 위한 제어 신호인 클록입력(CLK)을 가지며, 각 입력에 대해 제공된 레지스터 또는 래치(latch) 회로는 그들을 내부로 도입하기 전에 각 입력 신호에서의 변화를 제거하도록 상기 제어에 따라 제어된다. 일단 입력 신호가 들어오면, 입력 데이터는 내부에 보유될 수 있기 때문에 입력 신호의 변화는 문제가 없다. 더욱 명료하게 하기 위해서, 저장 동작은 외부로부터 수신된 입력 정보의 변위되거나 감소된 타이밍 폭에 의해 영향을 받지 않으므로, 더 높은 동작 횟수를 수행하기에 적합한 동기 메모리를 만들 수 있다. 이 개념은 기본적으로 컴퓨터 시스템을 설계할 때 사용되는데, 그러한 클록 제어 레지스터 IC 등은 비동기 메모리의 입력 신호 발생부에 설치되었다. 최근에, 더 빠른 속도를 달성하고 시스템 보드 상의 IC의 수를 감소시키기 위해서, 메모리 내에 그러한 클록 제어 레지스터 IC를 내장시키는 경향이 날로 증가해왔다.

도6에서 동기 메모리 회로의 종래의 예로서 입력 레지스터를 갖는 버스트(burst) SRAM에 대해서 설명할 것이다. 버스트는 외부로부터 수신된 어드레스 데이터를 보유하기 위한 기능 자체인데, 이 기능은 캐시 메모리로서 사용된 SRAM에 필요하다. 버스트 스위칭 로직은 클록 제어 경로에 더해진다. 입력 어드레스(Add)는 입력 버퍼(1)를 통과하고, 내부 신호(A)로서 레지스터 회로(5A)에 공급된다. 제어회로(CLK)는 버퍼(3)를 통해서 내부 클록 신호(C)로 들어가고, 버스트 스위치 신호(Burst)는 버퍼(2)를 통해서 내부 신호(B)로 들어간다. 이들 신호(B 및 C)는 멀티 플렉서(4B)에 의해 수행된 논리 동작을 당하는데, 신호(B 및 C)는 그것이 다수의 레지스터(5A)에 적용되기 전에 버퍼(10)를 통해서 레지스터 제어 클록(CB)으로 들어간다. 도7에 도시된 멀티플렉서(4B)의 회로의 예에서, 두 개의 입력 신호(C1 및 C2) 중의 하나는 제어 신호(B)에 기초해서 선택되고, 선택된 입력 신호의 전달 스위치(21 및 23)로서 기능을 하는 p-채널 MOS 트랜지스터(pMOS)와 n-채널 MOS 트랜지스터(nMOS)만이 출력(CB)로서 선택된 입력 신호를 불러낼 수 있도록 켜진다. 입력 레지스터(5A)는 입력 데이터로서 버퍼(1)의 출력(A)를 받아들이고, 그것은 래치 클록으로서 레지스터 제어 클록(CB)를 사용하는 매스터 래치 회로인 래치 회로(11), 및 입력 데이터로서 래치 회로(12)의 출력을 수신하고 레지스터 제어 클록(CB)을 사용하고, 래치 클록으로서 인버터(13)에 의해 이슈되었던 또다른 래치 회로(12), 즉 종속 래치 회로로 구성되어있다. 도8은 래치 회로(11 및 12)의 일례이고, 전달 스위치(31)로서 역할을 하는 pMOS와 nMOS는 입력(IN)에 연결되고, 그의 출력은 인버터(33)를 통과해서 출력(OUT)을 제공한다. 동시에, 출력(OUT)의 신호는 인버터(33)에 의해 변환되고, 다음에 변환된 신호는 인버터(33)의 입력 끝으로 피드백 되도록 전달 스위치(32)의 pMOS와 nMOS를 통과한다. 출력(CB)이 낮은 레벨일 때, 전달 스위치(31)는 켜지고 전달 스위치(32)는 꺼짐으로써, 통과 모드를 설정한다. 반대로, 출력(CB)이 고 레벨에 있을 때, 전달 스위치(31)는 꺼지고 전달 스위치(32)는 꺼짐으로써 두 개의 인버터(33 및 34)에 의해 형성된 플립-플롭에 의해 래치 모드를 설정한다. 입력 레지스터(5A)의 출력(A1)은 세 개의 AND 게이트(14,15 및 16)을 통과하는 디코더 회로(7A)의 입력 신호를 제공하여, 이 회로 예에서 워드 라인(WL)을 선택한다. 마지막 AND 게이트(16)에 적용된 신호에 펄스 신호로 WL을 형성하는 신호(CD)를 추가할 필요가 있다. 이러한 목적을 위해서, 동기 시스템의 경우에, 내부 회로는 제어 신호(CLK)에 의해 작동되는 시기는 제어될 수 있어서, 메모리 셀이 필요한 시기에만 선택되도록 하기 때문에 “펄스 워드”로서 알려진 회로 방법이 사용된다. 이 방법은, 회로가 작동된 상태에 있는 동안의 시기를 제한 할 수 있도록 하여, 디지트 라인의 예비 충전을 고려한 장시간 또는 전력 절약을 허용하여 고속으로 기여한다. 펄스 신호(CD)는 펄스 발생 회로(6)에 의해 내부 클록(C)에 기초해서 1회 펄스로서 발생되고, 그것은 타이밍을 조정하기 위해 지연 회로(8B)를 통해서 만들어진다 도9의 회로 예로 도시된 것처럼, 펄스 발생 회로(6)는 지연 회로로서 역할을 하는 변환하는 논리 회로(41)의 출력을 받아들이는 AND 게이트(42)와 입력(C)에 의해 구성된다.

타이밍도를 보여주는 도10을 참고해서 종래의 회로의 동작에 대해서 설명하고자 한다. 제어신호(CLK)의 내부 신호(C)는 멀티플렉서(5A) 내의 내부 신호(B)에 의해 제어된다. 내부 신호(B)가 저 레벨에 있을 때, 데이터는 외부로부터 받아들여지고, 내부 클록(C)은 출력(CB)에 전달되어, 그 신호는 칩 내의 각 레지스터 회로(5A)에 분배된다. 내부 신호(B)가 고 레벨일 때, 버스트 모드는 결속되는데, 출력(CB)은 저 레벨에 고정되고, 따라서 외부로부터 아무런 데이터도 가져올 수 없다. 입력 레지스터(5A)로 들어오는 출력(CB)과 어드레스 입력(A) 사이의 타이밍의 관계는 도면에서 셋업 시간(ts)과 대기 시간(tH)로 나타내어진다. 이상적으로는, 타이밍 여유도는 유지됨으로써, ts와 tk가 동일하도록 유지된다. 출력(CB)은 모두 입력 레지스터(5A)를 작동시키기 때문에 큰 지연을 갖지만, 내부 신호(A)는 그것이 입력 버퍼 하나만을 작동시키기 때문에 작은 지연을 갖는다. 신호(CB)가 가장 빠르게 설계되고 내부 신호(A)는 신호(CB)에 따라 조정하도록 지연된다. 입력 레지스터(5A)에서, 출력(CB)의 상승 단부에서, 제1 단계에서 매스터 래치 회로(11)는 통과 모드로부터 래치 모드로 변환되어 데이터를 보유하고, 동시에, 다음 단계에서 종속 래치 회로(12)는 앞선 사이클의 남아있는 데이터를 래치시키지 않고, 제1단계에서 매스터 래치 회로(11)의 새로운 데이터는 통과모드에서 내부적으로 전달된다. 이 동작은 제어 신호(CLK)의 단부에서 입력 어드레스(Add)를 캡쳐링하는데, 신호(CB)로부터 신호(A1)로 경과된 시간은 입력 레지스터(5A)에서의 지연 시간이다. 내부 신호(A1)로부터 내부 신호(A3)가지 경과된 시간은 디코딩 회로(7A)에서의 지연 시간이고, 펄스 신호(CD)는 신호(A3)보다 나중에 와야 한다. 더욱 상세하게는, 타이밍 여유도 없이, 선택된 펄스는 바람직하지 않게 앞선 데이터의 펄스가 나온 후에 나와서, 펄스 폭의 변화 또는 다중 선택을 가져온다. 시간 여유도(tm)를 보호하기 위해서, 펄스 발생 회로(6)에 의해 생성된 펄스 신호(CP)는 지연 회로(8B)에 의해 지연을 가질 필요가 있다. 이러한 방법으로, WL 펄스는 항상 CD 펄스에 의해 결정된 시기에 시작하고 종료하여, 사이클 시간에 무관하게 안전한 펄스 동작을 보장한다.

위에 설명된 종래의 동기 메모리 회로에서, 제어 신호(CLK)의 입력으로부터, 입력 레지스터(5A)로부터 펄스 워드 선택용 디코더 회로(7A)까지의 부분에 포함된 WL 선택까지의 임계 경로의 지연은 아래에 도시된 전체 지연 소자로 나타낼 수 있다.

1. 제어 신호(CLK)의 입력으로부터 내부 클록(C)의 발생까지 : CLK-C

2. 멀티플렉서(4B)와 모든 입력 레지스터(5A)로 분포 : C-CB

3. 레지스터의 출력 지연(5A) : CB-A1

4. 디코더의 지연 : A1-A3

5. 펄스 신호(A3)에 대한 타이밍 여유도 : tm

6. 마지막 단계에서 워드 구동기의 지연 : CD-WL

회로는 보다 높은 속도를 달성하도록 상기 지연 요소 전부를 최소화하도록 설계되어야 하지만, 전체 지연을 단순히 최소화시키는 것은 현저히 높은 속도를 달성하기에는 충분하지 않다. 임계 경로의 더 높은 속도를 달성하는 것은 보다 높은 작동 횟수로 작동하는 동기 메모리를 실현시키기 위해 필수불가결한 것이 되어가고 있다.

따라서, 본 발명의 목적은 더 높은 속도에서 데이터를 캡쳐링하고 내부 데이터를 전송할 수 있는 동기 반도체 메모리 회로를 제공하는 것이다.

본 발명에 따른 반도체 메모리 소자는, 클록 제어 신호의 전압 이전 단부에서 입력 신호를 캡쳐링하는 매스터 래치 회로와, 클록 제어 신호의 변환된 신호의 전압 이전 단부에서 매스터 래치 회로에서 래치된 입력 신호를 캡쳐링하는 종속 래치 회로를 갖는 다수개의 입력 레지스터, 입력 레지스터의 종속 래치 회로의 외부 입력 신호 또는 출력 신호를 선택하고 입력 레지스터 중의 상응하는 하나에 출력을 공급하는 다수개의 멀티플렉서, 클록 제어 신호와 동기된 펄스 신호를 발생하는 펄스 발생 회로, 및 다수개의 입력 레지스터와 펄스 신호의 매스터 래치 회로의 출력 신호를 수신하는 디코더 회로를 포함한다.

입력 레지스터를 구성하는 제1 단계의 매스터 래치 회로로부터의 출력은 레지스터의 출력으로서 사용된다. 이것은 입력 어드레스(Add)의 셋업에서 통과 모드내에 입력 레지스터를 놓음으로써, 입력 어드레스(Add)의 외부 입력으로부터의 데이터는 입력 레지스터의 제어 신호의 상승 단부가 입력 레지스터로 전달되기 전에 디코더 회로에 비동기로 공급되도록 한다. 이것은 디코더에서 보다 빠른 선택을 가능하게 한다. 펄스 신호에 대해 여유도를 증가시키는 것은 지연 회로에서 감소된 지연을 가능하게 하며, 펄스 발생회로와 디코더 회로(A3)의 출력과 디코더 신호(A3)를 반대로 하면 지연 회로 자체의 욕구를 제거한다.

버스트 모드에서, 입력 레지스터 내의 데이터는 입력 어드레스(Add)를 받지 않고 유지되어야 하지만, 입력 레지스터는 상기 입력 어드레스(Add)를 셋업하는 시기에 통과 모드에서 설정되기 때문에 유지될 수 없다. 따라서, 종속 래치 회로의 출력인 입력 레지스터의 출력이 버스트 모드 동안 입력으로 피드백되도록 경로가 제공됨으로써, 버스트 스위칭 신호(Burst)에 따른 입력 레지스터에 공급된 입력 신호(A)에 대한 로직을 변화시킬 수 있도록 한다. 특히, 버스트 스위칭 신호(Burst)에 기초한 로직 기능은 어드레스 신호(Add) 경로를 넘어서 제어 클록(CLK) 경로로 부터 전달된다.

본 발명의 또다른 양태에 따라, 클록 제어 신호의 전압 이전 단부에서 입력 신호를 캡쳐링하는 다수개의 입력 레지스터, 상기 클록 제어 신호와 동기된 펄스 신호를 발생하기 위한 펄스 발생 회로, 및 상기 다수개의 입력 레지스터와 상기 펄스 신호의 출력 신호를 수신하는 디코더 회로를 포함하는 반도체 메모리 소자가 제공된다.

클록 제어 신호는 기준으로서 외부 입력 클록의 단부를 사용함으로써 내부적으로 발생된 클록이 될 수도 있다.

입력 신호는 어드레스 신호일 수 있으며, 멀티플렉서의 제어 신호는 어드레스 신호를 내부적으로 자동적으로 발생하기 위한 버스트 동작의 변화 신호가 될 수 있다. 디코더 회로는 어드레스 디코더 회로일 수도 있다.

펄스 신호에 기초해서 논리 동작을 수행하기 전의 디코더 회로의 부품은 멀티플렉서 앞의 단계에 놓일 수 있다. 타이밍을 조정하기 위한 지연 회로는 멀티플렉서의 제어 신호의 입력 경로에서 삽입될 수 있다.

또한, 펄스 신호는 입력 레지스터의 클록 제어 신호로서 사용될 수 있다.

본 발명의 상기 목적과 그밖에 다른 목적, 특징 및 이점은 첨부한 도면과 연관지은 다음 설명으로부터 명백해질 것이다.

도1은 본 발명의 제1실시예의 동기 반도체 메모리 회로를 도시한 회로도이다.

도2는 도1에 도시된 실시예의 내부 동작의 파형을 설명하는 도면이다.

도3은 본 발명의 제2 실시예의 동기 반도체 메모리 회로를 도시한 회로도이다.

도4는 본 발명의 제3 실시예의 동기 반도체 메모리 회로를 도시한 회로도이다.

도5는 본 발명의 제4 실시예의 동기 반도체 메모리 회로를 도시한 회로도이다.

도6은 종래의 반도체 메모리 회로를 도시한 회로도이다.

도7은 멀티플렉서(4a)의 예를 도시한 회로도이다.

도8은 래치 회로(11,12)의 예를 보여주는 회로도이다.

도9는 펄스 발생 회로(6)의 일례를 보여주는 회로도이다.

도10은 도6에 도시된 종래의 예의 내부 동작의 파형을 설명하는 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 입력 버퍼 2 : 버퍼

11 : 매스터 래치 회로 13 : 내부신호

A : 내부신호 Add : 어드레스

CLK : 클록 5A : 입력 레지스터

7A : 디코더 회로 WL : 워드 라인

RA : 출력

[바람직한 실시예의 상세한 설명]

이제, 첨부된 도면을 참고해서 본 발명의 실시예를 설명할 것이다.

도1은 본 발명에 따른 제1실시예의 반도체 메모리 회로를 도시한 회로도이다.

이 실시예의 동기 반도체 메모리 회로는 버스트 SRAM의 어드레스(Add)의 입력, 클록(CLK), 및 버스트 스위치 신호로부터 입력 레지스터(5A) 및 디코더 회로(7A)를 통해서 워드 라인(WL)의 선택까지의 처리를 책임진다. 입력 어드레스(Add)는 입력 버퍼(1)을 통과해서, 내부 신호(A)로 들어가고, 클록 신호(CLK)는 버퍼(2)를 통과해서 내부 클록 신호(C)로 들어가고, 버스트 스위칭 신호(Burst)는 버퍼(2)를 통과해서 내부 신호(B)로 들어간다. 내부 신호(A)와 입력 레지스터(5A)의 출력(RA)은 스위칭을 위한 논리 동작이 내부 신호(B)를 사용하여 수행되는 멀티플렉서(4A)에 공급되고, 그의 출력(AIN)은 레지스터 회로(5A)에 의해 입력 데이터로서 수신된다. 레지스터 회로(5A)는 내부 클록 신호(C)에 의해 직접 제어되어, 동시에 칩내에 존재하는 다수개의 입력 레지스터(5A)를 구동한다. 입력 레지스터(5A)의 출력(RA)는 입력 레지스터(5A) 앞에 위치한 멀티플렉서(4A)에 피드백되고, 다음 단계에서 제1단계의 매스터 래치 회로(11)로부터 종속 래치 회로(12)로 전달된 신호는 중간 출력(A1)으로서 디코더 회로(7A)에 공급된다. 이 회로 예는 세 개의 AND 게이트(14,15 및 16)을 통해서 워드 라인(WL)을 선택하도록 채용된다 워드 라인(WL)을 펄스로 만들기 위한 신호를 마지막 AND 게이트(16)에 공급되는 신호에 공급하는 것이 필요하다. 이것은 수신된 내부 신호(C)에 응답하여 펄스 발생 회로(6)에 의해 발생된 1회 펄스(CP)에 의해 펄스 워드를 선택하기 위한 워드 라인(WL)을 필요로 한다.

이제, 도2에 도시된 타이밍도와 관련해서 이 실시예의 회로의 동작을 설명하려고 한다. 입력 어드레스(Add)에 기초한 입력 신호(A)는 멀티플렉서(4A) 내의 내부 신호(B)에 기초한 논리 동작을 겪는데, 내부 신호(B)가 저 레벨에 있을 때, 데이터는 외부로부터 받아들여지고, 내부 신호(A)로부터의 데이터는 입력(AIN)으로서 입력 레지스터(5A)에 공급된다. 클록(CLK)에 기초한 입력 신호(C)는 칩 내의 각 입력 레지스터(5A)에 직접 분배되므로, 그 데이터는 클록(CLK)의 상승 단부에 있는 입력 레지스터(5A)에 안전하게 보유된다. 내부 신호(B)가 고 레벨이면, 버스트 모드가 설정되는데, 멀티플렉서(4A)에 공급된 또다른 신호인 RA로부터의 데이터는 출력(AIN)으로서 입력 레지스터(5A)에 들어가지만, 입력 레지스터(5A)로부터 나온 RA로서의 데이터 출력은 선도하는 사이클에서 캡쳐링되므로, 입력 레지스터(5A)에 데이터를 공급하는 것은 버스트 모드가 다시 설정되도록 하고, 내부 어드레스 데이터에서 아무런 변화도 발생하지 않는다. 입력 레지스터(5A)에 공급된 내부 신호(C)와 입력 데이터(AIN) 사이의 관계는 타이밍도에 도시된 셋업시간(ts)과 대기시간(tH)로 나타내어지는데, 타이밍 여유도는 셋업 시간(ts)과 대기 시간(tH)과 같아지도록 AIN경로를 지연시킴으로써 조정된다. 내부 신호(C)는 모든 레지스터(5A)를 작동시키지만, 내부 신호(A)는 결과적으로 적은 지연으로 하나의 입력 레지스터(5A)만을 작동시켜서, 그 사이에서 멀티플렉서(4A)의 용이한 삽입을 가능하게 한다. 이것은 MUX로직이 내부 신호(C)의 분배 경로로부터 삭제될 수 있도록 함으로써, 종래의 회로보다 내부 클록 경로의 속도를 더욱 빠르게 달성한다. 입력 레지스터(5A)에서, 제1단계의 매스터 래치 회로(11)는 데이터를 보유하도록 통과 모드로부터 래치 모드에 접속하며, 동시에, 다음 단계에서 종속 래치 회로(12)는 앞선 사이클에 보유되었던 데이터를 언래치(unlatch)하며, 제1단계의 매스터 래치 회로의 새로운 데이터를 레지스터 출력(RA)에 출력한다. 디코더 회로(7A)를 경유해서, 그 데이터는 매스터 래치 회로(11)가 래치 모드 내에 정해지기 전에 입력 레지스터(5A)의 매스터 래치 회로(11)의 중간 출력(A1)에 공급된다. 입력(AIN)은 내부 신호(C)가 여전히 낮은 동안 입력 어드레스(Add)와 버스트 스위칭 신호(Burst)에 의해 결정되며, 그 데이터는 통과 모드에 있는 입력 레지스터(5A)를 경유해서, 미리 A1로 공급된다. 그 속도는 내부 신호(C)에 의해 결정되지 않으며, 입력 어드레스(Add)와 버스트 스위칭신호(Burst)로부터 입력 경로에 의해 결정된다. 입력 신호를 위한 셋업 시간은 A1의 더 높은 속도를 달성하기 위해 더 길어야 하지만, 레지스터의 대기 시간(th)은 보장되어서, 내부 신호(C)의 속도를 높이는 것이 유효하도록 해야 한다. A1에서 A3으로 전달하기 위해 필요한 시간은 디코더 회로(7A)에서 지연을 지시하고, 펄스 신호(CP)는 A3보다 나중이어야 한다. 다시 말하면, 타이밍 여유도(tm)는 다중 선택(앞선 데이터의 펄스가 이슈된 후 선택 펄스가 나옴) 또는 펄스 폭의 변화를 방지하기 위해서 필요하다. 종래의 예에서, 펄스 발생 회로(6)에 의해 펄스로 들어갔던 신호(CP)는 tm을 보장하기 위해서 지연 회로(8B)에 의해 지연되는 반면, 이 실시예에서 달성된 A3의 빠른 속도 때문에 신호(CP)로부터의 경로에서 지연시키는 데에는 더 이상 필요하지 않다. 그러나, 명백히, 지연 회로는 디코더 경로에서 상당한 지연을 했던 회로에는 여전히 필요하다. 내부 신호(C)는 입력 레지스터(5A)에서 고레벨로부터 저 레벨로 접속되고, 캡쳐된 데이터는 래치되고, 그 데이터는 클록 신호(CLK)가 고 레벨에 있는 동안 저장된다. 내부 신호(C)가 저 레벨로 다시 스위칭되면, 외부로부터 온 비결정 데이터는 입력 레지스터(5A)를 통해서 디코더 회로(7A)에 들어온다. 데이터가 들어오기 전에 내부 펄스(CP)에 의한 워드 선택이 완성되면, 워드 라인(WL) 선택 에러가 나타나지 않을 것이다.

이 실시예의 회로에서, 그것은 워드 라인(WL)선택될 때까지 관여한 임계 경로가, 펄스 발생 회로(6)를 경유해서, 클록 신호(CLK)로부터 워드라인(WL)의 선택으로 확장하는 경로에 의해 교체되었다는 타이밍도로부터 알 수 있다. 그 경로의 지연은

1. 클록 신호(CLK)의 입력으로부터 내부 클록(C)의 발생까지 : CLK-C

2. 펄스 발생 회로(6)에서의 지연 : C-CP

3. 디코더에서의 지연(후반에서만) : CP-WL의 시간 지연이 합으로서 표현된다.

총 지연시간은 종래의 회로보다 현저하게 개선된 것으로 나타났다. 예를들면, 1M-비트 클래스 SRAM회로에서, CLK 내지 WL의 총 지연시간은 단축되어, 더 빠른 속도를 가능하게 한다. 즉, 5.5nm 내지 4.5nm의 고속으로서 이는 약 20% 개선된 것이다.

도3은 본 발명의 제2 실시예에 따른 반도체 메모리 회로를 도시한 회로도이다. 제2 실시예에서, 제1 실시예의 입력 레지스터(5A)를 따르는 디코더 회로(7A)의 일부가 이동되었고, 이것은 멀티플렉서(4A) 앞에 놓인다. 또한, 타이밍을 조정하기 위한 지연 회로(8A)는 버스트 스위칭 신호(Burst)로부터 멀티플렉서(4A)로 확장하는 경로에 삽입되고, 지연 회로(8A)의 출력 BD는 멀티플렉서(4A)의 스위칭 신호를 제공한다.

입력 레지스터(5A)의 타이밍에서, 내부 신호(AIN)가 어드레스 신호(Add) 입력의 큰 셋업 요구와 내부신호(C)의 느린 속도 때문에 더 빠르면, 더 큰 타이밍 여유도(ts)가 AIN과 C사이에서 설정될 수 있다. 더욱 특히, 내부 신호(AIN)에 대한 경로는 시간 여유도를 가짐으로써, 디코더 회로(7A)의 부분(7C)이 입력 레지스터(5A)와 멀티플렉서(4A) 앞의 단계로 이동될 수 있다. 이것은 디코더 회로 내에서 입력 레지스터(5A)를 따르는 단계의 수를 감소시킬 수 있게 해준다. 그러므로, 디코더 내에서 큰 메모리 용량과 큰 지연시간을 갖는 회로의 경우에도, WL은 펄스 발생 엔드 상의 경로(CP)에 의해 결정됨으로써, 본 발명의 이점을 훨씬 더 발휘할 수 있게 해준다.

도4는 본 발명의 제3실시예의 동기 반도체 메모리 회로를 도시한 회로도이다. 이 실시예에서, 제1실시예의 입력 레지스터(5A)의 종속 래치 회로(12)는 원래 래치 회로인 입력 레지스터(5B)를 형성할 때 삭제되고, 입력 레지스터(5B)와 스위칭 회로(B) 바로 앞의 멀티플렉서(4A)도 제3 실시예에서 삭제되었다.

도4의 회로 구성은 버스트 로직 없이 동기 SRAM을 지시한다. 클록 신호(CLK)의 상승 단부에서 데이터가 캡쳐되는 동기 회로의 경우에, 종래의 예에서의 입력 레지스터(5A)로 나타낸 레지스터 회로는 일반적으로 입력용으로 제공되지만, 이 실시예는 회로 동작에서의 문제점을 피하기 위해서 내부 펄스 워드 로직과의 동기를 이용한다. 이 회로에서도, 디코더 회로(7A)는 어드레스 신호(Add)로부터 셋업 시간까지 미리 동작을 시작함으로써, WL 선택의 완성을 위해 필요한 시간을 단축시킬 수 있다. 이 실시예에서 추가로 입력 레지스터(5B)의 회로 규모는 감소되므로, 내부 클록 신호(C)의 구동 부하도 따라서 감소되고, 따라서, 칩 상에 필요한 레이아웃 면적이 더 작아져서 고속 저비용이 실현된다.

도5는 본 발명의 제4 실시예의 동기 반도체 메모리 회로를 도시한 회로도이다. 이 실시예에서, 제1 실시예의 입력으로서 내부 클록 신호(C)를 수신하는 펄스 발생 회로(6)의 출력(CP1)은 각 입력 레지스터(5A)의 제어 신호로서 사용된다. 출력(CP1)도 버퍼(9)를 통해서 디코더 회로(7A)에 CP2처럼 공급된 펄스 형성 신호를 제공한다.

제4실시예는, 데이터가 하강 단부에 캡쳐링된 클록 신호(CLK)의 상승단부로부터의 펄스폭, 즉 고압이 가해진 동안의 시간이 더 짧고, 도2의 타이밍도의 내부신호(A3)의 비결정 데이터는 더 빨리 도착한다는 가정에 기초한 것이다.

특히, 펄스 형성 신호(CP2) 전에 수신된 내부 신호(A3)의 비결정 데이터가 완료되면, 내부 워드 펄스의 단부의 주변에서 잘못 선택된 펄스가 발생한다. 이것을 피하기 위해서, 이 실시예에 따라서, 펄스 발생 회로(6)는 클록 신호(CLK)의 높은 포텐셜 펄스 폭에 무관한 특정 내부 펄스를 발생하고, 펄스 엔드 신호는, 내부신호(A3)가 디코더 회로(7A)를 통해서 부정으로 만들도록 통과 모드에 입력 레지스터(5A)를 설정하기 위해 사용된다. 상기 펄스 엔드 신호는 버퍼(9)를 통해서 펄스 형성 신호, 내부 신호(CP2)의 끝을 결정하기 위해 사용된다. 내부 신호(CP1 내지 A3)으로부터 연장되는 경로와 내부 신호(CP1 내지 CP2)로부터 연장되는 경로 사이의 비교는 회로 내에 포함된 더 많은 단계 때문에 확실히 더 느리므로, 상기 지연시간에 상응하는 시간 여유도가 유지될 수 있게 해준다. 따라서, 클록 신호(CLK)의 높은 포텐셜 펄스폭은 더 작지만, 워드 펄스의 엔드에서 선택 에러가 발생하지 않을 것이다.

따라서, 입력 레지스터의 매스터 래치 회로의 출력은 데이터 캡쳐링 클록 단부가 수신되기 전에 어드레스 신호의 셋업을 위한 레지스터의 출력 신호로서 사용되지만, 내부 레지스터의 데이터는 버스트 모드에서 아무런 어드레스 입력도 받아들이지 않고 보유되어야 하므로, 본 발명에 따라, 레지스터의 종속 래치 회로의 출력을 입력에 다시 공급하기 위한 경로가 제공되고, 그 경로와 어드레스 신호 경로 사이를 접속하기 위한 회로는 레지스터 앞에 놓이고, 내부 펄스는 클록 단부에 의해 발생되고 레지스터를 따른 단계에 가해지고, 펄스 형성 신호로서 그것을 사용함으로써, 어드레스 외부 입력으로부터 나온 데이터는, 클록 신호의 단부가 그 디코더의 더 빠른 선택으로 레지스터에 도착하기 전에, 비동기로 디코더에 적용될 수 있도록 한다. 또한, 버스트 스위칭을 위한 논리 회로는 내부 클록 분배 경로로부터 제거되기 때문에, 그 경로의 속도가 높아진다. 상기 이점의 결과로서, 클록의 입력으로부터 워드 라인의 선택까지의 지연시간은 약 20%까지 단축되어, 더 높은 작동횟수를 높이는데 크게 도움이 된다.

Claims

반도체 메모리 소자에 있어서, 클록 제어 신호의 전압 이전 단부에서 입력 신호를 캡쳐링하는 매스터 래치회로와, 클록 제어 신호의 변환된 신호의 전압 이전 단부에서 매스터 래치 회로 내에서 래치된 입력 신호를 캡쳐링하는 종속 래치 회로를 갖는 다수개의 입력 레지스터, 상기 입력 레지스터의 종속 래치 회로의 외부 입력 신호 또는 출력 신호를 선택하고 입력 레지스터 중의 상응하는 하나에 그 출력을 공급하는 다수개의 멀티플렉서, 클록 제어 신호와 동기된 펄스 신호를 발생하는 펄스 발생 회로, 및 다수개의 입력 레지스터와 펄스 신호의 매스터 래치 회로의 출력 신호를 수신하는 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
반도체 메모리 소자에 있어서, 클록 제어 신호의 전압 이전 단부에서 입력 신호를 캡쳐링하는 다수개의 입력 레지스터, 상기 클록 제어 신호와 동기된 펄스 신호를 발생하기 위한 펄스 발생 회로, 및 상기 다수개의 입력 레지스터와 상기 펄스 신호의 출력 신호를 수신하는 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 클록 제어 신호는 외부 입력 클록의 단부를 사용함으로써 내부적으로 발생되는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 입력 신호는 어드레스 신호이고, 멀티플렉서의 제어신호는 어드레스 신호를 내부적으로 자동적으로 발생하기 위한 버스트 동작의 스위칭 신호이고, 디코더 회로는 어드레스 디코더 회로인 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 펄스 신호에 따라 논리 동작이 수행되기 전에 상기 디코더 회로의 일부는 상기 멀티플렉서 앞에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
제5항에 있어서, 타이밍을 조정하기 위한 회로는 상기 멀티플렉서의 제어 신호의 입력 경로에 삽입되는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 펄스 신호는 상기 입력 레지스터를 위한 클록 제어 신호로서 사용되는 것을 특징으로 하는 반도체 메모리 소자.
제2항에 있어서, 상기 클록 제어 신호는 외부 입력 클록의 단부를 사용하여 내부적으로 발생되는 것을 특징으로 하는 반도체 메모리 소자.