JP2003085130A - 半導体装置及びデータ転送方法 - Google Patents
半導体装置及びデータ転送方法Info
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Abstract
(57)【要約】
【課題】本発明は、複数のクロック信号にそれぞれ同期
して複数のデータが入力される半導体装置において、タ
イミング制御を簡略化することで制御回路を単純にする
と共に回路規模を削減した半導体装置を提供することを
目的とする。 【解決手段】半導体装置は、外部からの複数のクロック
信号にそれぞれ同期して外部からの複数のデータを取り
込む入力回路と、パルス信号を生成するパルス信号生成
回路と、該入力回路が取り込んだ該複数のデータを該パ
ルス信号のタイミングに応じた同一のタイミングに揃え
て内部回路に供給する駆動回路を含むことを特徴とす
る。
して複数のデータが入力される半導体装置において、タ
イミング制御を簡略化することで制御回路を単純にする
と共に回路規模を削減した半導体装置を提供することを
目的とする。 【解決手段】半導体装置は、外部からの複数のクロック
信号にそれぞれ同期して外部からの複数のデータを取り
込む入力回路と、パルス信号を生成するパルス信号生成
回路と、該入力回路が取り込んだ該複数のデータを該パ
ルス信号のタイミングに応じた同一のタイミングに揃え
て内部回路に供給する駆動回路を含むことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体装置
に関し、詳しくは複数のクロック信号にそれぞれ同期し
て複数のデータが入力される半導体装置に関する。
に関し、詳しくは複数のクロック信号にそれぞれ同期し
て複数のデータが入力される半導体装置に関する。
【０００２】
【従来の技術】同期型の半導体装置においては、データ
をクロック信号に同期してラッチすることで、外部から
供給されるデータを半導体装置に取り込む。例えば半導
体記憶装置では、このようにして取り込んだデータを、
メモリセル等を含むコア回路に供給すると共に、コア回
路内でデータを取り込むためのタイミングを制御するた
めの制御信号をクロック信号から生成して、このタイミ
ング信号をコア回路に供給する。コア回路では、供給さ
れた制御信号を用いてタイミングを制御し、データを内
部に保持する等の動作を実行する。
をクロック信号に同期してラッチすることで、外部から
供給されるデータを半導体装置に取り込む。例えば半導
体記憶装置では、このようにして取り込んだデータを、
メモリセル等を含むコア回路に供給すると共に、コア回
路内でデータを取り込むためのタイミングを制御するた
めの制御信号をクロック信号から生成して、このタイミ
ング信号をコア回路に供給する。コア回路では、供給さ
れた制御信号を用いてタイミングを制御し、データを内
部に保持する等の動作を実行する。
【０００３】図１は、半導体記憶装置等の半導体装置に
ついて従来の構成の概略の一例を示す図である。また図
２は、図１のブロックＢＬＫ０及びブロックＢＬＫ１の
構成を示す図である。
ついて従来の構成の概略の一例を示す図である。また図
２は、図１のブロックＢＬＫ０及びブロックＢＬＫ１の
構成を示す図である。
【０００４】図１及び図２に示されるように、ブロック
ＢＬＫ０には、半導体装置１０外部からタイミングの異
なる複数のクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ
２、及びｃｌｋ３が入力され、更にこれらクロック信号
にそれぞれ同期して複数のデータ信号ｄａｔ０、ｄａｔ
１、ｄａｔ２、及びｄａｔ３が入力される。ここでブロ
ックＢＬＫ０の入力回路１２が、各クロック信号に同期
してデータ信号を取り込みラッチする入力回路である。
それぞれタイミングの異なるクロック信号ｃｌｋ０、ｃ
ｌｋ１、ｃｌｋ２、及びｃｌｋ３に同期して取り込まれ
るために、データ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、
及びｄａｔ３の遷移のタイミングはそれぞれ異なること
になる。
ＢＬＫ０には、半導体装置１０外部からタイミングの異
なる複数のクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ
２、及びｃｌｋ３が入力され、更にこれらクロック信号
にそれぞれ同期して複数のデータ信号ｄａｔ０、ｄａｔ
１、ｄａｔ２、及びｄａｔ３が入力される。ここでブロ
ックＢＬＫ０の入力回路１２が、各クロック信号に同期
してデータ信号を取り込みラッチする入力回路である。
それぞれタイミングの異なるクロック信号ｃｌｋ０、ｃ
ｌｋ１、ｃｌｋ２、及びｃｌｋ３に同期して取り込まれ
るために、データ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、
及びｄａｔ３の遷移のタイミングはそれぞれ異なること
になる。
【０００５】またブロックＢＬＫ０においては、パルス
信号生成回路１３が、複数のクロック信号ｃｌｋ０、ｃ
ｌｋ１、ｃｌｋ２、及びｃｌｋ３に同期して、パルス信
号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３をそれ
ぞれ生成する。これらのパルス信号ｐｌｓ０、ｐｌｓ
１、ｐｌｓ２、及びｐｌｓ３は、それぞれが活性化タイ
ミングの異なる信号となる。更にブロックＢＬＫ０にお
いては、駆動回路１４が、上記パルス信号ｐｌｓ０、ｐ
ｌｓ１、ｐｌｓ２、及びｐｌｓ３に基づいて、異なる転
送タイミングで、入力回路１２のラッチデータをコア回
路１１に転送する。即ち、これらコア回路１１に転送さ
れるデータＤＡＴＯ、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ
３は、それぞれ遷移のタイミングが異なることになる。
信号生成回路１３が、複数のクロック信号ｃｌｋ０、ｃ
ｌｋ１、ｃｌｋ２、及びｃｌｋ３に同期して、パルス信
号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３をそれ
ぞれ生成する。これらのパルス信号ｐｌｓ０、ｐｌｓ
１、ｐｌｓ２、及びｐｌｓ３は、それぞれが活性化タイ
ミングの異なる信号となる。更にブロックＢＬＫ０にお
いては、駆動回路１４が、上記パルス信号ｐｌｓ０、ｐ
ｌｓ１、ｐｌｓ２、及びｐｌｓ３に基づいて、異なる転
送タイミングで、入力回路１２のラッチデータをコア回
路１１に転送する。即ち、これらコア回路１１に転送さ
れるデータＤＡＴＯ、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ
３は、それぞれ遷移のタイミングが異なることになる。
【０００６】コア回路１１に転送されたデータは、それ
ぞれがコア回路内において保持される必要があるので、
各コア回路１１においてデータ保持タイミングを定める
制御信号が必要になる。図１及び図２の例のように、遷
移のタイミングの異なる複数のデータＤＡＴ０、ＤＡＴ
１、ＤＡＴ２、及びＤＡＴ３を制御する為には、それぞ
れにタイミングの合った複数の制御信号が必要となる。
この目的のために、ブロックＢＬＫ１が、ブロックＢＬ
Ｋ０からパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及
びｐｌｓ３を受け取り、パルス信号ＰＬＳ０、ＰＬＳ
１、ＰＬＳ２、及びＰＬＳ３を生成して、各コア回路１
１に供給する。図１の例では、そのようなブロックＢＬ
Ｋ１が２つ設けられている。
ぞれがコア回路内において保持される必要があるので、
各コア回路１１においてデータ保持タイミングを定める
制御信号が必要になる。図１及び図２の例のように、遷
移のタイミングの異なる複数のデータＤＡＴ０、ＤＡＴ
１、ＤＡＴ２、及びＤＡＴ３を制御する為には、それぞ
れにタイミングの合った複数の制御信号が必要となる。
この目的のために、ブロックＢＬＫ１が、ブロックＢＬ
Ｋ０からパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及
びｐｌｓ３を受け取り、パルス信号ＰＬＳ０、ＰＬＳ
１、ＰＬＳ２、及びＰＬＳ３を生成して、各コア回路１
１に供給する。図１の例では、そのようなブロックＢＬ
Ｋ１が２つ設けられている。
【０００７】このようにパルス信号ＰＬＳ０、ＰＬＳ
１、ＰＬＳ２、及びＰＬＳ３を生成する際においては、
制御信号ｓｉｇとパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌ
ｓ２、及びｐｌｓ３との間で何らかの論理を取ることが
行われる。これは、コア回路１１において、制御信号ｓ
ｉｇに応じたデータ保持動作が必要な場合等に有用な制
御である。この場合、タイミングの異なる複数のパルス
信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３に対
して一様にタイミングマージンを得るために、パルス信
号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３に合わ
せて制御信号ｓｉｇのタイミングをずらす必要がある。
この目的のために、ブロックＢＬＫ１のディレイ回路１
５は、複数のパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ
２、及びｐｌｓ３を受け取り、これらパルス信号のタイ
ミングに合わせて制御信号ｓｉｇのタイミングを遅延さ
せ、制御信号ｓｉｇ０、ｓｉｇ１、ｓｉｇ２、及びｓｉ
ｇ３を生成する。タイミング制御信号生成回路１６は、
制御信号ｓｉｇ０、ｓｉｇ１、ｓｉｇ２、及びｓｉｇ３
を受け取り、これら制御信号とパルス信号ｐｌｓ０、ｐ
ｌｓ１、ｐｌｓ２、及びｐｌｓ３とで論理を取って複数
のパルス信号ＰＬＳ０、ＰＬＳ１、ＰＬＳ２、及びＰＬ
Ｓ３を生成する。これらパルス信号ＰＬＳ０、ＰＬＳ
１、ＰＬＳ２、及びＰＬＳ３が、タイミング制御信号と
して長距離配線を介して各コア回路１１に供給され、コ
アにおけるデータ保持動作に使用される。
１、ＰＬＳ２、及びＰＬＳ３を生成する際においては、
制御信号ｓｉｇとパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌ
ｓ２、及びｐｌｓ３との間で何らかの論理を取ることが
行われる。これは、コア回路１１において、制御信号ｓ
ｉｇに応じたデータ保持動作が必要な場合等に有用な制
御である。この場合、タイミングの異なる複数のパルス
信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３に対
して一様にタイミングマージンを得るために、パルス信
号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３に合わ
せて制御信号ｓｉｇのタイミングをずらす必要がある。
この目的のために、ブロックＢＬＫ１のディレイ回路１
５は、複数のパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ
２、及びｐｌｓ３を受け取り、これらパルス信号のタイ
ミングに合わせて制御信号ｓｉｇのタイミングを遅延さ
せ、制御信号ｓｉｇ０、ｓｉｇ１、ｓｉｇ２、及びｓｉ
ｇ３を生成する。タイミング制御信号生成回路１６は、
制御信号ｓｉｇ０、ｓｉｇ１、ｓｉｇ２、及びｓｉｇ３
を受け取り、これら制御信号とパルス信号ｐｌｓ０、ｐ
ｌｓ１、ｐｌｓ２、及びｐｌｓ３とで論理を取って複数
のパルス信号ＰＬＳ０、ＰＬＳ１、ＰＬＳ２、及びＰＬ
Ｓ３を生成する。これらパルス信号ＰＬＳ０、ＰＬＳ
１、ＰＬＳ２、及びＰＬＳ３が、タイミング制御信号と
して長距離配線を介して各コア回路１１に供給され、コ
アにおけるデータ保持動作に使用される。
【０００８】図３は、上記各信号のタイミングを示すタ
イミング図である。
イミング図である。
【０００９】
【発明が解決しようとする課題】上記例では、異なるタ
イミングの複数のクロックに同期して複数のデータが外
部から入力され、コア回路に転送される際にもこれら複
数のデータが異なるタイミングで転送される。従って、
コア回路においてそれぞれのタイミングに応じた制御が
必要となり、結果として複数のタイミング制御信号が必
要となる。
イミングの複数のクロックに同期して複数のデータが外
部から入力され、コア回路に転送される際にもこれら複
数のデータが異なるタイミングで転送される。従って、
コア回路においてそれぞれのタイミングに応じた制御が
必要となり、結果として複数のタイミング制御信号が必
要となる。
【００１０】またそれら複数のタイミング制御信号につ
いて論理制御を適用する際には、それぞれのタイミング
での論理演算が必要となる為、全体的に制御信号と制御
回路が複雑になると共に回路規模が増大する結果とな
る。
いて論理制御を適用する際には、それぞれのタイミング
での論理演算が必要となる為、全体的に制御信号と制御
回路が複雑になると共に回路規模が増大する結果とな
る。
【００１１】以上を鑑みて、本発明は、複数のクロック
信号にそれぞれ同期して複数のデータが入力される半導
体装置において、タイミング制御を簡略化することで制
御回路を単純にすると共に回路規模を削減した半導体装
置を提供することを目的とする。
信号にそれぞれ同期して複数のデータが入力される半導
体装置において、タイミング制御を簡略化することで制
御回路を単純にすると共に回路規模を削減した半導体装
置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明による半導体装置
は、外部からの複数のクロック信号にそれぞれ同期して
外部からの複数のデータを取り込む入力回路と、パルス
信号を生成するパルス信号生成回路と、該入力回路が取
り込んだ該複数のデータを該パルス信号のタイミングに
応じた同一のタイミングに揃えて内部回路に供給する駆
動回路を含むことを特徴とする。
は、外部からの複数のクロック信号にそれぞれ同期して
外部からの複数のデータを取り込む入力回路と、パルス
信号を生成するパルス信号生成回路と、該入力回路が取
り込んだ該複数のデータを該パルス信号のタイミングに
応じた同一のタイミングに揃えて内部回路に供給する駆
動回路を含むことを特徴とする。
【００１３】上記半導体装置おいては、異なるタイミン
グの複数のクロック信号に同期して入力されたデータ
を、パルス信号等のタイミング信号にタイミングを揃え
て半導体装置内で転送することで、内部動作を複数のク
ロックに対応して個別に制御するのではなく、1つのク
ロック信号に基づいて制御することができる。従って、
従来技術において異なるタイミングに応じて必要であっ
た制御回路や信号配線を削減することが可能となり、制
御を容易にすると共に回路規模を削減することが出来
る。
グの複数のクロック信号に同期して入力されたデータ
を、パルス信号等のタイミング信号にタイミングを揃え
て半導体装置内で転送することで、内部動作を複数のク
ロックに対応して個別に制御するのではなく、1つのク
ロック信号に基づいて制御することができる。従って、
従来技術において異なるタイミングに応じて必要であっ
た制御回路や信号配線を削減することが可能となり、制
御を容易にすると共に回路規模を削減することが出来
る。
【００１４】本発明の実施形態の一例によれば、パルス
信号生成回路は、複数のクロック信号を１つのクロック
信号に纏めて、この１つのクロック信号をパルス信号と
して供給する。即ち例えば、複数のクロック信号のうち
で最もタイミングが遅いクロック信号に同期した信号を
生成し、生成した信号をパルス信号として供給する。
信号生成回路は、複数のクロック信号を１つのクロック
信号に纏めて、この１つのクロック信号をパルス信号と
して供給する。即ち例えば、複数のクロック信号のうち
で最もタイミングが遅いクロック信号に同期した信号を
生成し、生成した信号をパルス信号として供給する。
【００１５】また本発明の別の実施形態によれば、パル
ス信号生成回路は、複数のクロック信号とは別の１つの
クロック信号を外部から受け取り、この１つのクロック
信号に同期させてパルス信号を生成する。
ス信号生成回路は、複数のクロック信号とは別の１つの
クロック信号を外部から受け取り、この１つのクロック
信号に同期させてパルス信号を生成する。
【００１６】また本発明の別の実施形態によれば、パル
ス信号生成回路は、複数のクロック信号とは独立したタ
イミングの１つのクロック信号を内部的に発生させ、こ
の１つのクロック信号に同期させてパルス信号を生成す
る。
ス信号生成回路は、複数のクロック信号とは独立したタ
イミングの１つのクロック信号を内部的に発生させ、こ
の１つのクロック信号に同期させてパルス信号を生成す
る。
【００１７】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００１８】図４は、半導体記憶装置等の半導体装置に
ついて本発明の構成の概略を示す図である。また図５
は、図４のブロックＢＬＫ０及びブロックＢＬＫ１の第
１実施例の構成を示す図である。
ついて本発明の構成の概略を示す図である。また図５
は、図４のブロックＢＬＫ０及びブロックＢＬＫ１の第
１実施例の構成を示す図である。
【００１９】図４及び図５に示されるように、ブロック
（ＢＬＫ０）２２には、半導体装置２０外部からタイミ
ングの異なる複数のクロック信号ｃｌｋ０、ｃｌｋ１、
ｃｌｋ２、及びｃｌｋ３が入力され、更にこれらクロッ
ク信号にそれぞれ同期して複数のデータ信号ｄａｔ０、
ｄａｔ１、ｄａｔ２、及びｄａｔ３が入力される。
（ＢＬＫ０）２２には、半導体装置２０外部からタイミ
ングの異なる複数のクロック信号ｃｌｋ０、ｃｌｋ１、
ｃｌｋ２、及びｃｌｋ３が入力され、更にこれらクロッ
ク信号にそれぞれ同期して複数のデータ信号ｄａｔ０、
ｄａｔ１、ｄａｔ２、及びｄａｔ３が入力される。
【００２０】ブロック２２は、図５に示されるように、
複数の入力回路３１、複数のパルス信号生成回路３２、
マージ回路３３、及び複数の駆動回路３４を含む。
複数の入力回路３１、複数のパルス信号生成回路３２、
マージ回路３３、及び複数の駆動回路３４を含む。
【００２１】入力回路３１は、各クロック信号に同期し
てデータ信号を取り込みラッチする。それぞれタイミン
グの異なるクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ
２、及びｃｌｋ３に同期して取り込まれるために、デー
タ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａｔ３の
遷移のタイミングは、それぞれ異なることになる。
てデータ信号を取り込みラッチする。それぞれタイミン
グの異なるクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ
２、及びｃｌｋ３に同期して取り込まれるために、デー
タ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａｔ３の
遷移のタイミングは、それぞれ異なることになる。
【００２２】パルス信号生成回路３２は、複数のクロッ
ク信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３に
同期して、パルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、
及びｐｌｓ３をそれぞれ生成する。これらのパルス信号
ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３は、それ
ぞれが活性化タイミングの異なる信号となる。
ク信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３に
同期して、パルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、
及びｐｌｓ３をそれぞれ生成する。これらのパルス信号
ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３は、それ
ぞれが活性化タイミングの異なる信号となる。
【００２３】マージ回路３３は、複数のパルス信号ｐｌ
ｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３を１つのパル
ス信号にマージして、パルス信号ｐｌｓｚとして出力す
る。このパルス信号ｐｌｓｚが、駆動回路３４に供給さ
れる。
ｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３を１つのパル
ス信号にマージして、パルス信号ｐｌｓｚとして出力す
る。このパルス信号ｐｌｓｚが、駆動回路３４に供給さ
れる。
【００２４】駆動回路３４は、上記パルス信号ｐｌｓｚ
に基づいた転送タイミングで、入力回路３１のラッチデ
ータをコア回路２１に転送する。即ち、これらコア回路
２１に転送されるデータＤＡＴＯ、ＤＡＴ１、ＤＡＴ
２、及びＤＡＴ３は、遷移のタイミングが同一に揃って
いることになる。
に基づいた転送タイミングで、入力回路３１のラッチデ
ータをコア回路２１に転送する。即ち、これらコア回路
２１に転送されるデータＤＡＴＯ、ＤＡＴ１、ＤＡＴ
２、及びＤＡＴ３は、遷移のタイミングが同一に揃って
いることになる。
【００２５】コア回路２１に転送されたデータは、それ
ぞれがコア回路内において保持される必要があるので、
各コア回路２１においてデータ保持タイミングを定める
制御信号が必要になる。図１及び図２の従来例において
は、遷移のタイミングの異なる複数のデータＤＡＴ０、
ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３を制御する為にそれ
ぞれにタイミングの合った複数のタイミング制御信号が
必要であったが、図４及び図５に示される本発明におい
ては、複数のデータは同一の遷移タイミングに揃ってい
るので、タイミング制御信号は一種類でよい。
ぞれがコア回路内において保持される必要があるので、
各コア回路２１においてデータ保持タイミングを定める
制御信号が必要になる。図１及び図２の従来例において
は、遷移のタイミングの異なる複数のデータＤＡＴ０、
ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３を制御する為にそれ
ぞれにタイミングの合った複数のタイミング制御信号が
必要であったが、図４及び図５に示される本発明におい
ては、複数のデータは同一の遷移タイミングに揃ってい
るので、タイミング制御信号は一種類でよい。
【００２６】ブロック（ＢＬＫ１）２３は、ディレイ回
路３５とタイミング制御信号生成回路３６とを含む。ブ
ロック２３は、ブロック２２からパルス信号ｐｌｓｚを
受け取り、パルス信号ＰＬＳＺを生成して各コア回路２
１に供給する。図４の例では、そのようなブロックＢＬ
Ｋ１が２つ設けられている。
路３５とタイミング制御信号生成回路３６とを含む。ブ
ロック２３は、ブロック２２からパルス信号ｐｌｓｚを
受け取り、パルス信号ＰＬＳＺを生成して各コア回路２
１に供給する。図４の例では、そのようなブロックＢＬ
Ｋ１が２つ設けられている。
【００２７】ディレイ回路３５は、パルス信号ｐｌｓｚ
に対して所定のタイミングマージンを得るために、パル
ス信号ｐｌｓｚに合わせて制御信号ｓｉｇのタイミング
をずらす。即ち、ディレイ回路３５は、パルス信号ｐｌ
ｓｚを受け取り、このタイミングに合わせて制御信号ｓ
ｉｇのタイミングを遅延させ、制御信号ｓｉｇｚを生成
する。タイミング制御信号生成回路３６は、制御信号ｓ
ｉｇｚを受け取り、この制御信号とパルス信号ｐｌｓｚ
とで論理を取ってパルス信号ＰＬＳＺを生成する。この
パルス信号ＰＬＳＺが、タイミング制御信号として長距
離配線を介して各コア回路２１に供給され、コアにおけ
るデータ保持動作に使用される。
に対して所定のタイミングマージンを得るために、パル
ス信号ｐｌｓｚに合わせて制御信号ｓｉｇのタイミング
をずらす。即ち、ディレイ回路３５は、パルス信号ｐｌ
ｓｚを受け取り、このタイミングに合わせて制御信号ｓ
ｉｇのタイミングを遅延させ、制御信号ｓｉｇｚを生成
する。タイミング制御信号生成回路３６は、制御信号ｓ
ｉｇｚを受け取り、この制御信号とパルス信号ｐｌｓｚ
とで論理を取ってパルス信号ＰＬＳＺを生成する。この
パルス信号ＰＬＳＺが、タイミング制御信号として長距
離配線を介して各コア回路２１に供給され、コアにおけ
るデータ保持動作に使用される。
【００２８】図６は、上記各信号のタイミングを示すタ
イミング図である。図６に示されるように、複数のパル
ス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３を
１つのパルス信号にマージして、パルス信号ｐｌｓｚを
生成する。またこのパルス信号ｐｌｓｚに基づいて制御
信号ｓｉｇのタイミングを遅延させ、制御信号ｓｉｇｚ
を生成する。更に制御信号ｓｉｇｚとパルス信号ｐｌｓ
ｚとで論理を取って、パルス信号ＰＬＳＺを生成する。
イミング図である。図６に示されるように、複数のパル
ス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３を
１つのパルス信号にマージして、パルス信号ｐｌｓｚを
生成する。またこのパルス信号ｐｌｓｚに基づいて制御
信号ｓｉｇのタイミングを遅延させ、制御信号ｓｉｇｚ
を生成する。更に制御信号ｓｉｇｚとパルス信号ｐｌｓ
ｚとで論理を取って、パルス信号ＰＬＳＺを生成する。
【００２９】上述のように、本発明による半導体装置お
いては、異なるタイミングの複数のクロック信号に同期
して入力されたデータを、タイミングを揃えて半導体装
置内で転送することで、内部動作を複数のクロックに対
応して個別に制御するのではなく、1つのクロック信号
に基づいて制御することができる。従って、従来技術に
おいて異なるタイミングに応じて必要であった制御回路
や信号配線を削減することが可能となり、制御を容易に
すると共に回路規模を削減することが出来る。
いては、異なるタイミングの複数のクロック信号に同期
して入力されたデータを、タイミングを揃えて半導体装
置内で転送することで、内部動作を複数のクロックに対
応して個別に制御するのではなく、1つのクロック信号
に基づいて制御することができる。従って、従来技術に
おいて異なるタイミングに応じて必要であった制御回路
や信号配線を削減することが可能となり、制御を容易に
すると共に回路規模を削減することが出来る。
【００３０】図７は、マージ回路３３の回路構成を示す
回路図である。また図８は、図７のマージ回路３３の動
作を説明するための信号タイミング図である。
回路図である。また図８は、図７のマージ回路３３の動
作を説明するための信号タイミング図である。
【００３１】図７のマージ回路３３は、ＮＡＮＤ回路４
１乃至５０、インバータ５２乃至６１、及びＮＯＲ回路
６５及び６６を含む。ＮＡＮＤ回路４２及び４３は、ラ
ッチを形成する。このラッチにおいて、パルス信号ｐｌ
ｓ０がＨＩＧＨになるとラッチ入力ノードの信号ｂｐｌ
ｓ０がＬＯＷになり、ラッチ出力ｎｂ０がＨＩＧＨにセ
ットされる。ラッチ出力ｎｂ０がＨＩＧＨである状態
は、リセット信号ｒｓｔがＨＩＧＨになるとリセットさ
れる。この動作は、ＮＡＮＤ回路４４及び４５が構成す
るラッチ、ＮＡＮＤ回路４６及び４７が構成するラッ
チ、及びＮＡＮＤ回路４８及び４９が構成するラッチに
ついて同様である。従って、複数のパルス信号ｐｌｓ０
乃至ｐｌｓ３の全ての信号においてパルス信号が到来す
ると、全てのラッチがセットされ、ＮＡＮＤ回路５０の
出力信号ｎｃがＬＯＷになる。
１乃至５０、インバータ５２乃至６１、及びＮＯＲ回路
６５及び６６を含む。ＮＡＮＤ回路４２及び４３は、ラ
ッチを形成する。このラッチにおいて、パルス信号ｐｌ
ｓ０がＨＩＧＨになるとラッチ入力ノードの信号ｂｐｌ
ｓ０がＬＯＷになり、ラッチ出力ｎｂ０がＨＩＧＨにセ
ットされる。ラッチ出力ｎｂ０がＨＩＧＨである状態
は、リセット信号ｒｓｔがＨＩＧＨになるとリセットさ
れる。この動作は、ＮＡＮＤ回路４４及び４５が構成す
るラッチ、ＮＡＮＤ回路４６及び４７が構成するラッ
チ、及びＮＡＮＤ回路４８及び４９が構成するラッチに
ついて同様である。従って、複数のパルス信号ｐｌｓ０
乃至ｐｌｓ３の全ての信号においてパルス信号が到来す
ると、全てのラッチがセットされ、ＮＡＮＤ回路５０の
出力信号ｎｃがＬＯＷになる。
【００３２】信号ｎｃがＬＯＷになる時、最も遅いパル
ス（図８の例ではｐｌｓ３）の反転信号ｂｐｌｓ３はＬ
ＯＷであるので、信号ｂｐｌｓ０乃至ｂｐｌｓ３のＡＮ
Ｄに相当するインバータ５６の出力ｎａはＬＯＷの状態
である。従って、信号ｎｃのＬＯＷに応答して、ＮＯＲ
回路６５の出力がＨＩＧＨになり、マージ回路３３の出
力ｐｌｓｚがＨＩＧＨになる。
ス（図８の例ではｐｌｓ３）の反転信号ｂｐｌｓ３はＬ
ＯＷであるので、信号ｂｐｌｓ０乃至ｂｐｌｓ３のＡＮ
Ｄに相当するインバータ５６の出力ｎａはＬＯＷの状態
である。従って、信号ｎｃのＬＯＷに応答して、ＮＯＲ
回路６５の出力がＨＩＧＨになり、マージ回路３３の出
力ｐｌｓｚがＨＩＧＨになる。
【００３３】最も遅いパルス（図８の例ではｐｌｓ３）
がＬＯＷに戻ると、信号ｂｐｌｓ０乃至ｂｐｌｓ３が全
てＨＩＧＨになり、インバータ５６の出力ｎａはＨＩＧ
Ｈになる。これに応答して、ＮＯＲ回路６５の出力がＬ
ＯＷに戻り、マージ回路３３の出力ｐｌｓｚもＬＯＷに
戻る。
がＬＯＷに戻ると、信号ｂｐｌｓ０乃至ｂｐｌｓ３が全
てＨＩＧＨになり、インバータ５６の出力ｎａはＨＩＧ
Ｈになる。これに応答して、ＮＯＲ回路６５の出力がＬ
ＯＷに戻り、マージ回路３３の出力ｐｌｓｚもＬＯＷに
戻る。
【００３４】また上記のようにＮＯＲ回路６５の出力が
ＬＯＷになると、ＮＯＲ回路６６の出力がＨＩＧＨとな
り、インバータ５９乃至６１からなる遅延素子列の遅延
時間の期間だけ、リセット信号ｒｓｔがＨＩＧＨにな
る。このリセット信号ｒｓｔによって、全てのラッチが
リセットされ、ラッチ出力ｎｂ０乃至ｎｂ３がＬＯＷに
される。
ＬＯＷになると、ＮＯＲ回路６６の出力がＨＩＧＨとな
り、インバータ５９乃至６１からなる遅延素子列の遅延
時間の期間だけ、リセット信号ｒｓｔがＨＩＧＨにな
る。このリセット信号ｒｓｔによって、全てのラッチが
リセットされ、ラッチ出力ｎｂ０乃至ｎｂ３がＬＯＷに
される。
【００３５】以上のようにして、図７及び図８に構成及
び動作が示されるマージ回路３３は、全てのパルス信号
ｐｌｓ０乃至ｐｌｓ３が到来すると、所定の期間だけＨ
ＩＧＨになるパルス信号ｐｌｓｚを出力する。即ち、全
てのパルス信号ｐｌｓ０乃至ｐｌｓ３のうちで、最も遅
いパルス信号にタイミングを合わせて、パルス信号ｐｌ
ｓｚを出力することになる。このようにして、最も遅い
パルス信号にタイミングを合わせた、複数のパルス信号
のマージ動作が実現される。
び動作が示されるマージ回路３３は、全てのパルス信号
ｐｌｓ０乃至ｐｌｓ３が到来すると、所定の期間だけＨ
ＩＧＨになるパルス信号ｐｌｓｚを出力する。即ち、全
てのパルス信号ｐｌｓ０乃至ｐｌｓ３のうちで、最も遅
いパルス信号にタイミングを合わせて、パルス信号ｐｌ
ｓｚを出力することになる。このようにして、最も遅い
パルス信号にタイミングを合わせた、複数のパルス信号
のマージ動作が実現される。
【００３６】図９は、図５の駆動回路３４の回路構成を
示す回路図である。この駆動回路３４が、マージ回路３
３からのパルス信号ｐｌｓｚに基づいたタイミングで、
入力回路３１からのデータ信号を各コア回路２１に転送
する。なお入力回路３１は、半導体装置の同期入力に使
用される通常の入力回路であり、その構成については省
略する。
示す回路図である。この駆動回路３４が、マージ回路３
３からのパルス信号ｐｌｓｚに基づいたタイミングで、
入力回路３１からのデータ信号を各コア回路２１に転送
する。なお入力回路３１は、半導体装置の同期入力に使
用される通常の入力回路であり、その構成については省
略する。
【００３７】図９の駆動回路３４は、ゲート機能付きイ
ンバータ７１及び７２と、インバータ７３乃至７７を含
む。ゲート機能付きインバータ７２の構成は、拡大展開
して示されるようにＰＭＯＳトランジスタ８１及び８２
とＮＭＯＳトランジスタ８３及び８４を含み、通常のイ
ンバータ（ＰＭＯＳトランジスタ８１とＮＭＯＳトラン
ジ８４）に対して、ＰＭＯＳトランジスタ８２とＮＭＯ
Ｓトランジスタ８３とでゲート機能を付加したものであ
る。信号ｐｌｓｘがＬＯＷで信号ｂｐｌｓｘがＨＩＧＨ
の時に、ゲートが開いてインバータが機能する。なおゲ
ート機能付きインバータ７１の構成は、ゲート機能付き
インバータ７２の構成とは逆であり、信号ｐｌｓｘがＨ
ＩＧＨで信号ｂｐｌｓｘがＬＯＷのときに、ゲートが開
いてインバータが機能する。
ンバータ７１及び７２と、インバータ７３乃至７７を含
む。ゲート機能付きインバータ７２の構成は、拡大展開
して示されるようにＰＭＯＳトランジスタ８１及び８２
とＮＭＯＳトランジスタ８３及び８４を含み、通常のイ
ンバータ（ＰＭＯＳトランジスタ８１とＮＭＯＳトラン
ジ８４）に対して、ＰＭＯＳトランジスタ８２とＮＭＯ
Ｓトランジスタ８３とでゲート機能を付加したものであ
る。信号ｐｌｓｘがＬＯＷで信号ｂｐｌｓｘがＨＩＧＨ
の時に、ゲートが開いてインバータが機能する。なおゲ
ート機能付きインバータ７１の構成は、ゲート機能付き
インバータ７２の構成とは逆であり、信号ｐｌｓｘがＨ
ＩＧＨで信号ｂｐｌｓｘがＬＯＷのときに、ゲートが開
いてインバータが機能する。
【００３８】マージ回路３３からのパルス信号ｐｌｓｚ
がＨＩＧＨになると、信号ｐｌｓｘがＨＩＧＨで信号ｂ
ｐｌｓｘがＬＯＷとなり、ゲート機能付きインバータ７
１がインバータとして機能する。従ってこの時、入力回
路３１から供給されるデータｄａｔａ＃（＃＝０、１、
２、３）が、インバータ列を伝播して、データＤＡＴ＃
として駆動回路３４から出力される。その後パルス信号
ｐｌｓｚがＬＯＷに戻ると、ゲート機能付きインバータ
７２がインバータとして機能して、インバータ７３と共
に形成するラッチにデータを保持する。これによって、
その後新たなパルス信号ｐｌｓｚ（ＨＩＧＨ）が到来す
るまで、駆動回路３４は同じデータを保持出力し続け
る。
がＨＩＧＨになると、信号ｐｌｓｘがＨＩＧＨで信号ｂ
ｐｌｓｘがＬＯＷとなり、ゲート機能付きインバータ７
１がインバータとして機能する。従ってこの時、入力回
路３１から供給されるデータｄａｔａ＃（＃＝０、１、
２、３）が、インバータ列を伝播して、データＤＡＴ＃
として駆動回路３４から出力される。その後パルス信号
ｐｌｓｚがＬＯＷに戻ると、ゲート機能付きインバータ
７２がインバータとして機能して、インバータ７３と共
に形成するラッチにデータを保持する。これによって、
その後新たなパルス信号ｐｌｓｚ（ＨＩＧＨ）が到来す
るまで、駆動回路３４は同じデータを保持出力し続け
る。
【００３９】このようにして、駆動回路３４は、パルス
信号ｐｌｓｚがＨＩＧＨになるタイミングで入力回路３
１からのデータを各コア回路１１に転送し、次にパルス
信号ｐｌｓｚがＨＩＧＨになるまでデータを駆動し続け
る。
信号ｐｌｓｚがＨＩＧＨになるタイミングで入力回路３
１からのデータを各コア回路１１に転送し、次にパルス
信号ｐｌｓｚがＨＩＧＨになるまでデータを駆動し続け
る。
【００４０】図１０は、本発明による半導体装置におけ
るブロックの第２実施例の構成を示す図である。図１０
において、図５と同一の構成要素は同一の番号で参照す
る。
るブロックの第２実施例の構成を示す図である。図１０
において、図５と同一の構成要素は同一の番号で参照す
る。
【００４１】図１０のブロック２２Ａは、複数の入力回
路３１、複数の駆動回路３４、及びパルス信号生成回路
９１を含む。
路３１、複数の駆動回路３４、及びパルス信号生成回路
９１を含む。
【００４２】図１０に示されるブロック２２Ａには、半
導体装置外部からタイミングの異なる複数のクロック信
号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３が入力
され、更にこれらクロック信号にそれぞれ同期して複数
のデータ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａ
ｔ３が入力される。また更に、ブロック２２Ａには、半
導体装置外部からクロック信号ｃｌｋｚが供給される。
導体装置外部からタイミングの異なる複数のクロック信
号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３が入力
され、更にこれらクロック信号にそれぞれ同期して複数
のデータ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａ
ｔ３が入力される。また更に、ブロック２２Ａには、半
導体装置外部からクロック信号ｃｌｋｚが供給される。
【００４３】入力回路３１は、各クロック信号に同期し
てデータ信号を取り込みラッチする。 パルス信号生成
回路９１は、クロック信号ｃｌｋｚに同期して、パルス
信号ｐｌｓｚを生成する。このパルス信号ｐｌｓｚが、
駆動回路３４に供給される。
てデータ信号を取り込みラッチする。 パルス信号生成
回路９１は、クロック信号ｃｌｋｚに同期して、パルス
信号ｐｌｓｚを生成する。このパルス信号ｐｌｓｚが、
駆動回路３４に供給される。
【００４４】駆動回路３４は、上記パルス信号ｐｌｓｚ
に基づいた転送タイミングで、入力回路３１のラッチデ
ータをコア回路２１（図４参照）に転送する。即ち、こ
れらコア回路２１に転送されるデータＤＡＴＯ、ＤＡＴ
１、ＤＡＴ２、及びＤＡＴ３は、遷移のタイミングが同
一に揃っていることになる。
に基づいた転送タイミングで、入力回路３１のラッチデ
ータをコア回路２１（図４参照）に転送する。即ち、こ
れらコア回路２１に転送されるデータＤＡＴＯ、ＤＡＴ
１、ＤＡＴ２、及びＤＡＴ３は、遷移のタイミングが同
一に揃っていることになる。
【００４５】ブロック２３は、図５に示される構成と同
一であり、ブロック２２Ａからパルス信号ｐｌｓｚを受
け取り、パルス信号ＰＬＳＺを生成して各コア回路２１
に供給する。
一であり、ブロック２２Ａからパルス信号ｐｌｓｚを受
け取り、パルス信号ＰＬＳＺを生成して各コア回路２１
に供給する。
【００４６】上述のように、本発明による半導体装置お
いては、異なるタイミングの複数のクロック信号に同期
して入力されたデータを、外部から供給される別のクロ
ック信号のタイミングに揃えて半導体装置内で転送する
ことで、内部動作を複数のクロックに対応して個別に制
御するのではなく、1つのクロック信号に基づいて制御
することができる。従って、従来技術において異なるタ
イミングに応じて必要であった制御回路や信号配線を削
減することが可能となり、制御を容易にすると共に回路
規模を削減することが出来る。
いては、異なるタイミングの複数のクロック信号に同期
して入力されたデータを、外部から供給される別のクロ
ック信号のタイミングに揃えて半導体装置内で転送する
ことで、内部動作を複数のクロックに対応して個別に制
御するのではなく、1つのクロック信号に基づいて制御
することができる。従って、従来技術において異なるタ
イミングに応じて必要であった制御回路や信号配線を削
減することが可能となり、制御を容易にすると共に回路
規模を削減することが出来る。
【００４７】図１１は、本発明による半導体装置におけ
るブロックの第３実施例の構成を示す図である。図１１
において、図５と同一の構成要素は同一の番号で参照す
る。
るブロックの第３実施例の構成を示す図である。図１１
において、図５と同一の構成要素は同一の番号で参照す
る。
【００４８】図１１のブロック２２Ｂは、複数の入力回
路３１、複数の駆動回路３４、及びパルス信号生成回路
９２を含む。
路３１、複数の駆動回路３４、及びパルス信号生成回路
９２を含む。
【００４９】図１１に示されるブロック２２Ｂには、半
導体装置外部からタイミングの異なる複数のクロック信
号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３が入力
され、更にこれらクロック信号にそれぞれ同期して複数
のデータ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａ
ｔ３が入力される。
導体装置外部からタイミングの異なる複数のクロック信
号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３が入力
され、更にこれらクロック信号にそれぞれ同期して複数
のデータ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａ
ｔ３が入力される。
【００５０】入力回路３１は、クロック信号に同期して
データ信号を取り込みラッチする。パルス信号生成回路
９２は、外部から供給されるクロック信号に同期して動
作するのではなく、オシレータ等の機能を用いることに
より、外部クロック信号に同期しないパルス信号ｐｌｓ
ｚを生成する。このパルス信号ｐｌｓｚが、駆動回路３
４に供給される。
データ信号を取り込みラッチする。パルス信号生成回路
９２は、外部から供給されるクロック信号に同期して動
作するのではなく、オシレータ等の機能を用いることに
より、外部クロック信号に同期しないパルス信号ｐｌｓ
ｚを生成する。このパルス信号ｐｌｓｚが、駆動回路３
４に供給される。
【００５１】駆動回路３４は、外部クロックに同期しな
いパルス信号ｐｌｓｚに基づいた転送タイミングで、入
力回路３１のラッチデータをコア回路２１（図４参照）
に転送する。即ち、これらコア回路２１に転送されるデ
ータＤＡＴＯ、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３は、
遷移のタイミングが同一タイミングに揃っていることに
なる。ブロック２３は、図５に示される構成と同一であ
り、ブロック２２Ｂからパルス信号ｐｌｓｚを受け取
り、パルス信号ＰＬＳＺを生成して各コア回路２１に供
給する。
いパルス信号ｐｌｓｚに基づいた転送タイミングで、入
力回路３１のラッチデータをコア回路２１（図４参照）
に転送する。即ち、これらコア回路２１に転送されるデ
ータＤＡＴＯ、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３は、
遷移のタイミングが同一タイミングに揃っていることに
なる。ブロック２３は、図５に示される構成と同一であ
り、ブロック２２Ｂからパルス信号ｐｌｓｚを受け取
り、パルス信号ＰＬＳＺを生成して各コア回路２１に供
給する。
【００５２】上述のように、本発明による半導体装置お
いては、異なるタイミングの複数のクロック信号に同期
して入力されたデータを、外部からのクロック信号とは
独立したタイミングのパルス信号に揃えて半導体装置内
で転送することで、内部動作を複数のクロックに対応し
て個別に制御するのではなく、1つのクロック信号に基
づいて制御することができる。従って、従来技術におい
て異なるタイミングに応じて必要であった制御回路や信
号配線を削減することが可能となり、制御を容易にする
と共に回路規模を削減することが出来る。
いては、異なるタイミングの複数のクロック信号に同期
して入力されたデータを、外部からのクロック信号とは
独立したタイミングのパルス信号に揃えて半導体装置内
で転送することで、内部動作を複数のクロックに対応し
て個別に制御するのではなく、1つのクロック信号に基
づいて制御することができる。従って、従来技術におい
て異なるタイミングに応じて必要であった制御回路や信
号配線を削減することが可能となり、制御を容易にする
と共に回路規模を削減することが出来る。
【００５３】上記実施例の説明では、複数のクロック信
号に同期して複数のデータが入力されるとしたが、ここ
で言う複数のクロック信号とは、例えば半導体記憶装置
に供給される複数のデータストローブ信号であって構わ
ない。また複数のデータ信号とは、半導体装置に入力さ
れる何らかの内容を有する信号であればよく、例えば半
導体記憶装置のアドレス信号、制御信号、コマンド信号
等であってよい。
号に同期して複数のデータが入力されるとしたが、ここ
で言う複数のクロック信号とは、例えば半導体記憶装置
に供給される複数のデータストローブ信号であって構わ
ない。また複数のデータ信号とは、半導体装置に入力さ
れる何らかの内容を有する信号であればよく、例えば半
導体記憶装置のアドレス信号、制御信号、コマンド信号
等であってよい。
【００５４】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００５５】
【発明の効果】本発明による半導体装置おいては、異な
るタイミングの複数のクロック信号に同期して入力され
たデータを、タイミングを揃えて半導体装置内で転送す
ることで、内部動作を複数のクロックに対応して個別に
制御するのではなく、1つのクロック信号に基づいて制
御することができる。従って、従来技術において異なる
タイミングに応じて必要であった制御回路や信号配線を
削減することが可能となり、制御を容易にすると共に回
路規模を削減することが出来る。
るタイミングの複数のクロック信号に同期して入力され
たデータを、タイミングを揃えて半導体装置内で転送す
ることで、内部動作を複数のクロックに対応して個別に
制御するのではなく、1つのクロック信号に基づいて制
御することができる。従って、従来技術において異なる
タイミングに応じて必要であった制御回路や信号配線を
削減することが可能となり、制御を容易にすると共に回
路規模を削減することが出来る。
【図１】半導体記憶装置等の半導体装置について従来の
構成の概略の一例を示す図である。
構成の概略の一例を示す図である。
【図２】図１のブロックＢＬＫ０及びブロックＢＬＫ１
の構成を示す図である。
の構成を示す図である。
【図３】各信号のタイミングを示すタイミング図であ
る。
る。
【図４】半導体記憶装置等の半導体装置について本発明
の構成の概略を示す図である。
の構成の概略を示す図である。
【図５】図４のブロックＢＬＫ０及びブロックＢＬＫ１
の第１実施例の構成を示す図である。
の第１実施例の構成を示す図である。
【図６】各信号のタイミングを示すタイミング図であ
る。
る。
【図７】マージ回路の回路構成を示す回路図である。
【図８】図７のマージ回路の動作を説明するための信号
タイミング図である。
タイミング図である。
【図９】駆動回路の回路構成を示す回路図である。
【図１０】本発明による半導体装置におけるブロックの
第２実施例の構成を示す図である。
第２実施例の構成を示す図である。
【図１１】本発明による半導体装置におけるブロックの
第３実施例の構成を示す図である。
第３実施例の構成を示す図である。
２０ 半導体装置
２１ コア回路
２２、２３ ブロック
３１ 入力回路
３２ パルス信号生成回路
３３ マージ回路
３４ 駆動回路
３５ ディレイ回路
３６ タイミング制御信号生成回路
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０３Ｌ 7/00 Ｇ１１Ｃ 11/34 Ｊ
Ｆターム(参考） 5B015 HH03 JJ37 KB32 KB35 KB84
QQ18
5B077 GG01 GG15 MM02
5B079 BC03 CC02 CC12 CC14 DD08
5J056 AA01 AA05 BB53 CC00 CC05
DD13 DD29 FF03 FF10 GG08
GG14 KK01
5J106 AA03 CC03 CC59 DD24 DD29
DD42 GG14 KK39
Claims (10)
- 【請求項１】外部からの複数のクロック信号にそれぞれ
同期して外部からの複数のデータを取り込む入力回路
と、 パルス信号を生成するパルス信号生成回路と、 該入力回路が取り込んだ該複数のデータを該パルス信号
のタイミングに応じた同一のタイミングに揃えて内部回
路に供給する駆動回路を含むことを特徴とする半導体装
置。 - 【請求項２】外部からの制御信号と該パルス信号とを受
け取り該制御信号を該パルス信号のタイミングに合わせ
て遅延させるディレイ回路と、 該ディレイ回路から出力される該遅延された制御信号と
該パルス信号との論理をとることによりタイミング制御
信号を生成し該タイミング制御信号を該内部回路に供給
するタイミング制御信号生成回路を含むことを特徴とす
る特徴とする請求項１記載の半導体装置。 - 【請求項３】該パルス信号生成回路は、該複数のクロッ
ク信号を１つのクロック信号に纏め、該１つのクロック
信号を該パルス信号として供給することを特徴とする請
求項１記載の半導体装置。 - 【請求項４】該パルス信号生成回路は、該複数のクロッ
ク信号のうちで最もタイミングが遅いクロック信号に同
期した信号を生成し、該生成した信号を該パルス信号と
して供給することを特徴とする請求項３記載の半導体装
置。 - 【請求項５】該パルス信号生成回路は、該複数のクロッ
ク信号にそれぞれ対応して設けられ該複数のクロック信
号のパルスに同期してセットされる複数のラッチ回路を
含み、該複数のラッチ回路が全てセットされるタイミン
グを検出することで該最もタイミングが遅いクロック信
号に同期した信号を生成することを特徴とする請求項４
記載の半導体装置。 - 【請求項６】該パルス信号生成回路は、該複数のクロッ
ク信号とは別の１つのクロック信号を外部から受け取
り、該１つのクロック信号に同期させて該パルス信号を
生成することを特徴とする請求項１記載の半導体装置。 - 【請求項７】該パルス信号生成回路は、該複数のクロッ
ク信号とは独立したタイミングの１つのクロック信号を
内部的に発生させ、該１つのクロック信号に同期させて
該パルス信号を生成することを特徴とする請求項１記載
の半導体装置。 - 【請求項８】半導体装置外部からの複数のクロック信号
にそれぞれ同期して半導体装置外部から複数のデータを
取り込み、 パルス信号を生成し、 該取り込んだ複数のデータを該パルス信号のタイミング
に応じた同一のタイミングに揃えて半導体装置内で転送
する各段階を含むことを特徴とするデータ転送方法。 - 【請求項９】外部からの制御信号と該パルス信号とを受
け取り該制御信号を該パルス信号のタイミングに合わせ
て遅延させ、 該遅延された制御信号と該パルス信号との論理をとるこ
とによりタイミング制御信号を生成し、該半導体装置内
での該複数のデータの転送先に該タイミング制御信号を
供給する各段階を含むことを特徴とする請求項８記載の
データ転送方法。 - 【請求項１０】該パルス信号を生成する段階は、該複数
のクロック信号を１つのクロック信号に纏め該１つのク
ロック信号を該パルス信号として供給することを特徴と
する請求項８記載のデータ転送方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272598A JP4741122B2 (ja) | 2001-09-07 | 2001-09-07 | 半導体装置及びデータ転送方法 |
| US10/096,425 US6671220B2 (en) | 2001-09-07 | 2002-03-13 | Semiconductor device having simplified internal data transfer |
| KR1020020014943A KR100715955B1 (ko) | 2001-09-07 | 2002-03-20 | 반도체 장치 및 데이터 전송 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272598A JP4741122B2 (ja) | 2001-09-07 | 2001-09-07 | 半導体装置及びデータ転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003085130A true JP2003085130A (ja) | 2003-03-20 |
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