KR100715955B1 - 반도체 장치 및 데이터 전송 방법 - Google Patents

반도체 장치 및 데이터 전송 방법 Download PDF

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Abstract

본 발명은 복수의 클록 신호에 각각 동기하여 복수의 데이터가 입력되는 반도체 장치에 있어서, 타이밍 제어를 간소화함으로써 제어 회로를 단순하게 하는 동시에 회로 크기를 줄인 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 외부로부터의 복수의 클록 신호에 각각 동기하여 외부로부터의 복수의 데이터를 받아들이는 입력 회로와, 펄스 신호를 생성하는 펄스 신호 생성 회로와, 상기 입력 회로가 받아들인 상기 복수의 데이터를 상기 펄스 신호의 타이밍에 대응하는 동일한 타이밍으로 일치시켜 내부 회로에 공급하는 구동 회로를 포함하는 것을 특징으로 한다.

Description

반도체 장치 및 데이터 전송 방법{SEMICONDUCTOR DEVICE HAVING SIMPLIFIED INTERNAL DATA TRANSFER}
도 1은 반도체 기억 장치 등의 반도체 장치에 대하여 종래 구성의 개략적인 일례를 도시한 개략도.
도 2는 도 1의 블록(BLK0) 및 블록(BLK1)의 구성을 도시한 블록 구성도.
도 3은 각 신호의 타이밍을 도시하는 타이밍도.
도 4는 반도체 기억 장치 등의 반도체 장치에 대하여 본 발명의 구성을 개략적으로 도시한 개략도.
도 5는 도 4의 블록(BLK0) 및 블록(BLK1)의 제1 실시예의 구성을 도시한 구성도.
도 6은 각 신호의 타이밍을 도시하는 타이밍도.
도 7은 합병 회로(merge circuit)의 회로 구성을 도시하는 회로도.
도 8은 도 7의 합병 회로의 동작을 설명하기 위한 신호 타이밍도.
도 9는 구동 회로의 회로 구성을 도시하는 회로도.
도 10은 본 발명에 따른 반도체 장치에 있어서의 블록의 제2 실시예의 구성을 도시하는 구성도.
도 11은 본 발명에 따른 반도체 장치에 있어서 블록의 제3 실시예의 구성을 도시하는 구성도.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 반도체 장치
21 : 코어 회로
22, 23 : 블록
31 : 입력 회로
32 : 펄스 신호 생성 회로
33 : 합병 회로
34 : 구동 회로
35 : 지연 회로
36 : 타이밍 제어 신호 생성 회로
본 발명은 반도체 장치에 관한 것으로, 상세하게는 복수의 클록 신호에 각각 동기하여 복수의 데이터가 입력되는 반도체 장치에 관한 것이다.
동기형 반도체 장치에서는 데이터를 클록 신호에 동기하여 래치함으로써 외부로부터 공급되는 데이터를 반도체 장치에 받아들인다. 예컨대, 반도체 기억 장치에서는 이와 같이 하여 받아들인 데이터를 메모리 셀 등을 포함하는 코어 회로에 공급하는 동시에, 코어 회로 내에서 데이터를 받아들이기 위한 타이밍을 제어하기 위한 제어 신호를 클록 신호로부터 생성하고, 이 타이밍 신호를 코어 회로에 공급한다. 코어 회로에서는, 공급된 제어 신호를 이용하여 타이밍을 제어하고, 데이터를 내부에 유지하는 등의 동작을 실행한다.
도 1은 반도체 기억 장치 등의 반도체 장치에 대하여 종래 구성의 개략적인 일례를 도시한 도면이다. 또한, 도 2는 도 1의 블록(BLK0) 및 블록(BLK1)의 구성을 도시한 도면이다.
도 1 및 도 2에 도시된 바와 같이, 블록(BLK0)에는 반도체 장치(10)의 외부로부터 타이밍이 다른 복수의 클록 신호(clk0, clk1, clk2 및 clk3)가 입력되고, 더욱이 이들 클록 신호에 각각 동기하여 복수의 데이터 신호(dat0, dat1, dat2 및 dat3)가 입력된다. 여기서, 블록(BLK0)의 입력 회로(12)는 각 클록 신호에 동기시켜 데이터 신호를 받아서 래치하는 입력 회로이다. 각각 타이밍이 다른 클록 신호(clk0, clk1, clk2 및 clk3)에 동기하여 받아들여지기 때문에, 데이터 신호(dat0, dat1, dat2 및 dat3)의 천이 타이밍은 각각 다르게 된다.
또한 블록(BLK0)에서는 펄스 신호 생성 회로(13)가 복수의 클록 신호(clk0, clk1, clk2 및 clk3)에 동기하여, 펄스 신호(pls0, pls1, pls2 및 pls3)를 각각 생성한다. 이들 펄스 신호(pls0, pls1, pls2 및 pls3)는 각각 활성화 타이밍이 다른 신호로 된다. 더욱이 블록(BLK0)에서는 구동 회로(14)가 상기 펄스 신호(pls0, pls1, pls2 및 pls3)에 기초하여 다른 전송 타이밍으로 입력 회로(12)의 래치 데이터를 코어 회로(11)에 전송한다. 즉, 이들 코어 회로(11)에 전송되는 데이터(DAT0, DAT1, DAT2 및 DAT3)는 각각 천이 타이밍이 다르게 된다.
코어 회로(11)에 전송된 데이터는 각각 코어 회로 내에서 유지될 필요가 있기 때문에, 각 코어 회로(11)에 있어서 데이터 유지 타이밍을 정하는 제어 신호가 필요하게 된다. 도 1 및 도 2의 예와 같이, 천이 타이밍이 다른 복수의 데이터 (DAT0, DAT1, DAT2 및 DAT3)를 제어하기 위해서는 각각 타이밍이 맞는 복수의 제어 신호가 필요하게 된다. 이 목적을 위하여, 블록(BLK1)이 블록(BLK0)으로부터 펄스 신호(pls0, pls1, pls2 및 pls3)를 수신하고, 펄스 신호(PLS0, PLS1, PLS2 및 PLS3)를 생성하여, 각 코어 회로(11)에 공급한다. 도 1의 예에는 그와 같은 블록 (BLK1)이 2개 설치되어 있다.
이와 같이 펄스 신호(PLS0, PLS1, PLS2 및 PLS3)를 생성할 때에는 제어 신호(sig)와 펄스 신호(pls0, pls1, pls2 및 pls3) 사이에서 임의의 논리 동작이 행하여진다. 이것은 코어 회로(11)에 있어서, 제어 신호(sig)에 대응한 데이터 유지 동작이 필요한 경우 등에 유용한 제어이다. 이 경우, 타이밍이 다른 복수의 펄스 신호(pls0, pls1, pls2 및 pls3)에 대하여 일률적으로 타이밍 마진을 얻기 위해서, 펄스 신호(pls0, pls1, pls2 및 pls3)에 맞추어 제어 신호(sig)의 타이밍을 어긋나게 할 필요가 있다. 이러한 목적을 위하여, 블록(BLK1)의 지연 회로(15)는 복수의 펄스 신호(pls0, pls1, pls2 및 pls3)를 수신하고, 이들 펄스 신호의 타이밍에 맞추어 제어 신호(sig)의 타이밍을 지연시켜, 제어 신호(sig0, sig1, sig2 및 sig3)를 생성한다. 타이밍 제어 신호 생성 회로(16)는 제어 신호(sig0, sig1, sig2 및 sig3)를 수신하고, 이들 제어 신호와 펄스 신호(pls0, pls1, pls2 및 pls3)로 논리 연산을 행하여 복수의 펄스 신호(PLS0, PLS1, PLS2 및 PLS3)를 생성한다. 이 들 펄스 신호(PLS0, PLS1, PLS2 및 PLS3)는 타이밍 제어 신호로서 장거리 배선을 통해 각 코어 회로(11)에 공급되고, 코어의 데이터 유지 동작에 사용된다.
도 3은 상기 각 신호의 타이밍을 도시하는 타이밍도이다.
상기 예에서는 다른 타이밍의 복수의 클록에 동기하여 복수의 데이터가 외부로부터 입력되고, 코어 회로로 전송될 때에도 이들 복수의 데이터가 다른 타이밍으로 전송된다. 따라서, 코어 회로에 있어서 각각의 타이밍에 대응하는 제어가 필요하게 되며, 결과적으로 복수의 타이밍 제어 신호가 필요하게 된다.
또한, 이들 복수의 타이밍 제어 신호에 대하여 논리 제어를 적용할 때에는, 각각의 타이밍에서의 논리 연산이 필요하게 되기 때문에, 전체적으로 제어 신호와 제어 회로가 복잡하게 되는 동시에 회로 크기가 커지는 결과가 된다.
이상을 감안하여, 본 발명은 복수의 클록 신호에 각각 동기하여 복수의 데이터가 입력되는 반도체 장치에 있어서, 타이밍 제어를 간소화함으로써 제어 회로를 단순하게 하는 동시에 회로 크기를 줄인 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는 외부로부터의 복수의 클록 신호에 각각 동기하여 외부로부터의 복수의 데이터를 받아들이는 입력 회로와, 펄스 신호를 생성하는 펄스 신호 생성 회로와, 상기 입력 회로가 받아들인 상기 복수의 데이터를 상기 펄스 신호의 타이밍에 대응하는 동일한 타이밍으로 일치시켜 내부 회로에 공급하는 구동 회로를 포함하는 것을 특징으로 한다.
상기 반도체 장치에 있어서는, 다른 타이밍의 복수의 클록 신호에 동기하여 입력된 데이터를 펄스 신호 등의 타이밍 신호에 타이밍을 일치시켜 반도체 장치 내에서 전송함으로써, 내부 동작을 복수의 클록에 대응하여 개별적으로 제어하는 것이 아니라, 하나의 클록 신호에 기초하여 제어할 수 있다. 따라서, 종래 기술에 있어서 다른 타이밍에 대응하여 필요하였던 제어 회로나 신호 배선을 줄일 수 있게 되어, 제어를 용이하게 함과 동시에 회로 크기를 줄일 수 있다.
본 발명의 실시 형태의 일례에 따르면, 펄스 신호 생성 회로는 복수의 클록 신호를 하나의 클록 신호로 합병하여, 이 하나의 클록 신호를 펄스 신호로서 공급한다. 즉 예컨대, 복수의 클록 신호 중에서 가장 타이밍이 느린 클록 신호에 동기한 신호를 생성하고, 생성한 신호를 펄스 신호로서 공급한다.
또한, 본 발명의 다른 실시 형태에 따르면, 펄스 신호 생성 회로는 복수의 클록 신호와는 별도로 하나의 클록 신호를 외부로부터 수신하고, 이 하나의 클록 신호에 동기시켜 펄스 신호를 생성한다.
또한, 본 발명의 다른 실시 형태에 따르면, 펄스 신호 생성 회로는 복수의 클록 신호와는 독립된 타이밍의 하나의 클록 신호를 내부적으로 발생시키고, 이 하나의 클록 신호에 동기시켜 펄스 신호를 생성한다.
이하, 본 발명의 실시예를 첨부 도면을 이용하여 상세히 설명한다.
도 4는 반도체 기억 장치 등의 반도체 장치에 대하여 본 발명의 구성을 개략적으로 도시한 도면이다. 또한, 도 5는 도 4의 블록(BLK0) 및 블록(BLK1)의 제1 실 시예의 구성을 도시한 도면이다.
도 4 및 도 5에 도시된 바와 같이, 블록(BLK0)(22)에는 반도체 장치(20) 외부로부터 타이밍이 다른 복수의 클록 신호(clk0, clk1, clk2 및 clk3)가 입력되고, 더욱이 이들 클록 신호에 각각 동기하여 복수의 데이터 신호(dat0, dat1, dat2 및 dat3)가 입력된다.
블록(22)은 도 5에 도시된 바와 같이, 복수의 입력 회로(31), 복수의 펄스 신호 생성 회로(32), 합병 회로(33) 및 복수의 구동 회로(34)를 포함한다.
입력 회로(31)는 각 클록 신호에 동기시켜 데이터 신호를 받아서 래치한다. 각각 타이밍이 다른 클록 신호(clk0, clk1, clk2 및 clk3)에 동기하여 받아들여지기 때문에, 데이터 신호(dat0, dat1, dat2 및 dat3)의 천이 타이밍은 각각 다르게 된다.
펄스 신호 생성 회로(32)는 복수의 클록 신호(clk0, clk1, clk2 및 clk3)에 동기하여, 펄스 신호(pls0, pls1, pls2 및 pls3)를 각각 생성한다. 이들 펄스 신호(pls0, pls1, pls2 및 pls3)는 각각 활성화 타이밍이 다른 신호로 된다.
합병 회로(33)는 복수의 펄스 신호(pls0, pls1, pls2 및 pls3)를 하나의 펄스 신호로 합병하여, 펄스 신호(plsz)로서 출력한다. 이 펄스 신호(plsz)가 구동 회로(34)에 공급된다.
구동 회로(34)는 상기 펄스 신호(plsz)에 기초한 전송 타이밍으로 입력 회로 (31)의 래치 데이터를 코어 회로(21)에 전송한다. 즉, 이들 코어 회로(21)에 전송되는 데이터(DAT0, DAT1, DAT2 및 DAT3)는 천이 타이밍이 동일하게 일치되어 있게 된다.
코어 회로(21)에 전송된 데이터는 각각 코어 회로 내에서 유지될 필요가 있기 때문에, 각 코어 회로(21)에 있어서 데이터 유지 타이밍을 정하는 제어 신호가 필요하게 된다. 도 1 및 도 2의 종래예에는 천이 타이밍이 다른 복수의 데이터 (DAT0, DATl, DAT2 및 DAT3)를 제어하기 위하여 각각에 타이밍이 맞는 복수의 타이밍 제어 신호가 필요했지만, 도 4 및 도 5에 도시되는 본 발명에 있어서, 복수의 데이터는 동일한 천이 타이밍으로 일치되어 있기 때문에, 타이밍 제어 신호는 1종류이라도 좋다.
블록(BLK1)(23)은 지연 회로(35)와 타이밍 제어 신호 생성 회로(36)를 포함한다. 블록(23)은 블록(22)으로부터 펄스 신호(plsz)를 수신하고, 펄스 신호(PLSZ)를 생성하여 각 코어 회로(21)에 공급한다. 도 4의 예에서, 그와 같은 블록(BLK1)이 2개 설치되어 있다.
지연 회로(35)는 펄스 신호(plsz)에 대하여 소정의 타이밍 마진을 얻기 위해서, 펄스 신호(plsz)에 맞추어 제어 신호(sig)의 타이밍을 어긋나게 한다. 즉, 지연 회로(35)는 펄스 신호(plsz)를 수신하고, 이 타이밍에 맞추어 제어 신호(sig)의 타이밍을 지연시켜, 제어 신호(sigz)를 생성한다. 타이밍 제어 신호 생성 회로(36)는 제어 신호(sigz)를 수신하고, 이 제어 신호와 펄스 신호(plsz)로 논리 동작을 행하여 펄스 신호(PLSZ)를 생성한다. 이 펄스 신호(PLSZ)가 타이밍 제어 신호로서 장거리 배선을 통해 각 코어 회로(21)에 공급되고, 코어의 데이터 유지 동작에 사용된다.
도 6은 상기 각 신호의 타이밍을 도시하는 타이밍도이다. 도 6에 도시된 바와 같이, 복수의 펄스 신호(pls0, pls1, pls2 및 pls3)를 하나의 펄스 신호로 합병하여, 펄스 신호(plsz)를 생성한다. 또한, 이 펄스 신호(plsz)에 기초하여 제어 신호(sig)의 타이밍을 지연시켜, 제어 신호(sigz)를 생성한다. 더욱이 제어 신호 (sigz)와 펄스 신호(plsz)로 논리 동작을 행하여 펄스 신호(PLSZ)를 생성한다.
전술한 바와 같이, 본 발명에 따른 반도체 장치에서는 다른 타이밍의 복수의 클록 신호에 동기하여 입력된 데이터를 타이밍을 일치시켜 반도체 장치 내에서 전송함으로써, 내부 동작을 복수의 클록에 대응하여 개별로 제어하는 것이 아니라, 하나의 클록 신호에 기초하여 제어할 수 있다. 따라서, 종래 기술에 있어서 다른 타이밍에 대응하여 필요하였던 제어 회로나 신호 배선을 줄일 수 있게 되어, 제어를 용이하게 함과 동시에 회로 크기를 줄일 수 있다.
도 7은 합병 회로(33)의 회로 구성을 도시하는 회로도이다. 또한, 도 8은 도 7의 합병 회로(33)의 동작을 설명하기 위한 신호 타이밍도이다.
도 7의 합병 회로(33)는 NAND 회로(41 내지 50), 인버터(52 내지 61) 및 NOR 회로(65 및 66)를 포함한다. NAND 회로(42 및 43)는 래치를 형성한다. 이 래치에 있어서, 펄스 신호(pls0)가 HIGH로 되면, 래치 입력 노드의 신호(bpls0)가 LOW로 되고, 래치 출력(nb0)이 HIGH로 셋트된다. 래치 출력(nb0)이 HIGH인 상태에서, 리셋 신호(rst)가 HIGH로 되면 리셋된다. 이 동작은 NAND 회로(44 및 45)가 구성하는 래치, NAND 회로(46 및 47)가 구성하는 래치 및 NAND 회로(48 및 49)가 구성하는 래치에 대해서 동일하다. 따라서, 복수의 펄스 신호(pls0 내지 pls3)의 모든 신호 에 펄스 신호가 도달하면, 모든 래치가 셋트되고, NAND 회로(50)의 출력 신호(nc)는 LOW로 된다.
신호(nc)가 LOW로 될 때, 가장 느린 펄스(도 8의 예에서는 pls3)의 반전 신호(bpls3)는 LOW이기 때문에, 신호(bpls0 내지 bpls3)의 AND에 상당하는 인버터 (56)의 출력(na)은 LOW 상태이다. 따라서, 신호(nc)의 LOW에 응답하여, NOR 회로 (65)의 출력이 HIGH로 되고, 합병 회로(33)의 출력(plsz)은 HIGH로 된다.
가장 느린 펄스(도 8의 예에서는 pls3)가 LOW로 복귀하면, 모든 신호(bpls0 내지 bpls3)가 전부 HIGH로 되고, 인버터(56)의 출력(na)은 HIGH로 된다. 이에 응답하여, NOR 회로(65)의 출력은 LOW로 복귀하고, 합병 회로(33)의 출력(plsz)도 LOW로 복귀한다.
또한, 전술한 바와 같이 NOR 회로(65)의 출력이 LOW로 되면, NOR 회로(66)의 출력은 HIGH로 되고, 인버터(59 내지 61)로 이루어지는 지연 소자열의 지연 시간의 기간만큼 리셋 신호(rst)는 HIGH로 된다. 이 리셋 신호(rst)에 의해서 모든 래치가 리셋되고, 래치 출력(nb0 내지 nb3)은 LOW로 된다.
이상과 같이 하여, 도 7 및 도 8에 구성 및 동작이 도시되는 합병 회로(33)는 모든 펄스 신호(pls0 내지 pls3)가 도달하면, 소정 기간만큼 HIGH로 되는 펄스 신호(plsz)를 출력한다. 즉, 모든 펄스 신호(pls0 내지 pls3) 중에서 가장 느린 펄스 신호에 타이밍을 맞추어 펄스 신호(plsz)를 출력하게 된다. 이와 같이 하여, 가장 느린 펄스 신호에 타이밍을 맞춘 복수의 펄스 신호의 합병 동작이 실현된다.
도 9는 도 5의 구동 회로(34)의 회로 구성을 도시하는 회로도이다. 이 구동 회로(34)가 합병 회로(33)로부터의 펄스 신호(plsz)에 기초한 타이밍으로 입력 회로(31)로부터의 데이터 신호를 각 코어 회로(21)에 전송한다. 또 입력 회로(31)는 반도체 장치의 동기 입력에 사용되는 통상의 입력 회로로서, 그 구성에 대해서는 생략한다.
도 9의 구동 회로(34)는 게이트 기능이 부착된 인버터(71 및 72)와, 인버터 (73 내지 77)를 포함한다. 게이트 기능이 부착된 인버터(72)의 구성은, 확대하여 도시된 바와 같이 PMOS 트랜지스터(81 및 82)와 NMOS 트랜지스터(83 및 84)를 포함하며, 통상의 인버터[PMOS 트랜지스터(81)와 NMOS 트랜지스터(84)]에 대하여, PMOS 트랜지스터(82)와 NMOS 트랜지스터(83)로 게이트 기능을 부가한 것이다. 신호 (plsx)가 LOW이고 신호(bplsx)가 HIGH일 때, 게이트가 열려 인버터가 기능한다. 또한, 게이트 기능이 부착된 인버터(71)의 구성은 게이트 기능이 부착된 인버터(72)의 구성과는 반대이며, 신호(plsx)가 HIGH이고, 신호(bplsx)가 LOW일 때, 게이트가 열려 인버터가 동작한다.
합병 회로(33)로부터의 펄스 신호(plsz)가 HIGH로 되면, 신호(plsx)는 HIGH이고, 신호(bplsx)는 LOW로 되고, 게이트 기능이 부착된 인버터(71)는 인버터로서 기능한다. 따라서, 이때 입력 회로(31)로부터 공급되는 데이터[data#(#=0, 1, 2, 3)]가 인버터열을 통하여 전파하여, 데이터(DAT#)로서 구동 회로(34)로부터 출력된다. 그 후 펄스 신호(plsz)가 LOW로 복귀하면, 게이트 기능이 부착된 인버터(72)가 인버터로서 기능하여, 인버터(73)와 함께 형성하는 래치에 데이터를 유지한다. 이에 의해, 그 후 새로운 펄스 신호[plsz(HIGH)]가 도달할 때까지, 구동 회로(34)는 동일한 데이터를 계속 유지하며 출력한다.
이와 같이 하여, 구동 회로(34)는 펄스 신호(plsz)가 HIGH로 되는 타이밍에서 입력 회로(31)로부터의 데이터를 각 코어 회로(11)에 전송하고, 이어서 펄스 신호(plsz)가 HIGH로 될 때까지 데이터를 계속 구동한다.
도 10는 본 발명에 따른 반도체 장치에서의 블록의 제2 실시예의 구성을 도시한 도면이다. 도 10에 있어서, 도 5와 동일한 구성 요소는 동일한 번호로 참조한다.
도 10의 블록(22A)은 복수의 입력 회로(31), 복수의 구동 회로(34) 및 펄스 신호 생성 회로(91)를 포함한다.
도 10에 도시되는 블록(22A)에는, 반도체 장치 외부로부터 타이밍이 다른 복수의 클록 신호(clk0, clk1, clk2 및 clk3)가 입력되고, 더욱이 이들 클록 신호에 각각 동기하여 복수의 데이터 신호(dat0, dat1, dat2 및 dat3)가 입력된다. 또한, 블록(22A)에는 반도체 장치 외부로부터 클록 신호(clkz)가 공급된다.
입력 회로(31)는 각 클록 신호에 동기하여 데이터 신호를 받아서 래치한다. 펄스 신호 생성 회로(91)는 클록 신호(clkz)에 동기하여, 펄스 신호(plsz)를 생성한다. 이 펄스 신호(plsz)는 구동 회로(34)에 공급된다.
구동 회로(34)는 상기 펄스 신호(plsz)에 기초한 전송 타이밍으로 입력 회로 (31)의 래치 데이터를 코어 회로(21)(도 4 참조)에 전송한다. 즉, 이들 코어 회로 (21)에 전송되는 데이터(DAT0, DAT1, DAT2 및 DAT3)는 천이 타이밍이 동일하게 일치되어 있게 된다.
블록(23)은 도 5에 도시되는 구성과 동일하며, 블록(22A)으로부터 펄스 신호 (plsz)를 수신하고, 펄스 신호(PLSZ)를 생성하여 각 코어 회로(21)에 공급한다.
전술한 바와 같이, 본 발명에 따른 반도체 장치에서는 다른 타이밍의 복수의 클록 신호에 동기하여 입력된 데이터를 외부로부터 공급되는 별도의 클록 신호의 타이밍에 일치시켜 반도체 장치 내에서 전송함으로써, 내부 동작을 복수의 클록에 대응하여 개별적으로 제어하는 것이 아니라, 하나의 클록 신호에 기초하여 제어할 수 있다. 따라서, 종래 기술에서 다른 타이밍에 대응하여 필요하였던 제어 회로나 신호 배선을 줄일 수 있게 되어, 제어를 용이하게 함과 동시에 회로 크기를 줄일 수 있다.
도 11은 본 발명에 따른 반도체 장치의 블록의 제3 실시예의 구성을 도시한 도면이다. 도 11에 있어서, 도 5와 동일한 구성 요소는 동일한 번호로 참조한다.
도 11의 블록(22B)은 복수의 입력 회로(31), 복수의 구동 회로(34) 및 펄스 신호 생성 회로(92)를 포함한다.
도 11에 도시되는 블록(22B)에는 반도체 장치 외부로부터 타이밍이 다른 복수의 클록 신호(clk0, clk1, clk2 및 clk3)가 입력되고, 더욱이 이들 클록 신호에 각각 동기하여 복수의 데이터 신호(dat0, dat1, dat2 및 dat3)가 입력된다.
입력 회로(31)는 클록 신호에 동기하여 데이터 신호를 받아서 래치한다. 펄스 신호 생성 회로(92)는 외부로부터 공급되는 클록 신호에 동기하여 동작하는 것이 아니라, 오실레이터 등의 기능을 이용함으로써, 외부 클록 신호에 동기하지 않는 펄스 신호(plsz)를 생성한다. 이 펄스 신호(plsz)가 구동 회로(34)에 공급된다.
구동 회로(34)는 외부 클록에 동기하지 않는 펄스 신호(plsz)에 기초한 전송 타이밍에서 입력 회로(31)의 래치 데이터를 코어 회로(21)(도 4 참조)에 전송한다. 즉, 이들 코어 회로(21)에 전송되는 데이터(DAT0, DAT1, DAT2 및 DAT3)는 동일한 천이 타이밍을 각각 갖는다. 블록(23)은 도 5에 도시되는 구성과 동일하며, 블록 (22B)으로부터 펄스 신호(plsz)를 수신하고, 펄스 신호(PLSZ)를 생성하여 각 코어 회로(21)에 공급한다.
전술한 바와 같이, 본 발명에 따른 반도체 장치에 있어서, 다른 타이밍의 복수의 클록 신호에 동기하여 입력된 데이터를 외부로부터 제공된 클록 신호와는 독립된 타이밍의 펄스 신호에 일치시켜 반도체 장치 내에서 전송함으로써, 내부 동작을 복수의 클록에 대응하여 개별로 제어하는 것이 아니라, 하나의 클록 신호에 기초하여 제어할 수 있다. 따라서, 종래 기술에 있어서 다른 타이밍에 대응하여 필요하였던 제어 회로나 신호 배선을 줄일 수 있게 되어, 제어를 용이하게 함과 동시에 회로 크기를 줄일 수 있다.
상기 실시예의 설명에서는, 복수의 클록 신호에 동기하여 복수의 데이터가 입력된다고 했지만, 여기서 말하는 복수의 클록 신호는, 예컨대, 반도체 기억 장치에 공급되는 복수의 데이터 스트로브 신호이어도 상관없다. 또한 복수의 데이터 신호는, 반도체 장치에 입력되는 임의의 내용을 갖는 신호이면 좋고, 예컨대, 반도체 기억 장치의 어드레스 신호, 제어 신호, 명령 신호 등도 좋다.
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예로 한정되는 것이 아니라, 특허 청구의 범위에 기재된 범위 내에서 여러가지 변형이 가능하다.
본 발명에 따른 반도체 장치에서는 다른 타이밍의 복수의 클록 신호에 동기하여 입력된 데이터를 타이밍을 일치시켜 반도체 장치 내에서 전송함으로써, 내부 동작을 복수의 클록에 대응하여 개별로 제어하는 것이 아니라, 하나의 클록 신호에 기초하여 제어할 수 있다. 따라서, 종래 기술에서 다른 타이밍에 대응하여 필요하였던 제어 회로나 신호 배선을 줄일 수 있게 되어, 제어를 용이하게 함과 동시에 회로 크기를 줄일 수 있다.

Claims (10)

  1. 외부로부터 공급된 각각의 클록 신호에 동기하여 외부로부터의 각각의 데이터를 받아들이는 입력 회로와,
    펄스 신호를 생성하는 펄스 신호 생성 회로와,
    상기 입력 회로가 받아들인 각각의 데이터를 상기 펄스 신호에 대응하는 동일한 타이밍으로 내부 회로에 공급하는 구동 회로
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    외부로부터의 제어 신호와 상기 펄스 신호를 수신하여 상기 제어 신호를 상기 펄스 신호의 타이밍에 맞추어 지연시키는 지연 회로와,
    상기 지연 회로로부터 공급되는 지연된 제어 신호와 상기 펄스 신호를 논리 연산하여 타이밍 제어 신호를 생성하는 타이밍 제어 신호 생성 회로를 더 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 펄스 신호 생성 회로는 상기 클록 신호를 단일 클록 신호로 합병한 다음, 그 단일 클록 신호를 상기 펄스 신호로서 공급하는 것인 반도체 장치.
  4. 제3항에 있어서, 상기 펄스 신호 생성 회로는 가장 느린 타이밍을 갖는 클록 신호 중 하나에 동기하는 신호를 생성한 다음, 그 생성한 신호를 상기 펄스 신호로서 공급하는 것인 반도체 장치.
  5. 제4항에 있어서, 상기 펄스 신호 생성 회로는, 각각의 클록 신호에 대응하며 상기 각각의 클록 신호의 펄스에 동기하여 셋트되는 복수의 래치 회로를 포함하며, 상기 복수의 래치 회로가 전부 셋트되는 타이밍을 검출함으로써 상기 가장 느린 타이밍을 갖는 클록 신호 중 하나에 동기하는 신호를 생성하는 것인 반도체 장치.
  6. 제1항에 있어서, 상기 펄스 신호 생성 회로는 상기 클록 신호 외에, 외부로부터 단일 클록 신호를 수신한 다음, 그 단일 클록 신호에 동기하여 상기 펄스 신호를 생성하는 것인 반도체 장치.
  7. 제1항에 있어서, 상기 펄스 신호 생성 회로는 상기 클록 신호와 독립된 타이밍을 갖는 단일 클록 신호를 내부적으로 생성한 다음, 그 단일 클록 신호에 동기하여 상기 펄스 신호를 생성하는 것인 반도체 장치.
  8. 반도체 장치의 외부로부터 공급된 각각의 클록 신호에 동기하여 반도체 장치의 외부로부터의 데이터를 받아들이는 단계와,
    펄스 신호를 생성하는 단계와,
    상기 받아들인 데이터를 상기 펄스 신호에 대응하는 동일한 타이밍으로 반도체 장치 내에서 전송하는 단계
    를 포함하는 데이터 전송 방법.
  9. 제8항에 있어서,
    상기 반도체 장치의 외부로부터의 제어 신호를 수신하는 단계와,
    상기 제어 신호를 상기 펄스 신호의 타이밍에 맞추어 지연시키는 단계와,
    상기 지연된 제어 신호와 상기 펄스 신호를 논리 연산하여 타이밍 제어 신호를 생성하는 단계
    를 포함하고,
    상기 타이밍 제어 신호는 상기 받아들인 데이터가 전송되는 목적지에 보내어지는 것인 데이터 전송 방법.
  10. 제8항에 있어서, 상기 펄스 신호를 생성하는 단계는 상기 클록 신호를 단일 클록 신호로 합병한 다음, 그 단일 클록 신호를 상기 펄스 신호로서 공급하는 것인 데이터 전송 방법.
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