KR100416208B1

KR100416208B1 - 코어 주파수의 기분수를 포함하는 주파수에서의 소스 동기전송을 위한 방법 및 장치

Info

Publication number: KR100416208B1
Application number: KR10-2001-7013744A
Authority: KR
Inventors: 로드리게즈파블로엠.; 더글라스케네스알.; 일크바하르앨퍼; 멀조노해리
Original assignee: 인텔 코오퍼레이션
Priority date: 1999-04-27
Filing date: 2000-04-18
Publication date: 2004-01-28
Also published as: AU4646700A; GB2363877B; KR20010113900A; CN1349629A; US6311285B1; WO2000065457A2; WO2000065457A3; DE10084516T1; TW546934B; GB2363877A; DE10084516B4; GB0125520D0; CN1150466C

Abstract

기재된 장치는 신호 드라이버 회로 및 스트로브 신호 드라이버 회로를 포함한다. 신호 드라이버 회로는 제1 주파수의 기분수배인 코어 클럭 주파수로 동작하는 코어로부터의 코어 신호에서 상기 제1 주파수로 제1 신호에 대한 사이클을 생성하도록 연결된다. 스트로브 신호 드라이버 회로는 스트로브 신호에 의해 트리거되는 상기 제1 신호의 래칭이 가능하도록 상기 사이클의 중간 지점에서 스트로브 신호를 생성하도록 연결된다.

Description

코어 주파수의 기분수를 포함하는 주파수에서의 소스 동기 전송을 위한 방법 및 장치{A METHOD AND APPARATUS FOR SOURCE SYNCHRONOUS TRANSFERS AT FREQUENCIES INCLUDING AN ODD FRACTION OF A CORE FREQUENCY}

컴퓨터 또는 다른 처리 시스템에서의 처리량에 대한 하나의 한계는 시스템내의 소자들 및/또는 집적 회로들 간의 인터커넥션(interconnection)이다. 또한, 인터커넥션 회로는 통상적으로 소자 상에서 상당한 양의 전력 및 공간을 소모한다. 개선된 인터커넥트 기술은 유익하게 소자간에 보다 빠른 시그널링을 가능하도록 하여, 시스템 처리량을 증가시킨다. 또한, 개선된 인터커넥트 기술은 보다 빠른 시그널링을 가능하게 하거나 또는 시그널링 회로의 영역 또는 전력 소비를 감소시킬 수 있는 상이한 시그널링 레벨을 가능하게 할 수 있다.

일부 경우에, 인터커넥트 회로는 소자 생성 또는 요구 데이터와 같이 빠르게 데이터 전송하는 것이 불가능하다. 이 문제를 해결하기 위한 종래 기술에서의 하나의 메커니즘은 소자의 코어(core) 부분보다 더 낮은 주파수에서 동작하는 버스 인터페이스를 제공하는 것이다. 예를 들면, 많은 인텔 펜티엄 프로세서는 우분수배율(even fractional multiplier)(예, 1:2, 1:3, 등의 버스 대 코어 주파수 비) 또는 기분수배율(odd fractional multiplier)(예, 2:3, 2:5, 등의 버스 대 코어 주파수 비)로 동작하는 코어 주파수를 가진다.

그러나, 이들 프로세서는 일반적으로 일반 시스템 버스와 인터페이스하기 위해 소스 동기 스킴(source synchronous scheme)을 사용하지 않는다. 일부 프로세서가 캐시 메모리와의 인터페이스를 위해 백 사이드 버스(back side bus)를 사용함에 따라, 시스템 버스와의 인터페이스는 프런트 사이드 버스(front side bus)로 불리운다. 프런트 사이드 버스는 통상적으로, 데이터 또는 커맨드 신호와 함께 전송되는 신호가 통상적인 소스 동기 배열에서 이루어지는 것처럼 전송된다기 보다는, 신호가 공통 시스템 클럭 신호에 대해 래치 및 캡처되는 클러킹 스킴(clocking scheme)을 사용한다.

또한, 종래 기술의 프로세서는 소스 동기 시그널링을 사용하는 백 사이드 버스를 포함한다. 사실상 이러한 소스 동기 시그널링은 인텔 펜티엄 Ⅱ 프로세서와 같은 프로세서에서 코어 클럭 주파수의 우분수를 이용하여 이루어졌다. 그러나, 종래 기술의 프로세서는 코어 클럭 주파수의 기분수인 버스 주파수에서의 고속 동작을 위해 적절한 소스 동기 인터페이스를 구현하지 못할 수 있다.

본 발명은 소자간의 신호 전송 분야에 관한 것이다. 특히, 본 발명은 코어 주파수에 대한 여러 주파수 비율에서의 신호의 소스 동기 송신에 관한 것이다.

본 발명은 첨부된 도면의 형태로 한정되지 않고 예시적인 방법으로 도시되어 있다.

도1은 현재 설명되는 소스 동기 기술을 이용하는, 드라이버 및 수신기를 포함하는 시스템의 일실시예를 도시한 도면.

도2는 데이터 버스에 대해 균형된 소스 동기 드라이버의 일실시예를 도시한 도면.

도3은 도2의 소스 동기 드라이버의 일실시예에 의해 생성되는 파형을 도시한 도면.

도4는 데이터, 어드레스 및 커맨드 신호를 포함하는 소스 동기 인터페이스를도시한 도면.

도5는 클럭 신호의 상승 및 하강 에지에서 출력 신호를 제공할 수 있는 래치 소자의 일실시예를 도시한 도면.

도6은 클럭 신호의 상승 및 하강 에지에서 출력 신호를 제공할 수 있고, 클럭 신호로부터 프리드라이버 노드까지 해당하는 게이트 지연을 갖는 래치 소자의 다른 실시예를 도시한 도면.

발명의 요약

코어 주파수의 기분수를 포함하는 주파수에서의 소스 동기 전송을 위한 장치 및 방법이 기재되어 있다. 기재된 장치는 신호 드라이버 회로 및 스트로브 신호 드라이버 회로를 포함한다. 신호 드라이버 회로는 제1 주파수의 기분수배인 코어 클럭 주파수로 동작하는 코어로부터의 코어 신호에서 상기 제1 주파수로 제1 신호에 대한 사이클을 생성하도록 연결된다. 스트로브 신호 드라이버 회로는 스트로브 신호에 의해 트리거되는 상기 제1 신호의 래칭이 가능하도록 상기 사이클의 중간 지점에서 스트로브 신호를 생성하도록 연결된다.

다음의 설명은 코어 주파수의 기분수를 포함하는 주파수에서의 소스 동기 전송을 위한 장치 및 방법을 제공한다. 다음의 설명에서, 본 발명의 보다 완전한 이해를 제공하기 위해, 신호명, 주파수 비율, 회로 배열 및 로직 분할/통합 선택과 같은 많은 특정 세부 사항들이 제시되어 있다. 그러나, 이 기술분야에서 통상의 지식을 가진 자에게는, 이러한 특정 세부 사항없이 본 발명이 실시될 수 있다는 것이 이해될 것이다. 다른 예에서, 본 발명을 모호하지 않게 하기 위해, 제어 구조 및 게이트 레벨 회로들은 상세히 도시되지 않았다. 포함된 설명으로써, 이 기술분야의 통상의 지식을 가진 자는, 과도한 실험없이, 필요한 로직 회로를 구현할 수 있을 것이다.

여기서 기재된 소스 동기 회로는 코어 주파수의 기분수인 주파수에서 고속 소스 동기 시그널링을 가능하게 할 수 있다. 이 특징은 프로세서와 같은 소자가 보다 높은 주파수로 동작하거나, 또는 우분수 또는 동일-주파수 인터페이스만을 이용할 때에 가능한 것보다 더 높은 주파수로 동작하는 버스 인터페이스를 가질 수 있게 한다. 대안적으로, 이 특징은 보다 큰 로드(예, 더 많은 메모리 장치)가 버스와 인터페이스하는 소자의 코어 동작 주파수에 영향없이 버스 상에 배치될 수 있게 한다.

여기서 기재되는 소스 동기 회로의 일부 실시예는 또한 소스 동기 신호와 그들의 연관된 스트로브 (클럭) 신호간에 근사하게 매칭되는 타이밍을 위해 설계된 많은 특징들을 구현한다. 예를 들면, 일부 실시예는 데이터 및 스트로브 클럭 모두에 동일한 로딩을 유지하기 위해, 미사용되지만 접속된 일련의 래치에 대해 클럭을 라우팅할 수 있다. 일부 실시예는 래치가 상승 또는 하강 에지에서 트리거 오프(trigger off)되는지는 상관없이, 클럭으로부터 데이터 출력까지 동일한 게이트 지연을 갖는 래치 소자를 사용할 수 있다. 이 특성은, 코어 주파수의 기분수인 버스 주파수에서 버스 사이클이 코어 클럭의 반대 에지에서 시작 및 종료하기 때문에, 이러한 주파수가 사용되는 경우에 유리할 수 있다.

도1은 기분수를 포함하는, 다수의 코어 대 버스 주파수 비로 동작할 수 있는 소스 동기 드라이버(100) 및 수신기(180)의 일반적인 실시예를 도시하고 있다. 드라이버(100)는 코어 클럭 주파수로 동작하는 코어(110)를 갖는다. 신호 및 스트로브는 신호 라인(171 및 175)을 통해 수신기(180)로 각각 송신되고, 동일한 주파수, 코어 주파수의 우분수(예, 1/2, 1/3 등) 또는 코어 주파수의 기분수(예, 2/3, 2/5 등)로 천이될 수 있다. 기분수 인터페이스를 수용하기 위해, 드라이버(100)는 신호 라인(112)상에 제공되는 코어 클럭 신호의 상승 및 하강 클럭 에지 모두에서 신호및/또는 스트로브를 구동할 수 있다.

사이클은 코어(110)에서 신호 라인(116)상에 형성되는 사이클 요구로 시작한다. 코어(110)는 또한 신호 라인(171)상에서 출력 드라이버 회로(170)에 의해 구동되도록 신호 라인(114)상에 입력 신호를 생성한다. 인에이블/스트로브 생성 회로(130)는 사이클 요구를 수신하고, 입력 신호를 래치하여 이것을 스트로브와 동기된 버스로 구동시키기 위해 적합한 신호를 생성한다.

제1 신호 래치(160)는 코어 클럭 신호를 수신하도록 결합되는 상승 에지 트리거 래치(rising edge triggered latch)이다. 이 래치는 코어 클럭 신호의 상승 에지에서 입력 신호를 프리드라이버 노드(161)로 패스한다. 제2 신호 래치(162)는 코어 클럭 신호를 수신하도록 결합되는 하강 에지 트리거 래치이다. 이 래치는 코어 클럭 신호의 하강 에지에서 입력 신호를 프리드라이버 노드(161)로 패스한다.

인에이블/스트로브 생성 회로(130)는 모드 입력(122)에서 수신된 신호에 따라 인에이블 라인(132, 134)상에서 래치(160, 162)에 대한 인에이블 신호를 생성한다. 기분수 모드(예, 2:N, N=3,5,등)에서, 인에이블 신호는 래치가 선택적으로 인에이블 되도록 하여, 후속 입력 신호 천이가 코어 클럭의 상승 및 하강 에지에서 프리드라이버 노드(161)로 구동되게 된다. 우분수 모드(예, 1:1, 1:2, 1:3)에서, 신호는 코어 클럭 신호의 동일한 에지에서 오프로 구동되어, 2개 래치 중의 하나는 사용될 필요가 없게 된다.

소스 동기 배열에서, 드라이버에 의해 수신기로 송신된 스트로브 또는 클럭 신호는 통상적으로 송신된 신호를 래치하기 위해 수신기에 의해 사용된다. 도시된바와 같이, 스트로브는 선택 결합 블록(optional combinational block)(185)을 통해 패스되어 래치(190)를 클러킹한다. 스트로브는 일반적으로, 수신된 신호를 적절히 래치하기 위해, 신호가 송신되는 사이클에서 중간 지점에 위치된다(즉, 이것은 래치를 천이 또는 트리거한다). 일부 실시예에서, 스트로브는 사이클의 중간 지점에 센터링되거나 또는 근사하게 센터링된다. 스트로브 위치는, 스트로브가 함께 송신된 신호를 래치하는데 이용가능한 한 다른 실시예에서 달라질 수 있다.

스트로브 신호의 위치를 센터링 또는 조정하기 위해서, 선택 지연 회로(150)가 사용될 수 있다. 도시된 실시예에서, 코어 클럭 신호가 지연되어, 지연된 클럭 신호(DCLK)가 신호 라인(152)상에 생성된다. 그리고 나서, 지연된 클럭 신호는 래치(160, 162)와 유사한 방식으로, 상승 에지 트리거 래치(164) 및 하강 에지 트리거 래치(166)를 트리거하는데 사용된다. 지연된 클럭 신호는 코어 클럭이 천이되지 않은 위치에서 스트로브 에지가 놓여지도록 사용될 수 있다. 예를 들면, 2/3 버스 대 코어 주파수 비가 사용된 경우, 버스 사이클의 중심점에서 스트로브를 트리거하는데 이용할 수 있는 코어 클럭 신호(상승 또는 하강)의 천이가 존재하지 않을 것이다.

대안적으로, 코어 주파수가 버스 주파수보다 큰 경우에, 스트로브는 버스 사이클에서의 다른 중간 지점에서 생성될 수 있다. 예를 들면, 버스 사이클 시작 후에 발생하는 내부 코어 클럭 천이가 스트로브를 생성하는데 사용될 수 있다. 이 스트로브는 센터링되지 않을 수 있지만, 여전히 신호를 래치하는데 사용되어, 일부 실시예에서 선택 지연 회로(150)의 필요성을 없앨 수 있다. 선택 결합 블록(185)은지연되지 않은 스트로브에 의해 캡처된 신호를 적절히 캡처할 수 있도록 하는데 사용될 수 있다.

인에이블/스트로브 생성 회로(130)는, 모드 입력(122)에 의해 나타난 모드에 따라, 신호 라인(136, 138)상에 래치(164, 166)를 위한 적합한 인에이블 신호를 생성한다. 이에 따라, 래치(164, 166)는 기분수 모드에서 스트로브 프리드라이버 노드(165)를 교번적으로 구동시킨다. 우분수 모드에서, 스트로브는 코어 클럭 신호의 하나의 에지에서 구동 오프되어, 2개의 래치 중 단지 하나만을 사용할 필요가 있게 된다. 인에이블/스트로브 생성 회로(130)는 또한 양쪽 래치에 모두 공급되는 입력 스트로브 신호를 신호 라인(140)상에 생성한다.

데이터가 드라이버(100)로부터 수신기(180)로 구동되면, 출력 인에이블(OE) 신호가 신호 라인(172, 176)상에서 표명되거나(asserted) 또는 표명된 상태로 남아서 신호 및 스트로브 출력 드라이버 회로(170, 174)를 각각 인에이블시킨다. 신호 및 스트로브는 코어 클럭 신호에 기반하여 제어된 관계로 수신기에 구동되도록 동기되어 진다. 수신기(180)내의 래치(190)는 스트로브 입력에 기반하여 신호를 래치하고, 수신기내에서 사용하기 위해 노드(192)에 신호를 제공한다. 따라서, 도1의 실시예는 버스 사이클이 드라이버(100)의 코어 주파수의 기분수인 주파수에서 동작할 때에도, 버스 사이클내의 중간 지점에 제공되는 스트로브를 이용하여 드라이버(100)와 수신기(180)간에 신호의 소스 동기 송신을 제공한다.

도2는 소스 동기 드라이버의 다른 실시예를 도시하고 있다. 도2의 실시예에서, 코어 클럭 신호(CLK) 및 지연된 클럭 신호(DCLK)는 데이터 및 스트로브 래치소자의 집합으로 라우팅된다, 두 클럭 신호가 모든 래치 소자에서 사용되지 않더라도, 동일한 라우팅 및 로딩이 데이터 신호와 연관된 스트로브 사이에 어긋난 클럭 및 경계상에서 로드의 균형을 맞춘다.

도2의 실시예에서, 2개의 스트로브 신호가 N개의 데이터 비트(D₀-D_N-1)의 세트로 구동된다. 구동된 각 신호는 4개의 래치를 포함하는 래치 소자를 갖는다. 래치 소자(200)는 코어 클럭 신호에 의해 클러킹되는 인에이블/스트로브 생성 회로(250)에 의해 생성된 내부 스트로브 신호(INSTB)를 수신한다. 이 래치 소자(200)는 4개의 래치, 즉, 래치 D1(202), 래치 D2(204), 래치 S1(206), 래치 S2(208)를 포함한다. 래치 D1 및 D2는 코어 클럭 신호에 의해 트리거되고, 래치 S1 및 S2는 지연된 코어 클럭 신호에 의해 트리거된다. 래치 소자(200)의 출력은, 출력 인에이블 신호(OE)가 신호 라인(203)상에 표명되면, 출력 드라이버(205)에 의해 스트로브 출력(207)으로 구동된다. 인에이블/스트로브 생성 회로(250)로부터의 인에이블 신호는 또한 인에이블 신호 버스(252)상에서 래치 소자(200)로 제공된다. 예를 들면, 인에이블 스트로브1(ENS1) 및 인에이블 스트로브2(ENS2) 신호는 래치 S1(206) 및 S2(208)에 제공된다.

데이터 비트 0(DATA0)에 대한 래치 소자(210)의 일실시예가 도2에 보다 상세히 도시되어 있다. 신호 라인(211)상에 제공된 데이터 비트 0은 내부 래치(212, 214, 216, 218)의 데이터 입력에 연결된다. 적합한 인에이블 신호(동작 모드에 따라)가 또한 이들 4개의 래치에 연결된다. 래치 D1(212) 및 D2(214)는 코어 클럭 신호를 수신하도록 연결되고, 래치 S1(216) 및 S2(218)는 지연된 클럭 신호를 수신하도록 연결된다. 출력 인에이블 신호가 신호 라인(203)상에 표명되면, 래치 소자(210)내의 4개의 래치의 출력은 출력 드라이버(215)에 의해 D0 출력(217)으로 구동된다. 단지 하나의 래치만이 공유된 출력 노드를 동시에 구동하도록 인에이블될 수 있게 인에이블 신호가 생성된다.

유사하게, 데이터 비트 1(DATA1)은 코어 클럭 신호(래치 D1 및 D2) 및 지연된 클럭 신호(래치 S1 및 S2) 모두를 수신하도록 연결된다. 적합한 인에이블 신호가 인에이블/스트로브 생성 회로(250)에 의해 제공된다. 제1 데이터 비트가 래치 소자(220)내의 4개 래치 모두로 신호 라인(221)상에 제공되고, 출력 드라이버(225)는, 출력 인에이블 신호가 신호 라인(223)상에 표명되면, 4개 래치의 출력을 D1 출력(227)으로 구동시킨다.

N번째 데이터 비트(DATA N-1)에 대한 래치 소자(230)는 코어 클럭 신호(래치 D1 및 D2) 및 지연된 클럭 신호(래치 S1 및 S2) 모두를 수신하도록 연결된다. 적합한 인에이블 신호가 인에이블/스트로브 생성 회로(250)에 의해 제공된다. N번째 데이터 비트가 래치 소자(230)내의 4개 래치 모두로 신호 라인(221)상에 제공되고, 출력 드라이버(미도시)는, 다른 신호에 대해 논의된 것과 같이, 4개 래치의 출력을 출력 노드로 구동시킨다.

상보 스트로브 신호(complementary strobe signal)(STROBE#)에 대한 래치 소자(240)는 코어 클럭 신호(래치 D1 및 D2) 및 지연된 클럭 신호(래치 S1 및 S2) 모두를 수신하도록 연결된다. 또한, 신호 라인(241)상에서의 입력 STROBE# 신호와 같이, 적합한 인에이블 신호가 인에이블/스트로브 생성 회로(250)에 의해 제공된다. 입력 STROBE# 신호는 래치 소자(240)내의 4개 래치 모두로 신호 라인(241)상에 제공되고, 출력 드라이버(미도시)는 다슨 신호에 대해 논의된 것과 같이, 4개 래치의 출력을 출력 노드로 구동시킨다.

신호 라인(262)상에서 코어 클럭 신호로부터 지연된 클럭 신호를 생성하기 위해 보상 지연 회로(260)가 사용될 수 있다. 지연 회로(260)는 이 실시예에서 신호 라인(265)상에서 보상 팩터를 수신한다. 지연 회로(260)는 장치 성능의 변화에도 불구하고 CLK와 DCLK 간의 비교적 안정한 타이밍 관계를 유지하기 위해 보상 팩터에 따라 조정한다. 보상 팩터는 일반적으로 장치의 성능 특성을 바꾸는 프로세스, 온도 및/또는 전압 조건을 검출할 수 있는 회로에 의해 생성될 수 있다. 이러한 보상 및 지연 회로는 이 기술에서 주지되었으며, 모든 적합한 주지 또는 가용 회로가 사용될 수 있다. 지연 회로가 사용되기 때문에, 일부 실시예에서 소스 동기 인터페이스를 위한 특정 클럭을 생성하기 위해 위상 동기 루프 또는 다른 큰 클럭 생성 회로가 필요하지 않게 된다.

도3은 2/3 코어 대 버스 주파수 비에서의 도2의 드라이버의 일실시예에 대한 동작 파형을 도시하고 있다. 이에 따라, 이 실시예에서, 지연 회로(260)는 신호 라인(264)상에 지연 클럭 신호(DCLK)를 생성하기 위해, 코어 클럭 신호를 1/4 사이클 지연시킨다. 코어 클럭 신호(CLK)의 상승 에지에서 코어에 의해 코어 데이터가 제공된다. 데이터가 보다 낮은 버스 주파수에서 성공적으로 송신될 때까지, 코어로부터 데이터가 이전에 디스패치된 데이터를 덮어쓰기(overwriting)하지 않도록 하기위해 핸드셰이킹(handshaking) 메커니즘이 사용될 수 있다. 따라서, 코어 데이터(A,B,C,D)는 1 또는 2 코어 클럭 사이클에 대한 래치 입력에서 교번적으로 취해진다.

코어 데이터 A는 코어 클럭 신호의 상승 에지에서 코어에 의해 구동된다. 이 예에서, 래치 소자(210)만이 논의되었으나, 데이터 신호에 대한 다른 래치 소자들도 이 실시예에서와 유사하게 동작한다. 다음 버스 사이클의 시작점에서 데이터 A를 버스로 구동시키기 위해, 코어 클럭 신호의 다음의 하강 에지에서 인에이블/스트로브 생성 회로(250)에 의해 래치 D2(214)가 인에이블된다. 그리고 나서, 코어에 의해 데이터 B가 래치 소자(210)에 제공된다. 제2 후속 상승 에지에서, 데이터 B를 다음 버스 사이클의 시작점에서 버스로 구동시키기 위해, 인에이블/스트로브 생성 회로(250)에 의해 래치 D1이 인에이블된다.

유사하게, 데이터 C는 다음의 버스 사이클의 시작점에서 래치 D2를 통해 구동되고, 데이터 D는 데이터 C가 구동된 후에 버스 사이클의 시작점에서 래치 D1을 통해 구동된다. 이에 따라, 인에이블 신호 및 상승 및 하강 에지 트리거 래치들은 데이터가 동일한 클럭의 상승 및 하강 에지에서 트리거 오프되는 "혼합 컬러(mixed color)"신호로 버스에 구동되도록 한다.

스트로브 신호(STROBE 및 STROBE#)도 유사하게 생성된다. 도3은 또한 도3에서 도시된 STROBE 신호를 생성하기 위해, 도2의 래치 소자(200)와 함께 사용될 수 있는 스트로브 인에이블 신호(ENS1 및 ENS2)의 예시적인 버전을 도시하고 있다. 도3에서 볼 수 있는 바와 같이, 데이터 및 스트로브 모두에 대한 입력 스트로브 및인에이블 신호 모두는, 이들 신호가 일부 실시예에서 코어 클럭 신호의 에지에서만 천이될 수 있는 것과 같이, 코어 클럭 신호로 트리거 오프되는 표준 결합 로직(standard combinational logic)에 의해 유리하게 생성될 수 있다.

ENS1 신호는 래치 S1(206)에 인가되어 지고, ENS2 신호는 래치 소자(200)내의 래치 S2(208)에 인가되어 진다. 신호 라인(201)상의 INSTB 신호가 래치 소자(200)의 4개 래치 모두에 인가되어 진다. 결과적으로, 래치 S1 및 S2는 래치 소자(200)의 출력을 교번적으로 구동하여, 도3에서 도시된 혼합 컬러 스트로브 신호를 생성하게 된다.

도4는 기분수의 버스 대 코어 비를 포함하는 주파수에서 소스 동기 방식으로 데이터, 어드레스 및 커맨드 신호를 송신할 수 있는 실시예를 도시하고 있다. 이 실시예에서, 프로세서(400)는 소스 동기 방식으로 스트로브 신호, 데이터 신호, 캐시 클럭 신호, 어드레스 스트로브 신호 및 어드레스 및 커맨드 신호를 캐시(480)로 전달하도록 연결된다. 이러한 배열은 프로세서(400)로부터 캐시(480)로의 풀 소스 동기 인터페이스를 가능하게 한다.

프로세서(400)는 스트로브 래치 소자(402) 및 데이터 래치 소자(404, 406)를 포함한다. 또한 상보 스트로브 래치 소자(408)가 포함된다. 도3의 실시예와 유사하게, 이들 래치 소자들은 모두, 이들 클럭 신호 상에 균형된 로딩을 제공하기 위해, 신호 라인(472)상에 프로세서 클럭 신호(PCLK) 및 신호 라인(474)상에 지연 클럭 신호(DCLK) 모두를 수신하도록 연결되어, 데이터와 스트로브 신호간의 타이밍 관계를 유지하도록 한다.

프로세서(400)는 래치 소자내의 개별 래치들(예, D1, D2, S1, S2)을 인에이블하는데 적합한 스트로브 신호 및 타이밍을 제공하기 위해, 스트로브/인에이블 생성 회로(450)를 포함한다. 프로세서(400)는 신호 라인(442)을 통해 스트로브 신호를 구동하고, 데이터 버스(440)를 통해 구동되는 데이터와 함께 신호 라인(444)을 통해 상보 스트로브 신호를 구동한다. 캐시(480)내의 래치(490)는 스트로브 신호 중 하나 또는 양쪽 모두를 이용하여, 데이터 버스(440)로부터의 데이터를 래치하도록 연결된다. 그리고 나서, 이 데이터는 제어 회로(488)에 의해 캐시 어레이(494)에 저장될 수 있다. 특히, 캐시(480)가 어레이(494)내의 데이터에 대한 액세스를 프로세서(400)로 제공할 수 있도록 리턴 경로(return path)가 통상적으로 제공된다.

프로세서(400)는 또한 캐시(480)에 대한 많은 어드레스 및 커맨드 신호를 생성한다. 제1 래치 소자(410)는 신호 라인(418)상에서 캐시(480)로 어드레스 스트로브(CADS)를 제공한다. 래치 소자(410)는 래치 C1(412) 및 래치 C2(414)의 2개의 개별 래치를 포함한다. 이 실시예에서, 커맨드 및 어드레스 신호는 DCLK과 같은 지연 클럭으로 구동 오프되는 것이 아니라, 코어 프로세서 클럭 PCLK의 구동 오프된다. 또한, 프로세서상의 클럭 생성 회로(470)는 신호 라인(476)상에서 캐시(480)로 버스 주파수 클럭 CCLK을 제공한다.

다른 어드레스 및 커맨드 신호가, 역시 2개의 내부 개별 래치를 갖는 래치 소자(420)와 같은 래치 소자를 이용하여 캐시(480)로 전송될 수 있다. 도시된 바와 같이, N 어드레스 및/또는 커맨드 신호가 이 방식으로 버스(430)를 통해 전송될 수있다. 캐시(480)는 어드레스 및 커맨드 신호를 래치시키는 래치(482)에 대한 클럭을 생성하기 위해, 어드레스 스트로브 신호 CADS 및 버스 주파수 클럭 CCLK을 결합하는 결합 블록(484)을 사용할 수 있다.

2:3의 코어 대 버스 주파수 비가 사용된 일실시예에서, 2개의 선택가능한 성능 레벨이 존재한다. 캐시(480)의 사이즈로 인한 로딩과 같은 팩터는 성능 레벨이 선택되는데 영향을 줄 수 있다. 하나의 모드에서, 어드레스 스트로브가 기간 동안에 2개의 PCLK 위상으로 생성될 수 있다. 보다 고성능 모드에서, 어드레스 스트로브는 신호 라인(479)상에 지연된 PCLK를 생성하는 선택 지연 회로(478)를 사용함으로써, PCLK 에지로부터 오프셋될 수 있고, 이에 따라 어드레스 스트로브는 3개의 PCLK 위상 신호가 될 수 있다. 이 경우에, 보다 적은 셋업 및 홀드 시간이 가능해진다.

1:1 코어대 버스 주파수비가 사용되는 경우, 2가지 성능 선택이 가능할 수 있다. 먼저, 어드레스 버스 셋업 시간으로 1클럭 사이클이 허용될 수 있다. 이것은 버스를 로딩하는 적은 수의 에이전트(예, 캐시 메모리 칩)로 사용하기 위한 최고 성능 선택일 수 있다. 두 번째 선택은 어드레스 버스 셋업 시간동안에 2 코어 클럭 주기를 허용하는 것이다. 이 두 번째 선택은 버스가 더 많이 로드되는 경우의 실시예에서 유용할 수 있다.

캐시(480)내의 제어 회로(488)는 프로세서(400)로부터 커맨드 및 어드레스 신호를 수신한다. 제어 회로(488)는 데이터를 리턴, 저장 또는 무효화하거나, 또는 그렇지 않으면 어레이(494)내의 비트를 변화시키는, 어레이(494)상에 요구된 동작을 수행한다. 이에 따라, 도4의 실시예는 다른 소자 또는 다른 환경에서 사용될 수 있는 캐시와 프로세서간의 완전한 기능적 소스 동기 인터페이스를 가능하게 한다.

도5는, 예를 들면, 도2 또는 도4와 같은 실시예에서 데이터 비트 또는 스트로브 신호에 대한 래칭 소자로 사용될 수 있는 래칭 소자의 일실시예를 도시하고 있다. 추가로, 도5의 래칭 소자는 버스 신호 라인(532)이 지속적으로 구동되도록 하는 래치백 특성을 포함한다. 이것은, 예를 들면, 적합한 신호 레벨을 유지하기 위해 버스의 지속적인 구동을 가정하는 종단(termination) 또는 구동 기술을 사용하는 버스 아키텍처에서 유용할 수 있다.

데이터 신호가 제1 패스 소자(508) 및 제2 패스 소자(510)에 제공된다. 제1 패스 소자(508)는, 인에이블 데이터 래치1(END1) 신호가 표명되고 클럭 신호(CLK)가 논리 1 레벨인 경우에, 그 출력이 표명되는 AND 게이트(502)로 인해 인에이블된다. 유사하게, 제2 패스 소자(508)는, 역 클럭 신호(CLK#)가 논리 1 레벨이고, 인에이블 데이터 래치 2(END2) 신호가 표명되는 경우에, 그 출력이 표명되는 AND 게이트(504)로 인해 인에이블된다. 이에 따라, 프리드라이버 노드(520)는 CLK의 상승 에지 상에서 제1 패스 소자(508), 및 CLK의 하강 에지(즉, CLK#의 상승 에지)상에서 제2 패스 소자(510)를 통해 구동될 수 있다.

출력 인에이블(OE) 신호가 표명되면, 출력 드라이버(530)가 프리드라이버 노드(520)에서 신호를 구동시킨다. 입력 회로(540)를 통해 판독되고 패스 소자(542)를 통해 패스되는 버스 신호 라인(532)으로부터의 값을 유지하기 위해 래치백 인에이블 신호가 표명될 수 있다.

도5에 도시된 래치 소자의 제2 선택 부분은 지연 클럭(DCLK)에 의해 클러킹되는 회로(550)이다. 회로(550)는 데이터 및 스트로브 회로를 위한 일부 실시예에서 적용될 수 있으나, 어드레스 및 커맨드 신호를 위한 일부 실시예에서는 필요하지 않을 수 있다. 일부 실시예에서, 회로(550)는 스트로브와 데이터 신호간의 타이밍을 근사하게 매칭하도록 돕기 위해 상기의 나머지 2개의 개별 래치 소자와 동일할 수 있다.

이 회로(550)에 있어서, 데이터 신호는 제1 패스 소자(554) 및 제2 패스 소자(558)에 제공된다. 제1 패스 소자(554)는, 인에이블 스트로브 래치1(ENS1) 신호가 표명되고 지연 클럭 신호(DCLK)가 논리 0 레벨인 경우에, 그 출력이 표명되는 AND 게이트(552)에 의해 인에이블된다. 유사하게, 제2 패스 소자(558)는, 지연 클럭 신호(DCLK)가 논리 0 레벨이고, 인에이블 스트로브 래치2 (ENS2) 신호가 표명되는 경우에, 그 출력이 표명되는 AND 게이트(556)로 인해 인에이블된다. 이에 따라, 프리드라이버 노드(520)는 DCLK의 상승 에지 상에서 제1 패스 소자(554), 및 DCLK의 하강 에지(즉, DCLK#의 상승 에지)상에서 제2 패스 소자(558)를 통해 구동될 수 있다.

도6은 본 설명의 소스 동기 기법에 사용하기 위한 래치 소자의 다른 실시예를 도시하고 있다. 이 실시예는 클럭 신호의 균형을 허용하는 미사용(unused) 래치를 포함할 수 있고, 주의깊게 매칭된 클럭-대-출력 경로를 포함하여, 어떤 클럭 에지가 출력 신호 천이를 야기하는지에 관계없이, 같은 수의 게이트 지연이 클럭 신호로부터 출력으로 발생할 수 있게 된다. 데이터(또는 커맨드 또는 어드레스 신호)에 대한 스트로브의 위치결정이 엄밀하게 제어될 수 있기 때문에, 이러한 정확한 제어는 고속 소스 동기 인터페이스에서 보다 유용할 수 있다. 이러한 엄밀히 제어된 타이밍은 보다 고속의 동작을 가능하게 할 수 있다.

도6의 실시예에서는, 개별 D1 래치(600) 및 그것의 상보 D2 래치(650)가 제공된다. 일부 실시예에서, 래치(600) 및 (650)과 동일할 수 있는, 선택 S1 래치(680) 및 S2 래치(682)가 클럭 로딩의 균형을 맞추기 위해 제공된다.

래치(650)는 CLK# 래치 인에이블 신호를 수신하도록 연결된 인버터(652)를 포함한다. CLK# 래치 인에이블 신호는 패스 게이트(654)의 제1(액티브 하이) 인에이블 입력에 연결된다. 인버터(652)로부터 반전된 CLK# 래치 인에이블 신호는 패스 게이트(654)의 제2(액티브 로우) 인에이블 입력에 연결된다. 패스 게이트(654)는 인에이블되었을 때 CLK 신호를 패스한다. 패스 게이트(654)의 출력은 패스 게이트(658)의 액티브 로우 인에이블 입력, 및 인버터(662)와 교차 연결된 인버터 쌍 배열로 접속된 3상 인버터(660)의 액티브 하이 인에이블 입력에 연결된다. 인버터(662)의 입력 및 3상 인버터(660)의 출력은 패스 게이트(658)의 출력에 연결된다.

패스 게이트(658)의 입력은 입력 비트(예, 데이터 비트)를 수신하도록 CLK# 래치에 연결된다. 인버터(664)는 패스 게이트(658)의 출력을 반전시킨다. 패스 게이트(658)의 액티브 하이 인에이블 입력은 NOR 게이트(656)에 의해 생성된 신호를 수신하도록 연결된다. 또한, NOR 게이트(656)의 출력은 3상 인버터(660)의 액티브 로우 인에이블 입력에 연결된다. 따라서, 3상 인버터는 패스 게이트(658)가 닫힐때에만 인에이블된다.

NOR 게이트(656)는 인버터(652)의 출력을 수신하도록 연결된 제1 입력, 및 CLK 신호를 수신하도록 연결된 제2 입력을 갖는다. NOR 게이트(656)는 공급 전압과 출력 노드 사이에 연결된 2개의 직렬 P채널 트랜지스터, 및 출력 노드를 구동하는 2개의 병렬 N채널 트랜지스터를 갖는 전형적인 NOR 게이트로 설계될 수 있다. NOR 게이트(656)로부터의 지연을 같게 하기 위해, CLK 신호가 NOR 게이트 출력에 직접 연결된 P채널 트랜지스터 및 N채널 트랜지스터에 연결되어, CLK 신호로부터 NOR 게이트 출력으로 1 게이트 지연이 존재하게 될 수 있다. 이 1 게이트(트랜지스터) 지연은 CLK 신호가 패스 게이트(604)를 통해 패스될 때에 생성되는 1 트랜지스터 지연과 매칭된다.

패스 게이트(670)는 CLK 드라이브 인에이블 신호를 수신하도록 연결된 액티브 하이 입력을 갖는다. 패스 게이트(670)의 액티브 로우 입력은 인버터(666)에 의해 생성된 CLK 드라이브 인에이블 신호의 반전된 버전을 수신하도록 연결된다. 패스 게이트(670)가 인에이블되면 CLK 신호를 패스한다. 패스 게이트(670)가 디스에이블되면, N채널 트랜지스터(674)는 인버터(666)의 출력에 접속되어 있는 그 게이트로 인해 접지되도록 패스 게이트(670)의 출력을 구동시킨다.

패스 게이트(670)의 출력은, 패스 게이트(658) 및 인버터(664)를 통해 패스되면 입력 신호를 수신하는 패스 게이트(676)의 액티브 하이 인에이블 입력에서 제공된다. 패스 게이트(676)의 액티브 로우 인에이블 입력은 인버터(666)의 출력을 수신하도록 연결된 제1 입력 및 CLK 신호를 수신하도록 연결된 제2 입력을 갖는NAND 게이트(672)에 의해 생성된다. 패스 게이트(676)의 출력은 프리드라이버 노드(629)에 연결된다.

NAND 게이트(672)는 또한 전형적으로 설계된 NAND 게이트(전원과 출력 노드 사이에 연결된 2개의 병렬 P채널 트랜지스터, 및 접지 전원과 출력 노드 사이에 연결된 2개의 직렬 N채널 트랜지스터)일 수 있다. 그러나, NAND 게이트(672)는 동일한 클럭-대-출력 지연의 발생을 보장하도록 접속될 수 있다. 따라서, CLK 신호는 NAND 게이트 출력에 직접 연결된 N채널 트랜지스터 및 P채널 트랜지스터에 연결될 수 있다. 따라서, 패스 게이트(676)의 액티브 로우 및 액티브 하이 인에이블 입력 모두는 CLK 신호로부터의 동일한 수의 게이트(트랜지스터) 지연을 통해 인에이블 신호를 수신한다.

래치(600)는 CLK 래치 인에이블 신호를 수신하도록 연결된 인버터(602)를 포함한다. CLK 래치 인에이블 신호는 패스 게이트(604)의 제1(액티브 하이) 인에이블 입력에 연결된다. 인버터(602)로부터의 반전된 CLK 래치 인에이블 신호는 패스 게이트(604)의 제2(액티브 로우) 인에이블 입력에 연결된다. 패스 게이트가 인에이블되면 CLK 신호가 패스된다. 패스 게이트(604)의 출력은 패스 게이트(608)의 액티브 하이 인에이블 입력, 및 인버터(612)와 교차 연결된 인버터 쌍 배열로 접속된 3상 인버터(610)의 액티브 로우 인에이블 입력에 연결된다. 인버터(612)의 입력 및 3상 인버터(610)의 출력은 패스 게이트(608)의 출력에 연결된다. NAND 게이트(672)에 대해 위에서 논의된 바와 같이, CLK 신호는 2개의 입력 중 선택된 하나에 연결되어, 클럭-대-지연이 1 트랜지스터가 된다.

패스 게이트(608)의 입력은 입력 비트(예, 데이터 비트)를 수신하도록 CLK 래치에 연결된다. 도시된 실시예에서, 동일한 데이터 비트가 래치 D2(650) 및 D1(600)으로의 입력이 된다. 패스 게이트(608)의 액티브 하이 인에이블 입력은 NAND 게이트(606)에 의해 생성된 신호를 수신하도록 연결된다. NAND 게이트(606)는 CLK 래치 인에이블 신호를 수신하도록 연결된 제1 입력, 및 CLK 신호를 수신하도록 연결된 제2 입력을 갖는다. NOR 게이트(656)에 대해 위에서 논의된 바와 같이, CLK 신호는 2개의 입력 중 선택된 하나에 연결되어, 클럭-대-지연이 1 트랜지스터가 되고, 패스 게이트(620)의 지연에 매칭된다. NAND 게이트(606)의 출력은 또한 3상 인버터(610)의 액티브 하이 인에이블 입력에 연결된다. 따라서, 3상 인버터(610)는 패스 게이트(608)가 닫혀질 때에만 인에이블된다. 인버터(614)는 패스 게이트(608)의 출력을 반전시킨다.

패스 게이트(620)는 CLK# 드라이브 인에이블 신호를 수신하도록 연결된 액티브 하이 입력을 갖는다. 패스 게이트(620)의 액티브 로우 입력은 인버터(616)에 의해 생성된 CLK# 드라이브 인에이블 신호의 반전된 버전을 수신하도록 연결된다. 패스 게이트(670)가 인에이블되면 CLK 신호를 패스한다. 패스 게이트(620)가 디스에이블되면, P채널 트랜지스터(624)는 패스 게이트(670)의 출력을, CLK# 드라이브 인에이블 신호에 연결되어 있는 그의 게이트로 인해 논리 0(하이) 레벨로 구동한다.

패스 게이트(620)의 출력은 패스 게이트(608) 및 인버터(614)를 통해 패스되면 입력 신호를 수신하는 패스 게이트(626)의 액티브 하이 인에이블 입력에서 제공된다. 패스 게이트(626)의 액티브 로우 인에이블 입력은 인버터(616)의 출력을 수신하도록 연결된 제1 입력 및 CLK 신호를 수신하도록 연결된 제2 입력을 갖는 NOR 게이트(622)에 의해 생성된다. 패스 게이트(626)의 출력은 프리드라이버 노드(629)에 연결된다. 출력 드라이버(640)는, 인버터(630)에 의해 반전된 후, 프리드라이버 노드(629)로부터의 값으로 신호 라인(642)을 구동시킨다.

이 실시예에서의 래치백 회로는 신호 라인(642)으로부터의 값을 수신하고, 그 값을 패스 게이트(692)의 데이터 입력으로 구동하도록 연결된 입력 회로(684)를 포함한다. 래치백 클럭은 인버터(690)에 의해 반전되어 패스 게이트(692)의 액티브 하이 입력에 제공되고, 래치백 클럭 자체가 패스 게이트(692)의 액티브 로우 입력에 공급되어 진다. 패스 게이트(692)의 출력은 인버터(694)에 의해 반전되고, 유지(sustaining) 인버터(695)에 의해 유지되고, 패스 게이트(698)의 입력 단자로 구동된다.

패스 게이트(698)는 래치백 클럭을 수신하도록 연결된 액티브 하이 인에이블 입력 및 인버터(696)에 의해 반전된 래치백 클럭의 반전된 버전을 수신하도록 연결된 액티브 로우 인에이블 입력을 갖는다. 따라서, 래치백 회로는 출력 드라이버(640)가 버스에 구동된 최후 값을 유지하도록 하는 프리드라이버 노드(629)에서 값을 제공한다. 노드(629)가 다수의 드라이버에 의해 구동되기 때문에, 경합(contention)이 야기되도록 CLK 드라이브 인에이블, CLK# 드라이브 인에이블 및 래치백 클럭 신호가 오버랩되지 않는 것을 보장할 수 있다.

이에 따라, 코어 주파수의 기분수를 포함하는 주파수에서의 소스 동기 전송을 위한 방법 및 장치가 기재되어 있다. 특정한 예시적인 실시예가 기재되고 첨부된 도면으로 도시되었지만, 이러한 실시예는 광범위한 발명에서 한정적인 것이 아니라 단지 예시적인 것이며, 이 기술 분야의 통상의 지식을 가진 자에게는 여러 다른 변형이 가능하기 때문에, 본 발명은 도시 및 기재된 특정한 구성 및 배열로 한정되지 않는다는 것이 이해되어야 한다.

Claims

제1 주파수의 기분수배(odd fractional multiple)인 코어 클럭 주파수로 동작하는 코어로부터의 코어 신호에서 상기 제1 주파수로 제1 신호에 대한 사이클을 생성하도록 연결된 제1 신호 드라이버 회로; 및

스트로브 신호에 의해 트리거되는 상기 제1 신호의 래칭을 허용하기 위해 상기 사이클의 중간 지점에서 스트로브 신호를 생성하도록 연결된 스트로브 신호 드라이버 회로

를 포함하는 장치.
제1항에 있어서,

상기 코어 클럭 주파수는 제1 모드에서는 상기 제1 주파수의 상기 기분수배이고, 제2 모드에서는 상기 제1 주파수와 동일한

장치.
제2항에 있어서,

상기 코어 클럭 주파수는 제3 모드에서는 상기 제1 주파수의 2배인

장치.
제1항에 있어서,

상기 기분수배는 3/2인

장치.
제4항에 있어서,

상기 제1 신호는 데이터 신호이고, 상기 중간 지점은 대략 상기 사이클의 중심점인

장치.
제5항에 있어서,

상기 제1 신호 드라이버 회로는,

상기 코어 클럭 주파수로 동작하는 코어 클럭 신호 및 입력 데이터 신호를 수신하고, 상기 코어 클럭 신호의 상승 에지 후에 상승 에지 트리거 래치 출력에서 상기 입력 데이터 신호를 제공하도록 연결된 상승 에지 트리거 래치(rising edge triggered latch);

상기 입력 데이터 신호를 수신하고, 상기 코어 클럭 주파수의 하강 에지 후에 하강 에지 트리거 래치 출력에서 상기 입력 데이터 신호를 제공하도록 연결된하강 에지 트리거 래치;

프리드라이버 노드를 구동시키기 위해, 상기 상승 에지 트리거 래치와 상기 하강 에지 트리거 래치를 교번적으로 인에이블시키는 인에이블 신호를 제공하도록 연결된 인에이블 생성 회로; 및

상기 프리드라이버 노드에 연결된 데이터 신호 출력 드라이버 입력, 및 상기 데이터 사이클 동안에 상기 데이터 신호가 생성되는 데이터 신호 출력 드라이버 출력을 가진 데이터 신호 출력 드라이버를 포함하는

장치.
제6항에 있어서,

상기 스트로브 신호 드라이버 회로는,

상기 코어 클럭 주파수로 동작하는 지연된 코어 클럭 신호 및 입력 스트로브 신호를 수신하고, 상기 지연된 코어 클럭 신호의 상승 에지 후에 제2 상승 에지 트리거 래치 출력에서 상기 입력 스트로브 신호를 제공하도록 연결된 제2 상승 에지 트리거 래치;

상기 입력 스트로브 신호를 수신하고, 상기 지연된 코어 클럭 주파수의 하강 에지 후에 제2 하강 에지 트리거 래치 출력에서 상기 입력 스트로브 신호를 제공하도록 연결된 제2 하강 에지 트리거 래치;

스트로브 프리드라이버 노드를 구동시키기 위해, 상기 제2 상승 에지 트리거래치와 상기 제2 하강 에지 트리거 래치를 교번적으로 인에이블시키는 인에이블 신호를 제공하도록 연결된 제2 인에이블 생성 회로; 및

상기 스트로브 신호를 생성하기 위해, 상기 스트로브 프리드라이버 노드에서 스트로브 입력 값을 구동하도록 연결된 스트로브 신호 출력 드라이버를 포함하는

장치.
제7항에 있어서,

상기 기분수배는 2/3이고,

상기 지연된 코어 클럭 신호를 생성하기 위해, 상기 코어 클럭 신호를 1/4 사이클 지연시키기 위한 보상 지연 회로

를 더 포함하는 장치.
제1항에 있어서,

상기 제1 신호 드라이버 회로의 적어도 하나의 출력 스테이지를 이용하여 신호 라인으로부터의 값을 상기 신호 라인 상으로 되돌아오게 구동하도록 선택가능하게 인에이블되는 래치백 장치

를 더 포함하는 장치.
제1항에 있어서,

지연된 제1 클럭 신호를 생성하기 위해 제1 클럭 신호를 지연시키도록 연결된 지연 회로 - 여기서, 상기 제1 신호 드라이버 회로는 상기 제1 클럭 신호의 에지에 의해 상기 제1 신호를 구동하도록 트리거되고, 상기 스트로브 신호 드라이버 회로는 상기 지연된 제1 클럭 신호의 에지에 의해 상기 스트로브 신호를 구동하도록 트리거되며, 상기 제1 클럭 신호 및 상기 지연된 제1 클럭 신호는 상기 코어 클럭 주파수로 동작함 -

를 더 포함하는 장치.
제10항에 있어서,

상기 지연 회로는 수신된 프로세스, 전압 및 온도 보상 팩터 신호에 기반하여 조정될 수 있는 보상 지연 회로인

장치.
제1항에 있어서,

상기 제1 신호 드라이버 회로 및 상기 스트로브 신호 드라이버 회로는 각각,

상기 코어 클럭 주파수로 동작하는 제1 클럭의 제1 에지에서 트리거 오프되는 제1 래치;

상기 제1 클럭의 제2 에지에서 트리거 오프되는 제2 래치;

제2 클럭의 제1 에지에서 트리거 오프되는 제3 래치 - 여기서, 상기 제2 클럭은 상기 코어 클럭 주파수로 동작하고, 상기 제1 클럭으로부터 1/4 사이클 지연됨 -; 및

상기 제2 클럭의 제2 에지에서 트리거 오프되는 제4 래치를 포함하는

장치.
제12항에 있어서,

상기 제1 래치, 제2 래치, 제3 래치 및 제4 래치는 매칭된 클럭-대-출력 지연(clock-to-output delays)을 갖는

장치.
제12항에 있어서,

각각 4개의 래치를 가지며, 상기 제1 클럭 및 상기 제2 클럭을 수신하도록 각각 연결된 다수의 데이터 신호 드라이버 회로; 및

4개의 래치를 가지며, 상기 제1 클럭 및 상기 제2 클럭을 수신하도록 연결된 제2 스트로브 신호 드라이버 회로

를 더 포함하는 장치.
제14항에 있어서,

모든 데이터 신호 드라이버 회로는 상기 제1 클럭을 트리거 오프시키고, 2개의 미사용되지만 접속된 래치를 갖고, 두 스트로브 신호 드라이버 회로는 상기 제2 클럭을 트리거 오프시키고, 2개의 미사용되지만 접속된 래치를 갖는

장치.
제1 주파수로 동작하는 제1 부분 및 소스 동기 인터페이스를 갖는 프로세서 - 여기서, 상기 소스 동기 인터페이스는 다수의 신호 및 클럭을 생성하고, 상기 클럭은 상기 다수의 신호의 사이클의 중간 지점에서 천이되고, 상기 클럭 및 상기 다수의 신호는 상기 제1 주파수의 기분수인 제2 주파수에서 천이됨 -; 및

상기 프로세서에 연결된 메모리 회로 - 상기 메모리 회로는 상기 제2 주파수로 동작하는 메모리 인터페이스를 갖고, 상기 프로세서에 의해 생성되는 상기 클럭을 이용하여 상기 다수의 신호를 래칭함 -

를 포함하는 장치.
제16항에 있어서,

상기 소스 동기 인터페이스는,

각각 제1 내부 클럭에 의해 트리거되고, 제2 내부 클럭을 수신하도록 연결되며, 상기 제1 내부 클럭 및 상기 제2 내부 클럭에 대해 균형된 로딩을 제공하는 다수의 신호 드라이버 회로; 및

상기 제2 내부 클럭에 의해 트리거되고, 상기 제1 내부 클럭을 수신하도록 연결되며, 상기 제1 내부 클럭 및 상기 제2 내부 클럭에 대해 균형된 로딩을 제공하는 적어도 하나의 클럭 드라이버 회로를 포함하는

장치.
제1 주파수로 데이터 신호에 대한 데이터 사이클을 송신하는 단계 - 여기서, 상기 제1 주파수는 상기 데이터 신호가 발생하는 코어의 코어 주파수의 기분수임 -; 및

상기 데이터 사이클의 중간 지점에서 천이하도록 동기된 스트로브 신호를 송신하는 단계

를 포함하는 방법.
제18항에 있어서,

상기 기분수는 2/3이고,

상기 스트로브 신호를 송신하는 단계는 대략 상기 데이터 사이클의 중심점에서 천이하는 스트로브 신호를 송신하는 단계를 포함하는

방법.