DE10084516B4

DE10084516B4 - Schaltungsanordnung für Quellensynchrone Übertragungen bei Frequenzen, die einen ungeraden Bruchteil einer Kernfrequenz einschliessen

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Publication number: DE10084516B4
Application number: DE10084516T
Authority: DE
Inventors: Pablo M. Calif. Rodriguez; Kenneth R. Calif. Douglas; Alper Calif. Ilkbahar; Harry Calif. Muljono
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1999-04-27
Filing date: 2000-04-18
Publication date: 2011-06-22
Anticipated expiration: 2020-04-19
Also published as: KR100416208B1; CN1150466C; US6311285B1; GB2363877B; WO2000065457A3; WO2000065457A2; AU4646700A; TW546934B; GB2363877A; GB0125520D0; KR20010113900A; CN1349629A; DE10084516T1

Abstract

Schaltungsanordnung für eine quellensynchrone Signalübertragung eines Ausgabe-Datensignals, aufweisend: a) eine Signal-Treiberschaltung (170, 161, 160, 162, 130) für das Ausgabe-Datensignal (171) mit a1) einer auf den ansteigenden Flanken eines an die Signal-Treiberschaltung angelegten Kerntaktsignals (112) einer Kernschaltung (110) auslösenden ersten Latch-Schaltung (160), die ein von der Kernschaltung (110) ausgegebenes Eingabe-Daten-Signal (114) nach einer ansteigenden Flanke des Kerntaktsignals (112) an einem Ausgangsknoten (161) bereitstellt, a2) einer auf den abfallenden Flanken des Kerntaktsignals (112) auslösenden zweiten Latch-Schaltung (162), die das von der Kernschaltung (110) ausgegebene Eingabe-Datensignal (114) nach einer abfallenden Flanke des Kerntaktsignals (112) an dem Ausgangsknoten (161) bereitstellt, a3) einer Freigabe-Erzeugungsschaltung (130), die in einem Ungeraden-Bruchteil-Modus derart Freigabesignale (132, 134) für die erste und die zweite Latch-Schaltung bereitstellt, dass abwechselnd die erste und die zweite Latch-Schaltung freigegeben werden, so dass am Ausgangsknoten (161) ein dem Eingabe-Datensignal (114) entsprechendes Ausgabe-Datensignal mit einem Zyklus bereitgestellt wird, der eine Frequenz aufweist,...

Description

Die Erfindung betrifft eine Schaltungsanordnung für eine quellensynchrone Signalübertragung eines Ausgabe-Datensignals mit einer Signal-Treiberschaltung für das Ausgabe-Datensignal und einer Strobe-Signal-Treiberschaltung für ein mit dem Ausgabe-Datensignal zu übertragendes Strobe-Signal.
Eine Einschränkung des Durchsatzes bei der Verarbeitung in einem Computer oder einem anderen Verarbeitungssystem ist die Verbindung zwischen den integrierten Schaltungen und/oder anderen Komponenten in dem System. Verbindungsschaltungen verbrauchen darüber hinaus typischerweise beträchtliche Mengen der Energie und des Raums auf den Komponenten. Verbesserte Verbindungstechniken können in vorteilhafter Weise eine schnellere Signalisierung zwischen den Komponenten ermöglichen, wodurch der Systemdurchsatz erhöht wird. Verbesserte Verbindungstechniken können darüber hinaus verschiedene Signalisierpegel ermöglichen, die entweder eine schnellere Signalisierung ermöglichen könnten oder den Flächen- oder Energieverbrauch der Signalisierschaltung reduzieren könnten.
In einigen Fällen sind die Verbindungsschaltungen nicht in der Lage, Daten so schnell zu übertragen, wie Komponenten Daten erzeugen oder anfordern. Ein bekannter Mechanismus, der sich diesem Problem widmet, besteht darin, eine Busschnittstelle zur Verfügung zu stellen, die bei einer geringeren Frequenz betrieben wird als ein Kernabschnitt der Komponente. Beispielsweise haben eine Anzahl von Intel-Pentium^®-Prozessoren eine Kernfrequenz, die bei entweder einem Vielfachen eines geraden Bruchteils (z. B. ein Verhältnis der Bus- zur Kernfrequenz von 1:2, 1:3, etc.) oder einem Vielfachen eines ungeraden Bruchteils (z. B. einem Verhältnis der Bus- zur Kernfrequenz von 2:3, 2:5. etc.) arbeiten.
Der Artikel von Kim, C. et al., ”A 640 MB/s bi-directional data strobed, double-data-rate SDRAM with a 40 mW DLL circuit for a 256 MB memory system”, in Solid-State Circuits Conference, 1998, Digest of Technical Papers, 45th ISSCC 1998 IEEE International, 5–7 Feb. 1998. Seiten 158–159, offenbart ein BDDR-SDRAM-Chip (bi-directional data strobed, double-data rate SDRAM chip). Das SDRAM-Chip enthält vier interne Bänke, die mit einem „twisted data bus” gekoppelt sind. Die Daten auf dem Datenbus werden dann seriell in 16 DQ(Takt-Zu-I/O-Daten)-Puffer übertragen. Ein Vier-Phasen-Takt aus einer DLL-Schaltung steuert exakt sowohl die DQ-Puffer als auch die Daten-Strobe-Schaltung. Die Daten werden sowohl bei ansteigenden als auch abfallenden Flanken des 160 MHz-Takts, synchronisiert mit dem Daten-Strobe-Signal, übertragen. Diese Daten können somit bei dem Doppelten einer Taktfrequenz übertragen werden, wenn sowohl die ansteigenden als auch die abfallenden Flanken eines Taktsignals (von 160 MHz) für eine Datenübertragung verwendet werden, so dass sich dort die doppelte Taktrate von 320 Mb/s pro Pin ergibt.
Die US 5,802,132 A offenbart einen Taktgenerator, der so ausgebildet ist, dass er ein Kerntaktsignal und erste und zweite Bustaktsignale erzeugt. Das Verhältnis der Bustaktsignale zu dem Kerntaktsignal ist 2/N, wobei N eine ganze Zahl größer als 2 sein kann. Der beschriebene Taktgenerator erzeugt sowohl die Bus- als auch die Kerntaktsignale. Die Bustaktimpulse sind sowohl in Phase mit als auch gegenphasig zu dem Kerntaktsignal.
Die oben genannten Intel-Pentium^®-Prozessoren benutzen jedoch grundsätzlich keine quellensynchrone Anordnung, um zu einem allgemeinen Systembus eine Schnittstelle zu bilden. Die Schnittstelle zu dem Systembus wird als Frontseitenbus (frontside bus) bezeichnet, da einige Prozessoren einen Rückseitenbus (backside bus) benutzen, um eine Schnittstelle zu einem Cache-Speicher zu bilden. Der Frontseitenbus benutzt typischerweise ein Taktschema, bei dem Signale unter Bezugnahme auf ein gemeinsames Systemtaktsignal latch-gespeichert und aufgenommen werden, statt ein Taktsignal zu verwenden, welches zusammen mit den übertragenen Daten- oder Kommandosignalen übertragen wird, wie dies bei einer typischen quellensynchronen Anordnung ausgeführt wird.
Bekannte Prozessoren enthalten darüber hinaus Rückseitenbusse, die eine quellensynchrone Signalisierung benutzen. Tatsächlich wird eine solche quellensynchrone Signalisierung unter Verwendung gerader Bruchteile der Kerntaktfrequenz in den Prozessoren, wie beispielsweise dem Intel-Pentium^®II-Prozessor, ausgeführt. Bei bekannten Prozessoren könnte jedoch keine ausreichende quellensynchrone Schnittstelle für einen Hochgeschwindigkeitsbetrieb bei einer Busfrequenz, die ein ungerader Bruchteil der Kerntaktfrequenz ist, implementiert sein.
Ausgehend von dem genannten Stand der Technik ist es eine Aufgabe der Erfindung, die Geschwindigkeit der Signalübertragung zu erhöhen.
Diese Aufgabe wird erfindungsgemäß durch eine Schaltungsanordnung für eine quellensynchrone Signalübertragung eines Ausgabe-Datensignals mit den Merkmalen des Anspruchs 1 gelöst.
Vorteilhafte und/oder bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die vorliegende Erfindung wird beispielhaft und in keinem einschränkenden Sinne in den Figuren der beigefügten Zeichnungen veranschaulicht.
1 veranschaulicht ein Ausführungsbeispiel eines einen Treiber und einen Empfänger enthaltenden Systems, das die vorliegend offenbarten quellensynchronen Techniken benutzt.
2 veranschaulicht ein Ausführungsbeispiel eines symmetrischen quellensynchronen Treibers für einen Datenbus.
3 veranschaulicht Signalverläufe, die von einem Ausführungsbeispiel des quellensynchronen Treibers gemäß 2 erzeugt werden.
4 veranschaulicht eine Daten-, Adress- und Kommandosignale enthaltende quellensynchrone Schnittstelle.
5 veranschaulicht ein Ausführungsbeispiel eines Latch-Elements, das ein Ausgangssignal sowohl auf der ansteigenden als auch der abfallenden Flanke eines Taktsignals zur Verfügung stellen kann.
6 veranschaulicht ein weiteres Ausführungsbeispiel eines Latch-Elements, das ein Ausgangssignal sowohl auf der ansteigenden als auch der abfallenden Flanke eines Taktsignals zur Verfügung stellen kann und das äquivalente Gatterverzögerungen von dem Taktsignal zu dem Vor-Treiber-Knoten aufweist.
Die hier beschriebene quellensynchrone Schaltung kann eine quellensynchrone Hochgeschwindigkeitssignalisierung bei einer Frequenz ermöglichen, die ein ungerader Bruchteil einer Kernfrequenz ist. Dieses Merkmal kann es in vorteilhafter Weise einer Komponente, wie beispielsweise einem Prozessor, ermöglichen, bei einer höheren Frequenz betrieben zu werden oder mit einer Busschnittstelle ausgestattet zu werden, die bei einer höheren Frequenz arbeitet, als sie möglich wäre, wenn nur eine Schnittstelle mit geraden Vielfachen oder derselben Frequenz verwendet würde. Alternativ kann dieses Merkmal gestatten, dass eine größere Last (zum Beispiel mehr Speicherbauelemente) an einem Bus angeordnet werden, ohne die Kernbetriebsfrequenz einer eine Schnittstelle zu dem Bus bildenden Komponente zu beeinflussen.
Einige Ausführungsbeispiel der hier beschriebenen quellensynchronen Schaltung implementieren außerdem verschiedene Merkmale, die für eine eng abgestimmte Zeitgabe zwischen quellensynchronen Signalen und deren zugehörige Strobe(Takt)-Signale konstruiert sind. Beispielsweise können einige Ausführungsbeispiele Takte zu einer Reihe von unbenutzten, aber geschalteten Latch-Speichern führen, um eine gleichmäßige Belastung an sowohl den Daten- als auch den Strobe-Takten aufrechtzuerhalten. Einige Ausführungsbeispiele können Latch-Elemente mit gleichen Gatterverzögerungen vom Takt- zum Datenausgang unabhängig davon, ob das Latch bei einer ansteigenden oder einer abfallenden Flanke ausgelöst wird, benutzen. Dieses Merkmal kann dort vorteilhaft sein, wo Busfrequenzen verwendet werden, die ungerade Bruchteile der Kernfrequenz sind, da Buszyklen bei solchen Frequenzen an entgegengesetzten Flanken des Kerntakts beginnen und enden.
1 veranschaulicht ein verallgemeinertes Ausführungsbeispiel eines quellensynchronen Treibers 100 und eines Empfängers 180, die in der Lage sind, bei mehreren Kern-zu-Bus-Frequenzverhältnissen, einschließlich ungerader Bruchteilsverhältnisse, zu arbeiten. Der Treiber 100 weist einen Kern 110 auf, der bei einer Kerntaktfrequenz betrieben wird. Ein Signal und ein Strobe werden zu dem Empfänger 180 auf der Signalleitung 171 bzw. der Signalleitung 175 übertragen und können bei derselben Frequenz wie die Kernfrequenz, bei einem geraden Bruchteil der Kernfrequenz (z. B. ein halb, ein Drittel, etc.) oder einem ungeraden Bruchteil der Kernfrequenz (z. B. zwei Drittel, zwei Fünftel, etc.) übergehen (wechseln). Zur Anpassung an die Schnittstelle des ungeraden Bruchteils kann der Treiber 100 das Signal und/oder das Strobesignal sowohl auf ansteigenden als auch abfallenden Taktflanken des Kerntaktsignals, das auf einer Signalleitung 112 zur Verfügung gestellt wird, ansteuern.
Zyklen entspringen in dem Kern 110, wobei eine Zyklusanforderung auf der Signalleitung 116 ausgeführt wird. Der Kern 110 erzeugt außerdem ein Eingangssignal auf der Signalleitung 114, das durch eine Ausgangstreiberschaltung 170 auf der Signalleitung 171 angesteuert werden soll. Eine Freigabe- und Strobe-Erzeugungsschaltung 130 empfängt die Zyklusanforderung und erzeugt die geeigneten Signale, um das Eingangssignal latch-zu-speichern und treibt es auf den mit dem Strobe synchronisierten Bus.
Ein erstes Signal-Latch 160 ist ein auf der ansteigenden Flanke ausgelöstes (getriggertes) Latch, das das Kerntaktsignal empfangen kann. Dieses Latch leitet das Eingangssignal zu einem Vortreiberknoten 161 an der ansteigenden Flanke des Kerntaktsignals weiter. Ein zweites Signal-Latch 162 ist ein auf der abfallenden Flanke getriggertes Latch, das das Kerntaktsignal empfangen kann. Dieses Latch leitet das Eingangssignal an den Vortreiberknoten 161 auf der abfallenden Flanke des Kerntaktsignals weiter.
Die Freigabe- und Strobe-Erzeugungsschaltung 130 erzeugt Freigabesignale auf den Freigabeleitungen 132 und 134 für die Latch-Speicher 160 und 162 in Übereinstimmung mit den an den Moduseingängen 122 empfangenen Signalen. In einem Ungeraden-Bruchteil-Modus (z. B. 2:N, N = 3,5, etc.) bewirken die Freigabesignale, dass die Latch-Speicher abwechselnd freigegeben werden, so dass aufeinanderfolgende Eingangssignalübergänge zu dem Vortreiberknoten 161 auf den ansteigenden und abfallenden Flanken des Kerntakts angesteuert (getrieben) werden. Bei geraden Modi (z. B. 1:1, 1:2, 1:3) können Signale bei derselben Art von Flanken des Kerntaktsignals angesteuert (getrieben) werden, so dass einer der zwei Latch-Speicher ggf. nicht benötigt wird.
Bei einer quellensynchronen Anordnung wird das Strobe- oder Taktsignal, das von dem Treiber an den Empfänger gesendet wird, typischerweise von dem Empfänger verwendet, um das gesendete Signal latch-zu-speichern. Wie veranschaulicht ist, durchläuft das Strobe einen optionalen kombinatorischen Block (CB) 185 und taktet ein Latch 190. Das Strobe ist grundsätzlich an einem Zwischenpunkt in dem Zyklus, in welchem das Signal gesendet wird, angeordnet (d. h., es lässt das Latch übergehen oder löst es aus), um das empfangene Signal richtig latch-zu-speichern. Bei einigen Ausführungsbeispielen ist das Strobe zumindest näherungsweise in der Mitte des Zyklus zentriert. Die Strobe-Position kann bei verschiedenen Ausführungsbeispielen variieren, solange es verfügbar ist, um die Signale latch-zu-speichern, mit welchen das Strobe gesendet wird.
Um die Position des Strobe-Signals zu zentrieren oder auf andere Weise einzustellen, kann eine optionale Verzögerungsschaltung 150 verwendet werden. Bei dem veranschaulichten Ausführungsbeispiel wird das Kerntaktsignal verzögert und ein verzögertes Taktsignal (DCLK) auf einer Signalleitung 152 erzeugt. Das verzögerte Taktsignal wird dann verwendet, um ein auf einer ansteigenden Flanke ausgelöstes Latch 164 und ein auf einer abfallenden Flanke ausgelöstes Latch 166 auf eine Weise auszulösen, die ähnlich der der Latch-Speicher 160 und 162 ist. Der verzögerte Takt kann verwendet werden, um die Strobe-Flanken an Orten zu plazieren, an denen der Kerntakt nicht übergeht. Beispielsweise gäbe es keinen Übergang des Kerntaktsignals (weder ansteigend noch fallend), der zum Auslösen eines Strobe am Mittelpunkt eines Buszyklus verfügbar ist, wenn ein Zwei-Drittel-Bus-zu-Kern-Frequenz-Verhältnis verwendet wird.
Alternativ könnte das Strobe-Signal an einem anderen Zwischenpunkt in dem Buszyklus erzeugt werden, wenn die Kernfrequenz größer als die Busfrequenz ist. Beispielsweise könnte ein interner Kerntaktübergang, der nach dem Beginn des Buszyklus auftritt, verwendet werden, um das Strobe-Signal zu erzeugen. Es könnte sein, dass dieses Strobe-Signal nicht zentriert ist, aber noch verwendet wird, um das Signal latch-zu-speichern, wodurch das Erfordernis der optionalen Verzögerungsschaltung 150 bei einigen Ausführungsbeispielen entfällt. Der optionale kombinatorische Block 185 kann verwendet werden, um zu sichern, dass durch nicht-verzögerte Strobe-Signale eingefangene Signale richtig eingefangen oder aufgenommen werden.
Die Freigabe- und Strobe-Erzeugungsschaltung 130 erzeugt geeignete Freigabesignale für die Latch-Speicher 164 und 166 auf den Signalleitungen 136 und 138 in Abhängigkeit von dem von den Moduseingängen 122 angezeigten Modus. So steuern die Latch-Speicher 164 und 166 abwechselnd einen Strobe-Vortreiber-Knoten 165 in den Ungerade-Bruchteil-Modi an. In den geraden Modi könnte das Strobe-Signal von einer Flanke des Kerntaktsignals getrieben werden, so dass nur die Verwendung der beiden Latch-Speicher erforderlich sein könnte. Die Freigabe- und Strobe-Erzeugungsschaltung 130 erzeugt darüber hinaus ein Eingangs-Strobe-Signal auf einer Signalleitung 140, das in beide Latch-Speicher eingespeist wird.
Wenn Daten aus dem Treiber 100 zu dem Empfänger 180 getrieben werden sollen, werden oder bleiben Ausgabefreigabe(OE)-Signale auf Signalleitungen 172 bzw. 176 angelegt, um die Signal- und die Strobe-Ausgangstreiberschaltung 170 bzw. 174 freizugeben. Das Signal und das Strobe-Signal können synchronisiert sein, so dass sie an den Empfänger mit einer eingestellten Beziehung auf der Grundlage des Kerntaktsignals ausgegeben werden. Das Latch 190 in dem Empfänger 180 latch-speichert das Signal auf der Grundlage des Strobe-Eingangssignals und stellt das Signal am Knoten 192 zur Verwendung innerhalb des Empfängers zur Verfügung. Somit schafft das Ausführungsbeispiel gemäß 1 eine quellensynchrone Übertragung von Signalen zwischen einem Treiber 100 und einem Empfänger 180 mit einem Strobe-Signal, das zu einem Zwischenpunkt in einem Buszyklus selbst dann zur Verfügung gestellt wird, wenn der Buszyklus bei einer Frequenz arbeitet, die ein ungerader Bruchteil der Kernfrequenz des Treibers 100 ist.
2 veranschaulicht ein weiteres Ausführungsbeispiel eines quellensynchronen Treibers. Bei dem Ausführungsbeispiel gemäß 2 werden ein Kerntaktsignal (CLK) und ein verzögertes Taktsignal (DCLK) zu einem Satz von Daten- und Strobe-Latch-Elementen geführt (routed). Obwohl nicht in sämtlichen Latch-Elementen beide Taktsignale verwendet werden, gleicht die gleichförmige Führung und Belastung die Lasten an diesen Taktsignalen aus und begrenzt den Versatz zwischen den Datensignalen und den zugehörigen Strobe-Signalen.
Bei dem Ausführungsbeispielen gemäß 2 werden die beiden Strobe-Signale mit einem Satz von N Datenbits (D0–DN – 1) angesteuert. Jedes angesteuerte Signal weist ein Latch-Element auf, das vier Latch-Speicher enthält. Ein Latch-Element 200 empfängt ein internes Strobe-Signal (INSTB), das von einer Freigabe- und Strobegeneratorschaltung 250 erzeugt worden ist und das von dem Kerntaktsignal getaktet wird. Dieses Latch-Element 200 enthält vier Latch-Speicher, Latch D1 202, Latch D2 204, Latch S1 206 und Latch S2 208. Die Latch-Speicher D1 und D2 werden durch das Kerntaktsignal getriggert und die Latch-Speicher S1 und S2 werden durch das verzögerte Kerntaktsignal getriggert. Das Ausgangssignal des Latch-Elements 200 wird durch einen Ausgangstreiber 205 zu einem Strobe-Ausgang 207 angesteuert, wenn ein Ausgabefreigabe-Signal (OE) auf einer Signalleitung 203 angelegt wird. Die Freigabesignale aus der Freigabe- und Strobe-Generatorschaltung 250 werden dem Latch-Element 200 auf einem Freigabesignalbus 252 zur Verfügung gestellt. Beispielsweise werden das Freigabe-Strobe-Signal 1 (ENS1) und das Freigabe-Strobe-Signal 2 (ENS2) den Latch-Speichern S1 206 und S2 208 zur Verfügung gestellt.
Ein Ausführungsbeispiel des Latch-Elements 210 für das Datenbit 0 (DATA 0) ist in 2 detaillierter gezeigt. Das auf einer Signalleitung 211 zur Verfügung gestellte Datenbit 0 ist mit den Dateneingängen der internen Latch-Speicher 212, 214, 216 und 218 gekoppelt. Geeignete Freigabesignale werden (in Abhängigkeit vom Betriebsmodus) mit diesen vier Latch-Speichern ebenso gekoppelt. Die Latch-Speicher D1 212 und D2 214 sind so eingekoppelt, dass sie das Kerntaktsignal empfangen, und die Latch-Speicher S1 216 und S2 218 können das verzögerte Taktsignal empfangen. Die Ausgangssignale der vier Latch-Speicher innerhalb des Latch-Elements 210 werden von einem Ausgangstreiber 215 an den D0-Ausgang 217 getrieben, wenn ein Ausgabefreigabesignal auf einer Signalleitung 203 angelegt ist. Die Freigaben werden erzeugt, um zu sichern, dass es nur jeweils einem Latch ermöglicht wird, den gemeinsamen Ausgangsknoten anzusteuern.
In ähnlicher Weise ist ein Latch-Element 220 für das Datenbit 1 (DATA 1) so eingekoppelt, dass es sowohl das Kerntaktsignal (Latch-Speicher D1 und D2) als auch das verzögerte Taktsignal (Latch-Speicher S1 und S2) empfängt. Geeignete Freigabesignale werden von der Freigabe- und Strobe-Generatorschaltung 250 zur Verfügung gestellt. Das erste Datenbit wird auf einer Signalleitung 221 an sämtliche vier Latch-Speicher in dem Latch-Element 220 zur Verfügung gestellt, und ein Ausgangstreiber 225 treibt den Ausgang der vier Latch-Speicher an einen D1-Ausgang 227, wenn ein Ausgabefreigabe-Signal auf einer Signalleitung 223 angelegt wird.
Ein Latch-Element 230 für das N-te Datenbit (DATA N – 1) ist so eingekoppelt, dass es sowohl das Kerntaktsignal (Latch-Speicher D1 und D2) als auch das verzögerte Taktsignal (Latch-Speicher S1 und S2) empfängt. Geeignete Freigabesignale werden von der Freigabe- und Strobe-Generatorschaltung 250 zur Verfügung gestellt. Das N-te Datenbit wird auf einer Signalleitung 231 an sämtliche vier Latch-Speicher in dem Latch-Element 230 zur Verfügung gestellt, und ein (nicht gezeigter) Ausgangstreiber treibt den Ausgang der vier Latch-Speicher zu einem Ausgangsknoten, wie es unter Bezugnahme auf die anderen Signale erörtert worden ist.
Ein Latch-Element 240 für das komplementäre Strobe-Signal (STROBE#) ist so eingekoppelt, dass es sowohl das Kerntaktsignal (Latch-Speicher D1 und D2) als auch das verzögerte Taktsignal (Latch-Speicher S1 und S2) empfängt. Wiederum werden geeignete Freigabesignale von der Freigabe- und Strobe-Generatorschaltung 250 sowie ein Eingangs-Strobe#-Signal auf einer Signalleitung 241 zur Verfügung gestellt. Das Eingangs-Strobe#-Signal wird auf einer Signalleitung 241 an sämtliche vier Latch-Speicher in dem Latch-Element 240 zur Verfügung gestellt, und ein (nicht gezeigter) Ausgangstreiber treibt das Ausgangssignal der vier Latch-Speicher an einen Ausgangsknoten, wie es unter Bezugnahme auf die anderen Signale erörtert worden ist.
Eine kompensierte Verzögerungsschaltung 260 kann benutzt werden, um das verzögerte Taktsignal aus dem Kerntaktsignal auf Signalleitung 262 zu erzeugen. Die Verzögerungsschaltung 260 empfängt einen Kompensationsfaktor auf einer Signalleitung 265 bei diesem Ausführungsbeispiel. Die Verzögerungsschaltung 260 wird in Übereinstimmung mit dem Kompensationsfaktor eingestellt, um eine relativ stabile zeitliche Beziehung zwischen CLK und DCLK trotz einer sich ändernden Bauelementeleistung aufrechtzuerhalten. Der Kompensationsfaktor könnte durch eine Schaltung erzeugt werden, die in der Lage ist, Prozess-, Temperatur- und/oder Spannungsbedingungen zu erfassen, die grundsätzlich die Leistungscharakteristika der Bauelemente ändern. Derartige Kompensations- und Verzögerungsschaltungen sind im Stand der Technik bekannt, und es kann eine beliebige geeignete bekannte oder auf andere Weise verfügbare Schaltung verwendet werden. Da eine Verzögerungsschaltung verwendet wird, ist keine Phasenverriegelungsschleife oder eine andere große Taktgeneratorschaltung erforderlich, um einen speziellen Takt für die quellensynchrone Schnittstelle bei einigen Ausführungsbeispielen zu erzeugen.
3 veranschaulicht Betriebssignalverläufe für ein Ausführungsbeispiel des Treibers gemäß 2 bei einem Zwei-Drittel-Kern-zu-Bus-Frequenz-Verhältnis. Bei diesem Ausführungsbeispiel verzögert die Verzögerungsschaltung 260 folglich das Kerntaktsignal um einen Viertel-Zyklus, um das verzögerte Taktsignal (DCLK) auf Signalleitung 264 zu erzeugen. Die Kerndaten werden von dem Kern bei den ansteigenden Flanken des Kerntaktsignals (CLK) zur Verfügung gestellt. Ein Handshake-Mechanismus könnte verwendet werden, um die Daten aus dem Kern daran zu hindern, zuvor abgefertigte Daten zu überschreiben, bis die Daten erfolgreich bei der niedrigeren Busfrequenz übermittelt worden sind. Somit werden die Kerndaten (A, B, C, D) an den Latch-Eingängen abwechselnd für einen oder für zwei Kerntaktzyklen gehalten.
Die Kerndaten A werden von dem Kern an der ansteigenden Flanke des Kerntaktsignals ausgegeben. Bei diesem Beispiel wird nur das Latch-Element 210 erörtert; jedoch ist es klar, dass andere Latch-Elemente für Datensignale bei diesem Ausführungsbeispiel ähnlich arbeiten. Latch D2 214 wird von der Freigabe- und Strobe-Generatorschaltung 250 an der nächsten fallenden Flanke des Kerntaktsignals freigegeben, um Daten A auf dem Bus zum Beginn des nächsten Buszyklus auszugeben. Dann werden Daten B an das Latch-Element 210 von dem Kern zur Verfügung gestellt. An der zweiten nachfolgenden ansteigenden Flanke wird das Latch D1 von der Freigabe- und Strobe-Generatorschaltung 250 freigegeben, um die Daten B auf dem Bus zu Beginn des nächsten Buszyklus auszugeben (zu treiben).
In ähnlicher Weise werden die Daten C über das Latch D2 zum Beginn des nächsten Buszyklus ausgegeben, und die Daten D werden über das Latch D1 zu Beginn des Buszyklus, nachdem die Daten C ausgegeben worden sind, ausgegeben. Somit ermöglichen es die Freigabesignale und die auf den ansteigenden und abfallenden Flanken ausgelösten Latch-Speicher, dass Daten auf den Bus als ”gemischtes” Signal, d. h. ein bei ansteigenden und abfallenden Flanken desselben Taktes ausgelöstes Signal, ausgegeben werden.
Die Strobe-Signale (STROBE und STROBE#) werden auf ähnliche Weise erzeugt. 3 veranschaulicht darüber hinaus beispielhafte Versionen der Strobe-Freigabesignale (ENS1 und ENS2), die in Verbindung mit dem Latch-Element 200 gemäß 2 verwendet werden können, um das in 3 gezeigte STROBE-Signal zu erzeugen. Wie aus 3 zu ersehen ist, können sowohl das Eingangs-Strobe- als auch die Freigabesignale für sowohl Daten als auch Strobe-Signale vorteilhafterweise durch kombinatorische Standard-Logik erzeugt werden, die von dem Taktsignal getriggert wird, da diese Signale bei einigen Ausführungsbeispielen nur bei Flanken des Kerntaktsignals übergehen.
Das ENS1-Signal kann an das Latch S1 206 und das ENS2-Signal an das Latch S2 208 im Latch-Element 200 angelegt werden. Das INSTB-Signal auf Signalleitung 201 kann an sämtliche vier Latch-Speicher des Latch-Elements 200 angelegt werden. Im Ergebnis steuern die Latch-Speicher S1 und S2 abwechselnd das Ausgangssignal des Latch-Elements 200 an, wobei sie das gemischte (mixed-color) Strobe-Signal, das in 3 gezeigt ist, erzeugen.
4 veranschaulicht ein Ausführungsbeispiel, das Daten-, Adress- und Kommandosignale auf eine quellensynchrone Weise bei Frequenzen, die Ungerade-Bruchteils-Bus-zu-Kern-Verhältnisse einschließen, übertragen kann. Bei diesem Ausführungsbeispiel ist ein Prozessor 400 so eingekoppelt, dass er Strobe-Signale, Datensignale, ein Cache-Taktsignal, ein Adress-Strobe-Signal und Adress- und Kommandosignale zu einem Cache 480 auf eine quellensynchrone Weise übermittelt. Diese Anordnung gestattet eine vollständig quellensynchrone Schnittstelle zwischen dem Prozessor 400 und dem Cache 480.
Der Prozessor 400 enthält ein Strobe-Latch-Element 402 und Daten-Latch-Elemente 404 und 406. Ein komplementäres Strobe-Latch-Element 408 ist ebenfalls enthalten. Ähnlich dem Ausführungsbeispiel gemäß 3 können diese Latch-Elemente sämtlich so eingekoppelt sein, dass sie sowohl ein Prozessortaktsignal (PCLK) auf einer Signalleitung 472 als auch ein verzögertes Taktsignal (DCLK) auf einer Signalleitung 474 empfangen, um eine ausgeglichene (symmetrische) Belastung dieser Taktsignale zu erreichen, wodurch die zeitliche Beziehung zwischen den Daten- und Strobe-Signalen bewahrt wird.
Der Prozessor 400 enthält eine Strobe- und Freigabe-Erzeugungsschaltung 450, um die richtigen Strobe-Signale und die richtige Zeitgabe zum Freigeben der einzelnen Latch-Speicher (beispielsweise D1, D2, S1, S2) innerhalb der Latch-Elemente zur Verfügung zu stellen. Der Prozessor 400 gibt ein Strobe-Signal über die Signalleitung 442 und ein komplementäres Strobe-Signal über die Signalleitung 444 in Verbindung mit über einen Datenbus 440 ausgegebenen Daten aus. Ein Latch 490 in dem Cache 480 ist so eingekoppelt, dass es Daten aus dem Datenbus 440 unter Verwendung eines oder beider Strobe-Signale latch-speichert. Diese Daten können dann in einem Cache-Array 494 durch eine Steuerschaltung 488 gespeichert werden. Es ist anzumerken, dass ein Rückgabepfad typischerweise vorgesehen ist, so dass der Cache 480 einen Zugriff auf Daten in dem Array 494 für den Prozessor 400 zur Verfügung stellen kann.
Der Prozessor 400 erzeugt darüber hinaus eine Vielzahl von Adress- und Kommandosignalen für den Cache 480. Ein erstes Latch-Element 410 stellt ein Adress-Strobe-Signal (CADS) an den Cache 480 auf einer Signalleitung 418 zur Verfügung. Das Latch-Element 410 enthält zwei einzelne Latch-Speicher, das Latch C1 412 und das Latch C2 414. Bei diesem Ausführungsbeispiel werden die Kommando- und Adresssignale nicht in Abhängigkeit von einem verzögerten Takt, wie beispielsweise DCLK, ausgegeben, sondern alle bei dem Prozessorkerntakt PCLK ausgegeben. Eine Takterzeugungsschaltung 470 auf dem Prozessor stellt darüber hinaus einen Busfrequenztakt CCLK an den Cache 480 auf einer Signalleitung 476 zur Verfügung.
Weitere Adress- und Kommandosignale können zu dem Cache 480 unter Verwendung von Latch-Elementen, wie beispielsweise dem Latch-Element 420, welches ebenfalls zwei interne einzelne Latch-Speicher aufweist, übertragen werden. Wie veranschaulicht ist, können N Adress- und/oder Kommandosignale über einen Bus 430 auf diese Weise übertragen werden. Der Cache 480 kann einen kombinatorischen Block 484 benutzen, um das Adress-Strobe-Signal CADS und den Busfrequenztakt CCLK zu kombinieren, um einen Takt für ein Latch 482 zu erzeugen, das Adress- und Kommandosignale latch-speichert.
Bei einem Ausführungsbeispiel, bei dem ein Kern-zu-Bus-Frequenzverhältnis von zwei Dritteln verwendet wird, kann es zwei auswählbare Leistungspegel geben. Faktoren, wie beispielsweise die Belastung infolge der Größe des Cache 480, können bestimmen, welcher Leistungspegel ausgewählt wird. In einem Modus könnte der Adress-Strobe als von einer Dauer von vier PCLK-Phasen erzeugt werden. Bei einem Modus höherer Leistung könnte der Adress-Strobe gegenüber den PCLK-Flanken versetzt werden, indem eine optionale Verzögerung 478 benutzt wird, die ein verzögertes PCLK-Signal auf einer Signalleitung 479 erzeugt, die es dem Adress-Strobe ermöglicht, ein Drei-PCLK-Phasen-Signal zu sein. In diesem Fall könnte eine geringere Einricht- und Haltezeit verfügbar sein.
Wenn ein Eins-zu-eins-Kern-zu-Bus-Frequenz-Verhältnis verwendet wird, könnten ebenso zwei Leistungsoptionen verfügbar sein. Zunächst könnte ein Kerntaktzylus für die Adressbuseinrichtzeit gestattet sein. Dies könnte eine Option höchster Leistung zur Verwendung bei einer geringen Anzahl von Teilnehmern (z. B. Cache-Speicher-Chips), die den Bus belasten, sein. Eine zweite Option besteht darin, zwei Kerntaktperioden für die Adressbuseinschwingzeit zu gestatten. Diese zweite Option kann bei Ausführungsbeispielen vorteilhaft sein, bei denen der Bus stärker belastet ist.
Die Steuerschaltung 488 in dem Cache 480 empfängt Kommando- und Adresssignale aus dem Prozessor 400. Die Steuerschaltung 488 führt die angeforderten Operationen an dem Array 494 durch, entweder das Rückgeben, das Speichern oder das Ungültig-Machen von Daten oder das Ändern von Bits auf andere Weise in dem Array 494. So gestattet das Ausführungsbeispiel gemäß 4 eine vollständig funktionale quellensynchrone Schnittstelle zwischen einem Cache und einem Prozessor, welche bei anderen Komponenten oder in anderen Umgebungen verwendet werden könnte.
5 veranschaulicht ein Ausführungsbeispiel eines latch-speichernden Elements, das beispielsweise als latch-speicherndes Element für ein Datenbit oder ein Strobe-Signal in Ausführungsbeispielen, wie denen gemäß den 2 oder 4, verwendet werden kann. Zusätzlich enthält das latch-speichernde Element gemäß 5 ein Latch-back-Merkmal, das die kontinuierliche Ansteuerung einer Bussignalleitung 532 ermöglicht. Dies kann beispielsweise vorteilhaft bei einer Busarchitektur sein, die eine Abschluss- oder Ansteuertechnik benutzt, welche die kontinuierliche Ansteuerung des Busses zur Aufrechterhaltung der richtigen Signalpegel voraussetzt.
Ein Datensignal wird einem ersten Durchlasselement 508 und einem zweiten Durchlasselement 510 zur Verfügung gestellt. Das Durchlasselement 508 wird infolge des Anlegens eines Ausgangssignals eines UND-Gatters 502 freigegeben, wenn ein Freigabe-Daten-Latch-1(END1)-Signal angelegt wird und das Taktsignal (CLK) auf einem logischen Eins-Pegel ist. In ähnlicher Weise wird das zweite Durchlasselement 510 infolge des Anlegens eines Ausgangssignals eines UND-Gatters 504 freigegeben, wenn sich ein invertiertes Taktsignal (CLK#) auf einem logischen Eins-Pegel befindet und ein Freigabe-Daten-Latch-2(END2)-Signal angelegt wird. Somit kann ein Vor-Treiber-Knoten 520 über das erste Durchlasselement 508 bei den ansteigenden Flanken von CLK und über das zweite Durchlasselement 510 bei den abfallenden Flanken von CLK (d. h. den ansteigenden Flanken von CLK#) angesteuert werden.
Ein Ausgangstreiber 530 gibt das Signal auf dem Vor-Treiber-Knoten 520 aus, wenn ein Ausgabefreigabe(OE)-Signal angelegt wird. Ein Latch-back-Freigabesignal kann angelegt werden, um einen Wert aus der Bussignalleitung 532 zu halten, der über eine Eingabeschaltung 540 eingelesen und durch ein Durchlasselement 542 weitergeleitet wird.
Ein optionaler zweiter Abschnitt des in 5 gezeigten Latch-Elements ist die Schaltung 550, welche durch einen verzögerten Takt (DCLK) getaktet wird. Die Schaltung 550 kann bei einigen Ausführungsbeispielen für Daten- und Strobe-Schaltungen benutzt werden, aber es kann sein, dass sie bei einigen Ausführungsbeispielen für Adress- und Kommandosignale nicht benötigt wird. Bei einigen Ausführungsbeispielen könnte die Schaltung 550 identisch zu den anderen beiden oben genannten einzelnen Latch-Elementen sein, um sichern zu helfen, dass die Zeitgaben zwischen den Strobe- und Datensignalen eng aufeinander abgestimmt sind.
Bezüglich der Schaltung 550 wird das Datensignal einem ersten Durchlasselement 554 und einem zweiten Durchlasselement 558 zur Verfügung gestellt. Das Durchlasselement 554 wird bei Anlegen des Ausgangssignals eines UND-Gatters 552 freigegeben, wenn ein Freigabe-Strobe-Latch-1(ENS1)-Signal angelegt wird und sich das verzögerte Taktsignal (DCLK) auf einem logischen Eins-Pegel befindet. In ähnlicher Weise wird das zweite Durchlasselement 558 beim Anlegen des Ausgangssignals eines UND-Gatters 556 freigegeben, wenn das invertierte verzögerte Taktsignal (DCLK#) sich auf einem logischen Eins-Pegel befindet und ein Freigabe-Strobe-Latch-2-(ENS2)-Signal angelegt wird. So kann der Vor-Treiber-Knoten 520 durch das erste Durchlasselement 554 auf den ansteigenden Flanken von DCLK und über das zweite Durchlasselement 558 auf den abfallenden Flanken des DCLK (d. h. den ansteigenden Flanken des DCLK#) angesteuert werden.
6 veranschaulicht ein weiteres Ausführungsbeispiel eines Latch-Elements zur Verwendung bei den quellensynchronen Techniken gemäß der vorliegenden Offenbarung. Dieses Ausführungsbeispiel kann unbenutzte Latch-Speicher enthalten, um eine Taktsignalsymmetrie zu ermöglichen, und kann sorgfältig aufeinander abgestimmte Takt-zu-Takt-Ausgangs-Pfade enthalten, so dass eine gleiche Anzahl von Gatter-Verzögerungen von den Taktsignalen zu den Ausgangssignalen unabhängig davon, welche Taktflanke einen Ausgangssignalübergang bewirkt, auftreten kann. Eine derartige genaue Steuerung kann bei quellensynchronen Hochgeschwindigkeitsschnittstellen in hohem Maße vorteilhaft sein, weil die Positionierung des Strobe-Signals in Bezug auf die Daten (oder Kommandos oder Adresssignale) genau gesteuert werden kann. Eine solche genau gesteuerte Zeitgabe kann einen Betrieb höherer Geschwindigkeit ermöglichen.
Bei dem Ausführungsbeispiel gemäß 6 werden ein einzelnes D1-Latch 600 und sein komplementäres D2-Latch 650 zur Verfügung gestellt. Bei einigen Ausführungsbeispielen werden optional ein S1-Latch 680 und ein S2-Latch 682, welche identisch den Latch-Speichern 600 und 650 sein können, zur Verfügung gestellt, um die Taktbelastung auszugleichen (symmetrisch zu gestalten).
Das Latch 650 enthält einen Invertierer 652, der so eingekoppelt ist, dass er ein CLK#-Latch-Freigabesignal empfängt. Das CLK#-Latch-Freigabesignal ist mit einem ersten (aktiv hohen) Freigabeeingang eines Durchlassgatters 654 gekoppelt. Ein invertiertes CLK#-Latch-Freigabesignal aus dem Invertierer 652 ist mit dem zweiten (aktiv niedrigen) Freigabeeingang des Durchlassgatters 654 gekoppelt. Das Durchlassgatter 654 leitet das CLK-Signal durch, wenn es freigegeben ist. Der Ausgang des Durchlassgatters 654 ist mit einem aktiv niedrigen Freigabeeingang eines Durchlassgatters 658 und mit einem aktiv hohen Freigabeeingang eines Tri-State-Invertierers 660 gekoppelt, welcher in einer kreuzgekoppelten Invertierer-Paaranordnung mit einem Invertierer 662 verbunden ist. Der Eingang des Invertierers 662 und der Ausgang des Tri-State-Invertierers 660 sind mit dem Ausgang des Durchlassgatters 658 gekoppelt.
Der Eingang des Durchlassgatters 658 ist so eingekoppelt, dass er das Eingangsbit (z. B. ein Datenbit) in das CLK#-Latch empfängt. Ein Invertierer 664 invertiert das Ausgangssignal des Durchlassgatters 658. Der aktiv hohe Freigabeeingang des Durchlassgatters 658 ist so eingekoppelt, dass er ein von einem NOR-Gatter 656 erzeugtes Signal empfängt. Das Ausgangssignal des NOR-Gatters 656 ist außerdem mit einem aktiv niedrigen Freigabeeingang des Tri-State-Invertierers 660 gekoppelt. Somit wird der Tri-State-Invertierer nur dann freigegeben, wenn das Durchlassgatter 658 geschlossen ist.
Das NOR-Gatter 656 weist einen ersten Eingang auf, der so eingekoppelt ist, dass er das Ausgangssignal des Invertierers 652 empfängt, und einen zweiten Eingang, der so eingekoppelt ist, dass er das CLK-Signal empfängt. Das NOR-Gatter 656 kann als herkömmliches NOR-Gatter mit zwei in Reihe geschalteten P-Kanal-Transistoren, die zwischen der Versorgungsspannung und dem Ausgangsknoten eingekoppelt sind, und zwei parallelen N-Kanal-Transistoren, die einen Ausgangsknoten treiben, ausgebildet sein. Um Verzögerungen aus dem NOR-Gatter 656 auszugleichen, kann das CLK-Signal sowohl mit dem N-Kanal-Transistor als auch dem P-Kanal-Transistor-, der direkt mit dem NOR-Gatter-Ausgang verbunden ist, gekoppelt sein, so dass es eine Ein-Gatter-Verzögerung von dem CLK-Signal zu dem NOR-Gatter-Ausgangssignal gibt. Diese Ein-Gatter(Transistor)-Verzögerung stimmt mit der Ein-Transistor-Verzögerung, die erzeugt wird, wenn das CLK-Signal durch das Durchlassgatter 604 durchgeleitet wird, überein.
Ein Durchlassgatter 670 weist einen aktiv hohen Eingang auf, der so eingekoppelt ist, dass er ein CLK-Treiber-Freigabesignal empfängt. Ein aktiv niedriger Eingang des Durchlassgatters 670 ist so eingekoppelt, dass er eine invertierte Version des CLK-Treiber-Freigabesignals, das von einem Invertierer 666 erzeugt wird, empfängt. Das Durchlassgatter 670 leitet das CLK-Signal durch, wenn es freigegeben ist. Wenn das Durchlassgatter 670 gesperrt ist, steuert ein N-Kanal-Transistor 674 den Ausgang des Durchlassgatters 670 auf Masse, da sein Gate mit dem Ausgang des Invertierers 666 verbunden ist.
Der Ausgang des Durchlassgatters 670 wird einem aktiv hohen Freigabeeingang eines Durchlassgatters 676 zur Verfügung gestellt, das das Eingangssignal empfängt, sobald es durch das Durchlassgatter 658 und den Invertierer 664 durchgeleitet worden ist. Ein aktiv niedriger Freigabeeingang des Durchlassgatters 676 wird von einem NAND-Gatter 672 erzeugt, das einen ersten Eingang aufweist, der so eingekoppelt ist, dass er das Ausgangssignal des Invertierers 666 empfängt, und das einen zweiten Eingang aufweist, der so eingekoppelt ist, dass er das CLK-Signal empfängt. Das Ausgangssignal des Durchlassgatters 676 ist mit einem Vor-Treiber-Knoten 629 gekoppelt.
Das NAND-Gatter 672 kann ebenfalls ein herkömmlich konstruiertes NAND-Gatter sein (zwei parallele P-Kanal-Transistoren, die zwischen einer Versorgungsspannung und dem Ausgangsknoten eingekoppelt sind, und zwei in Reihe geschaltete N-Kanal-Transistoren, die zwischen einer Massespannung und dem Ausgangsknoten eingekoppelt sind); jedoch kann das NAND-Gatter 672 so geschaltet sein, dass es sichert, dass gleiche Takt-zu-Ausgangs-Verzögerungen auftreten. So kann das CLK-Signal sowohl mit dem P-Kanal-Transistor als auch mit dem N-Kanal-Transistor, der direkt mit dem NAND-Gatterausgang gekoppelt ist, gekoppelt sein. Dementsprechend empfangen sowohl der aktiv niedrige als auch der aktiv hohe Freigabeeingang des Durchlassgatters 676 Freigabesignale über die gleiche Anzahl von Gatter(Transistor)-Verzögerungen aus dem CLK-Signal.
Das Latch 600 enthält einen Invertierer 602, der so eingekoppelt ist, dass er ein CLK-Latch-Freigabesignal empfängt. Das CLK-Latch-Freigabesignal ist mit einem ersten (aktiv hohen) Freigabeeingang eines Durchlassgatters 604 gekoppelt. Ein invertiertes CLK-Latch-Freigabesignal aus dem Invertierer 602 ist mit dem zweiten (aktiv niedrigen) Freigabeeingang des Durchlassgatters 604 gekoppelt. Das Durchlassgatter leitet das CLK-Signal durch, wenn es freigegeben ist. Der Ausgang des Durchlassgatters 604 ist mit einem aktiv hohen Freigabeeingang eines Durchlassgatters 608 und mit einem aktiv niedrigen Freigabeeingang eines Tri-State-Invertierers 610 gekoppelt, welcher in einer kreuzgekoppelten Invertiererpaaranordnung mit einem Invertierer 612 verschaltet ist. Der Eingang des Invertierers 612 und der Ausgang des Tri-State-Invertierers 610 sind mit dem Ausgang des Durchlassgatters 608 gekoppelt. Wie oben unter Bezugnahme auf das NAND-Gatter 672 erörtert worden ist, kann das CLK-Signal mit einem ausgewählten Eingang der zwei Eingänge gekoppelt werden, so dass die Takt-zu-Ausgangssignal-Verzögerung einem Transistor entspricht.
Der Eingang des Durchlassgatters 608 ist so eingekoppelt, dass er das Eingangsbit (z. B. ein Datenbit) in das CLK-Latch empfängt. Bei dem veranschaulichten Ausführungsbeispiel werden die gleichen Datenbits den Latch-Speichern D2 650 und D1 600 eingegeben. Der aktiv hohe Freigabeeingang des Durchlassgatters 608 ist so eingekoppelt, dass er ein von einem NAND-Gatter 606 erzeugtes Signal empfängt. Das NAND-Gatter 606 weist einen ersten Eingang auf, der so eingekoppelt ist, dass er das CLK-Latch-Freigabesignal empfängt, und es weist einen zweiten Eingang auf, der so eingekoppelt ist, dass er das CLK-Signal empfängt. Wie oben bezüglich des NOR-Gatters 656 erörtert worden ist, kann das CLK-Signal mit einem ausgewählten der zwei Eingänge derart gekoppelt sein, dass die Takt-zu-Ausgangssignal-Verzögerung einen Transistor beträgt und somit mit der Verzögerung eines Durchlassgatters 620 übereinstimmt. Der Ausgang des NAND-Gatters 606 ist ebenfalls mit einem aktiv hohen Freigabeeingang des Tri-State-Invertierers 610 gekoppelt. So wird der Tri-State-Invertierer 610 nur dann freigegeben, wenn das Durchlassgatter 608 geschlossen ist. Ein Invertierer 614 invertiert das Ausgangssignal des Durchlassgatters 608.
Das Durchlassgatter 620 weist einen aktiv hohen Eingang auf, der so eingekoppelt ist, dass er ein CLK#-Treiber-Freigabesignal empfängt. Ein aktiv niedriger Eingang des Durchlassgatters 620 ist so eingekoppelt, dass er eine invertierte Version des CLK#-Treiber-Freigabesignals, die von einem Invertierer 616 erzeugt wird, empfängt. Das Durchlassgatter 670 leitet das CLK-Signal durch, wenn es freigegeben ist. Wenn das Durchlassgatter 620 gesperrt ist, treibt ein P-Kanal-Transistor 624 das Ausgangssignal des Durchlassgatters 670 auf einen (hohen) logischen Eins-Pegel, weil sein Gate mit dem CLK#-Treiber-Freigabesignal verbunden ist.
Das Ausgangssignal des Durchlassgatters 620 wird einem aktiv hohen Freigabeeingang eines Durchlassgatters 626 zur Verfügung gestellt, das das Eingangssignal empfängt, sobald dieses durch das Durchlassgatter 608 und den Invertierer 614 durchgeleitet worden ist. Ein aktiv niedrigerer Freigabeeingang des Durchlassgatters 626 wird von einem NOR-Gatter 622 erzeugt, das einen ersten Eingang aufweist, der das Ausgangssignal des Invertierers 616 empfängt, und einen zweiten Eingang, der das CLK-Signal empfängt. Der Ausgang des Durchlassgatters 626 ist mit dem Vor-Treiber-Knoten 629 gekoppelt. Ein Ausgangstreiber 640 steuert eine Signalleitung 642 mit dem Wert aus dem Vor-Treiber-Knoten 629 an, nachdem dieser durch einen Invertierer 630 invertiert worden ist.
Die Latch-Back-Schaltung bei diesem Ausführungsbeispiel umfasst eine Eingangsschaltung 684, die einen Wert aus der Signalleitung 642 empfangen und den Wert auf einen Dateneingang eines Durchlassgatters 692 ausgeben kann. Ein Latch-Back-Takt wird durch einen Invertierer 690 invertiert und dem aktiv hohen Eingang des Durchlassgatters 692 zur Verfügung gestellt, wobei der Latch-Back-Takt selbst dem aktiv niedrigen Eingang des Durchlassgatters 692 geliefert wird. Das Ausgangssignal des Durchlassgatters 692 wird durch einen Invertierer 694 invertiert, der durch einen Stützinvertierer 695 gestützt wird, und zu einem Eingangsanschluss eines Durchlassgatters 698 ausgegeben. Das Durchlassgatter 698 weist einen aktiv hohen Freigabeeingang auf, der so eingekoppelt ist, dass er den Latch-Back-Takt empfängt, und einen aktiv niedrigen Freigabeeingang, der so eingekoppelt ist, dass er eine invertierte Version des Latch-Back-Taktes, die von einem Invertierer 696 erzeugt worden ist, empfängt. Dementsprechend stellt die Latch-Back-Schaltung einen Wert dem Vor-Treiber-Knoten 629 zur Verfügung, welcher es dem Ausgangstreiber 640 ermöglicht, einen letzten auf den Bus ausgegebenen Wert zu halten. Da der Knoten 629 durch mehrere Treiber angesteuert wird, kann es vorteilhaft sein zu sichern, dass das CLK-Treiberfreigabe-, das CLK#-Treiberfreigabe- und das Latch-Back-Takt-Signal einander nicht überlappen, so dass eine Konkurrenz verursacht würde.

Claims

Schaltungsanordnung für eine quellensynchrone Signalübertragung eines Ausgabe-Datensignals, aufweisend: a) eine Signal-Treiberschaltung (170, 161, 160, 162, 130) für das Ausgabe-Datensignal (171) mit a1) einer auf den ansteigenden Flanken eines an die Signal-Treiberschaltung angelegten Kerntaktsignals (112) einer Kernschaltung (110) auslösenden ersten Latch-Schaltung (160), die ein von der Kernschaltung (110) ausgegebenes Eingabe-Daten-Signal (114) nach einer ansteigenden Flanke des Kerntaktsignals (112) an einem Ausgangsknoten (161) bereitstellt, a2) einer auf den abfallenden Flanken des Kerntaktsignals (112) auslösenden zweiten Latch-Schaltung (162), die das von der Kernschaltung (110) ausgegebene Eingabe-Datensignal (114) nach einer abfallenden Flanke des Kerntaktsignals (112) an dem Ausgangsknoten (161) bereitstellt, a3) einer Freigabe-Erzeugungsschaltung (130), die in einem Ungeraden-Bruchteil-Modus derart Freigabesignale (132, 134) für die erste und die zweite Latch-Schaltung bereitstellt, dass abwechselnd die erste und die zweite Latch-Schaltung freigegeben werden, so dass am Ausgangsknoten (161) ein dem Eingabe-Datensignal (114) entsprechendes Ausgabe-Datensignal mit einem Zyklus bereitgestellt wird, der eine Frequenz aufweist, die ein ungeradzahliger Bruchteil der Frequenz des Kerntaktsignals (112) ist, bei der somit das Verhältnis der Zyklusfrequenz zur Kerntaktfrequenz 2/N mit N = 3, 5, 7, ... ist, und a4) einer Treiberschaltung (170), deren Eingang mit dem Ausgangsknoten (161) gekoppelt ist und die am Ausgang das Ausgabe-Datensignal (171) ausgibt, und b) eine Strobe-Signal-Treiberschaltung (174, 165, 164, 166, 150, 130) für ein mit dem Ausgabe-Datensignal (171) zu übertragendes Strobe-Signal (175), wobei die Strobe-Signal-Treiberschaltung so ausgebildet ist, dass die Flanken des Strobe-Signals an einem Zwischenpunkt im Zyklus des Ausgabe-Datensignals (171) erzeugt werden, sodass ein Latching des Ausgabe-Datensignals (171) bei einem Empfänger (180) durch das Strobe-Signal (175) getriggert werden kann.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Freigabe-Erzeugungsschaltung (130) in einem Geraden-Bruchteil-Modus derart Freigabesignale (132, 134) für die erste und die zweite Latch-Schaltung bereitstellt, dass entweder die erste oder die zweite Latch-Schaltung freigegeben wird, so dass am Ausgangsknoten (161) ein dem Eingabe-Datensignal (114) entsprechendes Ausgabe-Datensignal mit einem Zyklus bereitgestellt wird, der eine Frequenz aufweist, die ein geradzahliger Bruchteil der Frequenz des Kerntaktsignals (112) ist, bei der somit das Verhältnis der Zyklusfrequenz zur Kerntaktfrequenz 2/N mit N = 2, 4, 6, ... ist.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass das Verhältnis der Zyklusfrequenz zur Kerntaktfrequenz 2/3 ist.
Schaltungsanordnung nach einem der Ansprüche 1–3, dadurch gekennzeichnet, dass der Zwischenpunkt näherungsweise der Mittelpunkt des Zyklus liegt.
Schaltungsanordnung nach einem der Ansprüche 1–4, dadurch gekennzeichnet, dass die Strobe-Signal-Treiberschaltung aufweist: eine auf den ansteigenden Flanken eines an die Strobe-Signal-Treiberschaltung angelegten verzögerten Kerntaktsignals (152) auslösende dritte Latch-Schaltung (164), die ein von der Freigabe-Erzeugungsschaltung (130) ausgegebenes Eingabe-Strobe-Signal (140) nach einer ansteigenden Flanke des verzögerten Kerntaktsignals (152) an einem zweiten Ausgangsknoten (165) bereitstellt, eine auf den abfallenden Flanken des verzögerten Kerntaktsignals (152) auslösende vierte Latch-Schaltung (166), die das von der Freigabe-Erzeugungsschaltung (130) ausgegebene Eingabe-Strobe-Signal (140) nach einer abfallenden Flanke des verzögerten Kerntaktsignals (152) an dem zweiten Ausgangsknoten (165) bereitstellt, wobei die Freigabe-Erzeugungsschaltung (130) in dem Ungeraden-Bruchteil-Modus derart Freigabesignale (136, 138) für die dritte und die vierte Latch-Schaltung bereitstellt, dass abwechselnd die dritte und die vierte Latch-Schaltung freigegeben werden, so dass am zweiten Ausgangsknoten (165) ein Strobe-Signal mit einer Frequenz bereitgestellt wird, die ein ungeradzahliger Bruchteil der Frequenz des Kerntaktsignals (112) ist, und einer zweite Treiberschaltung (174), deren Eingang mit dem zweiten Ausgangsknoten (165) gekoppelt ist und die am Ausgang das Strobe-Signal (175) ausgibt.
Schaltungsanordnung nach Anspruch 5, gekennzeichnet durch eine kompensierte Verzögerungskette (150) zum Verzögern des Kerntaktsignals (112) um einen Viertel-Zyklus, um das verzögerte Kerntaktsignal (152) zu erzeugen.
Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, dass die kompensierte Verzögerungsschaltung auf der Grundlage eines empfangenen Prozess-, Spannungs- und Temperaturkompensationsfaktorsignals einstellbar ist
Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass die erste, zweite, dritte und vierte Latch-Schaltung übereinstimmende Takt-zu-Ausgangssignal-Verzögerungen aufweisen.
Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch eine mit dem Ausgang der Treiberschaltung (170; 530) gekoppelte Latch-Back-Einrichtung (540; 542), die auswählbar freigegeben wird, um Werte auf der Signalleitung am Ausgang der Treiberschaltung (170; 530) unter Verwendung zumindest der Ausgangsstufe der Treiberschaltung (170; 530) zurück auf die Signalleitung anzusteuern.
Schaltungsanordnung nach Anspruch 1 zur quellensynchronen Übertragung von Signalen (440) von einem Prozessor (400) zu einer Speicherschaltung (480) bei ersten Taktfrequenzen f₁, die ungeradzahlige Bruchteile derjenigen Taktfrequenz f₂ sein können, bei der ein Abschnitt oder ein Kern des Prozessors (400) betrieben wird, wobei die Schaltungsanordnung in einer quellensynchronen Schnittstelle des Prozessors enthalten ist, die mehrere Ausgabesignale und das als Taktsignal dienende Strobe-Signal erzeugt, wobei die Schnittstelle des Prozessors mit einer Speicherschaltung gekoppelt ist, wobei die Speicherschaltung eine Speicherschnittstellenschaltung aufweist, die bei der zweiten Frequenz arbeitet und die die Ausgabesignale unter Verwendung des von dem Prozessor erzeugten Strobe-Signals latch-speichert.
Schaltungsanordnung nach Anspruch 10, wobei die quellensynchrone Schnittstelle aufweist: eine Mehrzahl von Signal-Treiberschaltungen, wobei jede Signal-Treiberschaltung durch einen ersten internen Takt ausgelöst wird und außerdem so eingekoppelt ist, dass sie einen zweiten internen Takt empfängt, und wobei sie eine ausgeglichene Belastung an dem ersten internen Takt und dem zweiten internen Takt zur Verfügung stellt; und wenigstens eine Takttreiberschaltung, die durch den zweiten internen Takt ausgelöst wird und außerdem so eingekoppelt ist, dass sie den ersten internen Takt empfängt, und die eine ausgeglichene Belastung an dem ersten internen Takt und dem zweiten internen Takt zur Verfügung stellt.