DE69736651T2

DE69736651T2 - Signalübertragungssystem und Halbleitervorrichtung für Hochgeschwindigkeitsdatenübertragung

Info

Publication number: DE69736651T2
Application number: DE69736651T
Authority: DE
Inventors: Tsuyoshi Nakahara-ku Kawasaki-shi Higuchi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1996-10-02
Filing date: 1997-03-19
Publication date: 2007-02-15
Anticipated expiration: 2017-03-20
Also published as: US6097208A; JPH10105306A; KR19980032071A; EP0834814A2; TW343306B; EP0834814A3; KR100250559B1; EP0834814B1; JP3712476B2; DE69736651D1

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft im allgemeinen Datenübertragungssysteme unter Verwendung eines Busses und im besonderen ein Datenübertragungssystem, das einen Bus mit Signalen mit kleiner Amplitude betreibt.
2. Beschreibung der verwandten Technik
Wenn eine Verarbeitungsgeschwindigkeit von Mikroprozessoren vergrößert wird, wird von einer Datenübertragung zwischen LSI-Chips eine erhöhte Datenübertragungsgeschwindigkeit auf der Basis einer erhöhten Signalfrequenz erwartet. Jedoch leidet die Verwendung des TTL-Pegels oder des CMOS-Pegels, die Eingangs-/Ausgangspegel der LSI nach Stand der Technik sind, unter einem erhöhten Einfluß der Signalreflexion und dem Nebensprechen, wenn eine Signalfrequenz etwa 50 MHz zu überschreiten beginnt. In solch einem Fall ist es schwierig, eine fehlerlose Datenübertragung auszuführen.
Um dieses Problem zu überwinden, sind verschiedene Eingangs-/Ausgangsschnittstellen vorgeschlagen worden, einschließlich GTL (Gunning transceiver logic), SSTL (sub series terminated logic), RAMBUS, etc.
Diese Eingangs-/Ausgangsschnittstellen unterdrücken die Signalreflexion an den Enden eines Busses, indem der Bus mit Abschlußwiderständen (Antisignalreflexionswiderständen) abgeschlossen wird, und verwenden Signale mit kleiner Amplitude, die unter 1 V liegt. Denn die Verwendung von Signalen mit kleiner Amplitude ermöglicht im allgemeinen eine Hochgeschwindigkeitsdatenübertragung, da eine Signalfrequenz, die übertragen werden kann, zu der Amplitudenspannung reziprok ist.
In den Eingangs-/Ausgangsschnittstellen nach Stand der Technik, wie etwa GTL, SSTL, RAMBUS und dergleichen, ist ein Spannungspegel des Busses auf Grund der Verbindung des Busses mit der Klemmenspannung V_TT über die Abschlußwiderstände jedoch nicht stabil.
1 ist eine erläuternde Zeichnung, die eine Systemkonfiguration der SSTL zeigt. In der SSTL ist, wie in 1 gezeigt, eine Ausgangsschaltung 200 über einen Stichleitungswiderstand Rs mit einem Bus 201 gekoppelt, und der Bus 201 ist über Abschlußwiderstände R_TT mit einer Klemmenspannung V_TT verbunden. Die Abschlußwiderstände R_TT sind vorgesehen, um die Signalreflexion an den Enden des Busses 201 zu unterdrücken, und der Stichleitungswiderstand Rs wird zum Reduzieren der Signalreflexion zwischen einer Stichleitung (ein Zweig, der von dem Bus 201 abgeht) 202 und dem Bus 201 verwendet. Eine Buskonfiguration der GTL ist dieselbe wie jene von 1, die Existenz des Stichleitungswiderstandes Rs ausgenommen.
Es wird angenommen, daß ein PMOS-Transistor 205 und ein NMOS-Transistor 206 in der Ausgangsschaltung 200 in dem SSTL-System von 1 aus- bzw. eingeschaltet sind. In diesem Fall gibt die Ausgangsschaltung 200 ein Signal mit niedrigem Pegel aus. Eine Spannung V_SS der Ausgangsschaltung 200 ist über einen Ein-Widerstand (Einschaltwiderstand) des NMOS-Transistors 206, den Stichleitungswiderstand Rs und die Abschlußwiderstände R_TT mit der Klemmenspannung V_TT gekoppelt. Die Spannung des Busses 201 wird nämlich als Spannung am Mittelpunkt einer Widerstandsreihe bestimmt. Deshalb tragen Veränderungen des Ein-Widerstandes des Transistors, des Stichleitungswiderstandes Rs und der Abschlußwiderstände R_TT zu einer Veränderung der Spannung des Busses 201 bei.
Ähnlich wird eine Veränderung der Busspannung auf Grund von Veränderungen des Transistor-Ein-Widerstandes, der Abschlußwiderstände R_TT und dergleichen in anderen Eingangs-/ Ausgangsschnittstellen wie beispielsweise der GTL, RAMBUS oder dergleichen beobachtet.
Bei einer Veränderung einer Busspannung kann eine Betriebsspannung des Systems nicht auf eine minimale Spannung eingestellt werden, mit der das System arbeiten kann, und folglich muß das System mit einer großen Amplitude arbeiten können, um eine gewisse Toleranz vorzusehen. In diesem Fall wird die Verwendung von Signalen mit kleiner Amplitude durch den Abschluß des Busses mit Abschlußwiderständen gefährdet, und die Signalübertragung auf der Basis einer gewünschten kleinen Amplitude wird schwierig. Um dies zu vermeiden, ist zum Beispiel RAMBUS mit einer Kompensationsschaltungsanordnung zum Unterdrücken der Busspannungsveränderung versehen. Diese Kompensationsschaltungsanordnung trägt jedoch zu der Komplexität der gesamten Schaltung noch bei und erfordert einen Herstellungsprozeß der Hochtechnologie.
Ein anderes Problem, das den Eingangs-/Ausgangsschnittstellen wie etwa GTL, SSTL, RAMBUS und dergleichen gemeinsam ist, liegt darin, daß die Busverbindung über die Abschlußwiderstände mit der Klemmenspannung die Erzeugung eines Gleichstroms mit sich bringt, wenn der Signalpegel des Busses entweder ein hoher Pegel oder ein niedriger Pegel ist. Dieser Gleichstrom bewirkt solch einen übermäßigen Energieverbrauch von immerhin etwa 15 mW pro Ausgangsstift. In einer Situation, wenn das Augenmerk auf der Verringerung des Energieverbrauchs liegt, wie etwa bei der Anwendung auf tragbare Geräte, ist solch ein übermäßiger Energieverbrauch nicht wünschenswert.
US-A1-5,355,391, EP-A2-0,485,102 und US-A1-5,548,226 beschreiben alle Hochgeschwindigkeitsbussysteme unter Einbeziehung von abgeschlossenen Bussen.
Daher wird ein Hochgeschwindigkeitsdatenübertragungssystem benötigt, das Signale mit kleiner Amplitude verwenden kann, ohne den Abschluß über Abschlußwiderstände zu erfordern.
ZUSAMMENFASSUNG DER ERFINDUNG
Daher ist es eine allgemeine Aufgabe der vorliegenden Erfindung, ein Datenübertragungssystem vorzusehen, das dem oben beschriebenen Bedarf gerecht werden kann.
Ein anderes und spezifischeres Ziel der vorliegenden Erfindung ist das Vorsehen eines Hochgeschwindigkeitsdatenübertragungssystems, das Signale mit kleiner Amplitude verwenden kann, ohne den Abschluß über Abschlußwiderstände zu erfordern.
Um das obige Ziel gemäß der vorliegenden Erfindung zu erreichen, enthält ein Signalübertragungssystem zum Übertragen eines Signals über eine Leitung, die keinen Antisignalreflexionswiderstand hat, eine Leitung mit einer ausgeglichenen charakteristischen Impedanz Z_O, und eine Ausgangsschaltung, die einen Ausgangswiderstand Z_O/2 hat und an die Leitung ein Signal ausgibt, das eine Spannungsdifferenz zwischen einem hohen Pegel und einem niedrigen Pegel aufweist, die kleiner als etwa 1 V ist.
In dem obigen Signalübertragungssystem werden Signale mit kleiner Amplitude über die Leitung übertragen, und eine Impedanzanpassung ist zwischen der Ausgangsschaltung und der Leitung vorgesehen, so daß Signale, die an den Enden der Leitung reflektiert werden, an einem Punkt zwischen der Ausgangsschaltung und der Leitung absorbiert werden, ohne wieder reflektiert zu werden. Deshalb wird eine Hochgeschwindigkeitsdatenübertragung unter Verwendung von Signalen mit kleiner Amplitude erreicht.
Die Erfindung ist gemäß dem Signalübertragungssystem von Anspruch 1 und der Halbleitervorrichtung von Anspruch 20 definiert.
Andere Ziele und weitere Merkmale der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine erläuternde Zeichnung, die eine Systemkonfiguration der SSTL zeigt;
2 ist eine erläuternde Zeichnung, die ein Beispiel für ein Datenübertragungssystem gemäß einem Prinzip der vorliegenden Erfindung zeigt;
3A und 3B sind erläuternde Zeichnungen von Konfigurationen, in denen ein PMOS-Transistor und ein NM S-Transistor als Treibertransistoren einerseits und zwei PMOS-Transistoren als Treibertransistoren andererseits verwendet werden;
4 ist eine erläuternde Zeichnung, die Beziehungen zwischen Ausgangsenergiespannungen V_DDQ und V_SSQ und internen Energiespannungen V_DD und V_SS in bezug auf die Fälle eines NMOS-Transistorpaares, eines PMOS-Transistorpaares und eines PMOS-NMOS-Transistorpaares zeigt, die als Treibertransistoren verwendet werden;
5 ist eine erläuternde Zeichnung, die ein Beispiel für ein Datenübertragungssystem zeigt, das einen geschleiften Bus gemäß dem Prinzip der vorliegenden Erfindung hat;
6A ist eine erläuternde Zeichnung, die Bedingungen einer Simulation zeigt, wobei ein Treiber an einem Mittelpunkt eines Busses ein Signal an den Bus ausgibt und Empfänger in gleichen Intervallen längs des Busses angeordnet sind;
6B ist eine erläuternde Zeichnung, die Bedingungen einer Simulation zeigt, wobei ein Treiber an einem Mittelpunkt eines Busses ein Signal an den Bus ausgibt und Empfänger wahllos längs des Busses angeordnet sind;
6C ist eine erläuternde Zeichnung, die Bedingungen einer Simulation zeigt, wobei ein Treiber an einem Endpunkt eines Busses ein Signal an den Bus ausgibt und Empfänger in gleichen Intervallen längs des Busses angeordnet sind;
7 ist ein Diagramm, das Resultate einer Signalübertragungssimulation unter den Simulationsbedingungen von 6A zeigt;
8 ist ein Diagramm, das Resultate einer Signalübertragungssimulation unter den Simulationsbedingungen von 6B zeigt;
9 ist ein Diagramm, das Resultate einer Signalübertragungssimulation unter den Simulationsbedingungen von 6C zeigt;
10 ist eine erläuternde Zeichnung, die eine erste Ausführungsform des Datenübertragungssystems gemäß der vorliegenden Erfindung zeigt;
11 ist eine erläuternde Zeichnung, die eine zweite Ausführungsform des Datenübertragungssystems gemäß der vorliegenden Erfindung zeigt;
12 ist eine erläuternde Zeichnung, die eine dritte Ausführungsform des Datenübertragungssystems gemäß der vorliegenden Erfindung zeigt;
13 ist eine erläuternde Zeichnung, die eine vierte Ausführungsform des Datenübertragungssystems gemäß der vorliegenden Erfindung zeigt;
14A und 14B sind erläuternde Zeichnungen, die Varianten der in 10 gezeigten ersten Ausführungsform zeigen;
15 ist eine erläuternde Zeichnung, die eine Variante der Ausgangsschaltung und der Ausgangstreiberschaltung von 2 zeigt; und
16 ist ein Schaltungsdiagramm, das eine Variante der Ausgangsschaltung von 2 zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im folgenden werden unter Bezugnahme auf die beiliegenden Zeichnungen ein Prinzip und Ausführungsformen der vorliegenden Erfindung beschrieben.
2 ist eine erläuternde Zeichnung, die ein Beispiel für ein Datenübertragungssystem gemäß einem Prinzip der vorliegenden Erfindung zeigt.
Das Datenübertragungssystem von 2 enthält einen Bus 10 mit einer ausgeglichenen charakteristischen Impedanz Z_O, eine Treibervorrichtung 11 und eine Vielzahl (vier in der Figur) von Empfängervorrichtungen 20-1 bis 20-4, die mit dem Bus 10 verbunden sind. Die Treibervorrichtung 11 ist zum Beispiel ein Speichercontroller. Die Empfängervorrichtungen 20-1 bis 20-4 sind zum Beispiel Speicher.
Die Treibervorrichtung 11 enthält eine Ausgangsschaltung 12, eine Ausgangstreiberschaltung 13, eine Eingangsschaltung 14 und eine Kernschaltung (interne Schaltung) 15. Die Kernschaltung 15 ist eine Schaltung zum Beispiel zum Steuern der Speicher im Falle eines Speichercontrollers. Die Ausgangsschaltung 12 enthält einen Treibertransistor 16 und einen Treibertransistor 17. Die Treibertransistoren der Ausgangsschaltung 12 können ein Paar von NMOS-Transistoren sein, wie in 2 gezeigt, oder ein PMOS-Transistor und ein NMOS-Transistor oder ein Paar von PMOS-Transistoren. Die Treibertransistoren 16 und 17 der Ausgangsschaltung 12 haben jeweils einen Ein-Widerstand (Ausgangseinschaltwiderstand) R_ON. Energiespannungen V_DDQ und V_SSQ zum Antreiben der Ausgangsschaltung 12 haben eine Spannungsdifferenz, die kleiner als etwa 1 V ist. Bei dieser Spannungsdifferenz ist ein Signal, das von der Ausgangsschaltung 12 ausgegeben wird, ein Signal mit kleiner Amplitude, die kleiner als etwa 1 V ist, wodurch über den Bus 10 eine Hochgeschwindigkeitsdatenübertragung erreicht wird.
Der Ein-Widerstand R_ON der Treibertransistoren 16 und 17 wird so festgelegt, daß R_ON nahezu gleich Z_O/2 ist. Bei solch einer Einstellung des Ein-Widerstandes R_ON ist ein Signal, das von der Treibervorrichtung 11 an den Bus 10 ausgegeben wird, an einem Knoten N0 reflexionsfrei. Denn zwischen der Treibervorrichtung 11 und dem Bus 10 wird eine Impedanzanpassung erreicht. Es sei erwähnt, daß dadurch, daß die charakteristische Impedanz des Busses 10 Z_O ist, eine charakteristische Impedanz des Busses 10, der sich von dem Knoten N0 in beiden Richtungen erstreckt, von der Treibervorrichtung 11 aus gesehen Z_O/2 ist.
Der Ein-Widerstand R_ON kann im wesentlichen Z_O/2 sein, wie oben beschrieben. Der Bereich des Ein-Widerstandes R_ON ist jedoch breit, und ein Bereich im wesentlichen zwischen Z_O/4 und Z_O reicht aus, um einen gewünschten Effekt beim Verhindern der Signalreflexion vorzusehen.
In dem Datenübertragungssystem von 2 ist die Treibervorrichtung 11 vorzugsweise an einem Mittelpunkt des Busses 10 plaziert. Wenn die Treibervorrichtung 11 in diesem Fall ein Signal an den Bus 10 sendet, kommen Signale, die an den Enden T1 und T2 des Busses 10 reflektiert werden, im wesentlichen zu derselben Zeit zu dem Knoten N0 zurück. Tatsächlich ist diese Situation dieselbe wie eine Situation, bei der sich ein Signal von einer Leitung mit einer charakteristischen Impedanz Z_O/2 zu einer Leitung mit einem Widerstand R_ON ausbreitet, so daß die Signalreflexion an dem Knoten N0 auf Grund der Impedanzanpassung verhindert wird. Deshalb verschwinden die Signale, die durch die Enden T1 und T2 reflektiert wurden, an dem Knoten N0, da sie an diesem Punkt absorbiert werden.
Mit zunehmender Abweichung der Position der Treibervorrichtung 11 von dem Mittelpunkt des Busses 10 ergibt sich eine größere Differenz bei der Ankunftszeit an dem Knoten N0 zwischen Signalen, die an den Enden T1 und T2 des Busses 10 reflektiert werden. Es wird angenommen, daß diese reflektierten Signale zu völlig verschiedenen Zeitlagen an dem Knoten N0 ankommen. Hinsichtlich des Signals, das an dem Ende T1 reflektiert wird, ist der Knoten N0 ein Verzweigungspunkt, von dem sich eine Leitung zu der Treibervorrichtung 11 erstreckt und sich die andere Leitung als Bus 10 in der Figur nach rechts erstreckt. Und zwar kommt dieses Signal an dem Verzweigungspunkt an, von dem sich die Leitung des Widerstandes R_ON und die andere Leitung einer charakteristischen Impedanz Z_O in verschiedenen Richtungen erstrecken, so daß für dieses Signal keine Impedanzanpassung vorgesehen ist. Denn mit zunehmender Entfernung der Position der Treibervorrichtung 11 von dem Mittelpunkt des Busses 10 findet eine größere Reflexion an dem Knoten N0 in bezug auf die an den Enden T1 und T2 reflektierten Signale statt.
In dem Datenübertragungssystem von 2 ist es auch vorzuziehen, Knoten N1 bis N4 an symmetrischen Positionen hinsichtlich eines zentralen Punktes an dem Knoten N0 anzuordnen. Hier ist der Knoten N0 ein Verzweigungspunkt für die Treibervorrichtung 11, und die Knoten N1 bis N4 sind Verzweigungspunkte für die jeweiligen Empfängervorrichtungen 20-1 bis 20-4. Es sei erwähnt, daß eine Signalreflexion an jedem der Knoten N1 bis N4 auftritt. Falls die Knoten N1 bis N4 jedoch symmetrisch bezüglich des zentralen Punktes an dem Knoten N0 angeordnet sind, erreichen reflektierte Signale von den Knoten N2 und N3 gleichzeitig den Knoten N0, und ebenfalls die reflektierten Signale von den Knoten N1 und N4. Auch wenn Signalreflexionen an den Knoten N1 bis N4 auftreten, kann deshalb eine weitere Reflexion an dem Knoten N0 vermieden werden. Als Resultat werden diese reflektierten Signale von den Knoten N1 bis N4 an dem Knoten N0 absorbiert.
Die Ausgangstreiberschaltung 13 liefert eine Steuerspannung für Gate-Eingaben der Treibertransistoren 16 und 17 in der Ausgangsschaltung 12 und läßt die Ausgangsschaltung 12 ein Signal auf der Basis eines Signals von der Kernschaltung 15 ausgeben. Wenn die beiden Treibertransistoren 16 und 17 NMOS-Transistoren sind, wie in 2 gezeigt, sind die Gate-Eingaben der Treibertransistoren 16 und 17 komplementäre Signale, d. h., eines der Signale ist immer hoch, wenn das andere niedrig ist. Die Ausgangstreiberschaltung 13 kann zum Beispiel eine Inversion eines Signals von der Kernschaltung 15 unter Verwendung eines Inverters erzeugen und dieses invertierte Signal und das Signal von der Kernschaltung 15 der Ausgangsschaltung 12 zuführen. Eine Konfiguration der Ausgangstreiberschaltung 13 liegt gut und gerne im Rahmen eines Durchschnittsfachmanns, und eine Beschreibung davon wird weggelassen. Es sei erwähnt, daß die beiden Gate-Eingaben für die Treibertransistoren 16 und 17 auf L gesetzt werden, wenn die Ausgangsimpedanz auf einen unbegrenzten Pegel in einer Dreizustandskonfiguration der Signalübertragung eingestellt werden muß.
Die Treibervorrichtung 11 detektiert ein Eingangssignal unter Verwendung der Eingangsschaltung 14, die das Eingangssignal mit einer Referenzspannung V_REF vergleicht und die Differenz verstärkt. Das detektierte Signal wird der Kernschaltung 15 zugeführt. Eine herkömmliche Differenzverstärkerschaltung kann als Eingangsschaltung 14 verwendet werden. Eine Konfiguration von solch einer Schaltung liegt im Rahmen eines Durchschnittsfachmanns, und eine Beschreibung davon wird weggelassen.
Die Ausgangstreiberschaltung 13 und die Kernschaltung 15 von 2 können durch interne Energiespannungen V_DD und V_SS angetrieben werden, die sich von den Energiespannungen V_DDQ und V_SSQ unterscheiden, die für die Signalausgabe verwendet werden. Bei der vorliegenden Erfindung können nämlich Signale mit kleiner Amplitude nur für Ausgangssignale verwendet werden, und die interne Schaltung kann durch die Energiespannungspegel angetrieben werden, die den herkömmlicherweise verwendeten gleich sind. Ferner hat die Verwendung der internen Energiespannungen V_DD und V_SS, die eine Spannungsdifferenz haben, die größer als jene der Ausgangsenergiespannungen V_DDQ und V_SSQ ist, den Vorteil, daß die Ein-Widerstände der Treibertransistoren 16 und 17 leicht einzustellen sind.
Der Bus 10 hat im allgemeinen eine charakteristische Impedanz von etwa 25 Ω, so daß der Ein-Widerstand R_ON auf etwa 12,5 Ω gesetzt werden sollte. Eine Einstellung des Ein-Widerstandes R_ON wird durch Einstellen der auf den Gate-Eingang angewendeten Spannung oder durch Einstellen einer Gate-Breite der Treibertransistoren 16 und 17 erreicht. Falls die Ausgangsenergiespannungen V_DDQ und V_SSQ zum Beispiel auf den Gate-Eingang angewendet werden, müßte die Gate-Breite der Treibertransistoren 16 und 17 ziemlich groß sein, um einen gewünschten Wert des Ein-Widerstandes R_ON zu erreichen. Dies ist jedoch nicht günstig, wenn ein begrenzter Bereich in einem Chip in Betracht gezogen wird. Falls die internen Energiespannungen V_DD und V_SS als Gate-Eingabe zum Erzeugen einer größeren Spannungsdifferenz verwendet werden, wird jedoch der Ein-Widerstand R_ON der Treibertransistoren 16 und 17 ohne weiteres auf einen gewünschten kleinen Wert gesetzt.
Nun wird angenommen, daß die internen Energiespannungen (V_DD, V_SS) (3 V, 0 V) sind und daß die Ausgangsenergiespannungen (V_DDQ, V_SSQ) (1 V, 0 V) sind. Um ein Ausgangssignal mit niedrigem Pegel zu erzeugen, muß der Treibertransistor 16 einen Gate-Eingang von 0 V haben und sollte der Gate-Eingang des Treibertransistors 17 3 V empfangen. Demzufolge beträgt eine Spannung zwischen Gate und Source des Treibertransistors 17 3 V, die einen Wert des Ein-Widerstandes R_ON vorsehen kann, der niedrig genug ist. Falls der Gate-Eingang des Treibertransistors 17 andererseits nur 1 V empfängt, müßte der Treibertransistor 17 eine breitere Gate-Breite haben, was jedoch aus dem oben beschriebenen Grund nicht günstig ist. Was hier beschrieben ist, trifft auch auf den Fall zu, wenn das Ausgangssignal auf einem hohen Pegel ist.
3A und 3B sind erläuternde Zeichnungen von Konfigurationen, bei denen ein PMOS-Transistor und ein NMOS-Transistor als Treibertransistoren 16 und 17 einerseits und zwei PMOS-Transistoren andererseits verwendet werden. Wenn ein PMOS-Transistor und ein NMOS-Transistor als Treibertransistoren 16 und 17 verwendet werden, wie in 3A gezeigt, liefert eine Ausgangstreiberschaltung 13A dasselbe Signal, anstelle von komplementären Signalen, an die Gate-Eingänge der Treibertransistoren 16 und 17 zu der Zeit der Signalausgabe. Wenn zwei PMOS-Transistoren als Treibertransistoren 16 und 17 verwendet werden, wie in 3B gezeigt, liefert eine Ausgangstreiberschaltung 13B komplementäre Signale an die Gate-Eingänge der Treibertransistoren 16 und 17 zu der Zeit der Signalausgabe, und diese komplementären Signale sind im Vergleich zu 2 phasenverkehrt.
4 ist eine erläuternde Zeichnung, die Beziehungen zwischen den Ausgangsenergiespannungen V_DDQ und V_SSQ und den internen Energiespannungen V_DD und V_SS in bezug auf die Fälle eines NMOS-Transistorpaares, eines PMOS-Transistorpaares und eines PMOS-NMOS-Transistorpaares zeigt, die als Treibertransistoren 16 und 17 verwendet werden.
Im Falle des NMOS-Transistorpaares müßte eine Spannung, die durch die Gate-Eingänge zum Einschalten der Treibertransistoren 16 und 17 empfangen wird, um eine so große Spanne wie möglich höher als die Ausgangsenergiespannungen V_DDQ und V_SSQ sein, um den Ein-Widerstand R_ON so klein wie möglich zu machen. Auf Grund dessen wird, wie in 4 gezeigt, der Bereich (V_DDQ, V_SSQ) der Ausgangsenergiespannung vorzugsweise in einem Spannungsbereich positioniert, der innerhalb des Bereiches (V_DD, V_SS) der internen Energiespannung so weit unten wie möglich liegt. Falls die internen Energiespannungen (V_DD, V_SS) zum Beispiel (3 V, 0 V) sind, müßten die Ausgangsenergiespannungen (V_DDQ, V_SSQ) so dicht wie möglich bei 0 V liegen und können etwa (1 V, 0 V) betragen.
Im Falle des PMOS-NMOS-Transistorpaares müßte eine Spannung, die um eine so große Spanne wie möglich höher als die Ausgangsenergiespannungen V_DDQ und V_SSQ ist, auf den Gate-Eingang angewendet werden, um den NMOS-Transistor einzuschalten und einen so kleinen Ein-Widerstand R_ON wie möglich zu erreichen. Ferner müßte eine Spannung, die um eine so große Spanne wie möglich niedriger als die Ausgangsenergiespannungen V_DDQ und V_SSQ ist, auf den Gate-Eingang angewendet werden, um den PMOS einzuschalten und einen so kleinen Ein-Widerstand R_ON wie möglich zu erreichen. Deshalb wird, wie in 4 gezeigt, der Bereich (V_DDQ, V_SSQ) der Ausgangsenergiespannung vorzugsweise im Gebiet eines Mittelpunktes innerhalb des Bereiches (V_DD, V_SS) der internen Energiespannung positioniert. Falls die internen Energiespannungen (V_DD, V_SS) zum Beispiel (3 V, 0 V) sind, können die Ausgangsenergiespannungen (V_DDQ, V_SSQ) vorzugsweise bei etwa (2 V, 1 V) liegen.
Im Falle des PMOS-Transistorpaares müßte eine Spannung, die auf die Gate-Eingänge zum Einschalten der Treibertransistoren 16 und 17 angewendet wird, um eine so große Spanne wie möglich niedriger als die Ausgangsenergiespannungen V_DDQ und V_SSQ Sein, um den Ein-Widerstand R_ON so klein wie möglich zu machen. Auf Grund dessen wird, wie in 4 gezeigt, der Bereich (V_DDQ, V_SSQ) der Ausgangsenergiespannung vorzugsweise auf einem Spannungsbereich positioniert, der innerhalb des Bereiches (V_DD, V_SS) der internen Energiespannung so weit oben wie möglich liegt. Falls die internen Energiespannungen (V_DD, V_SS) zum Beispiel (3 V, 0 V) sind, müßten die Ausgangsenergiespannungen (V_DDQ, V_SSQ) so dicht wie möglich bei 3 V liegen, und somit können sie auf etwa (3 V, 2 V) gesetzt werden.
Ungeachtet der Kombinationen der Transistortypen, die für die Treibertransistoren 16 und 17 verwendet werden, ist der Bereich (V_DDQ, V_SSQ) der Ausgangsenergiespannung vorzugsweise schmaler als ein Drittel des Bereichs (V_DD, V_SS) der internen Energiespannung, um einen so niedrigen Ein-Widerstand R_ON wie möglich zu erreichen. Um den Ein-Widerstand R_ON auf einen angemessenen Wert einzustellen, ist es vorzuziehen, wenn die Ausgangstreiberschaltung 13, 13A oder 13B die Gate-Spannungen, die auf die Treibertransistoren 16 und 17 angewendet werden, auf der Basis der internen Energiespannungen V_DD und V_SS einstellen kann.
In 2 ist die Treibervorrichtung 11 vorzugsweise bei einem Mittelpunkt des Busses 10 positioniert, wie zuvor beschrieben. Solch eine Einschränkung ist jedoch angesichts dessen, daß die Empfängervorrichtungen 20-1 bis 20-4, die mit dem Bus 10 verbunden sind, als Treibervorrichtungen arbeiten können, um in manchen Fällen Signale auszugeben, nicht vorzuziehen. Um diese Einschränkung zu eliminieren, kann der Bus 10 in Form einer Schleife strukturiert sein.
5 ist eine erläuternde Zeichnung, die ein Beispiel für ein Datenübertragungssystem zeigt, das einen geschleiften Bus gemäß dem Prinzip der vorliegenden Erfindung hat. In 5 ist ein Bus 10A mit der charakteristischen Impedanz Z_O als Schleife strukturiert, und die Treibervorrichtung 11 und die Empfängervorrichtungen 20-1 bis 20-9 sind mit dem Bus 10A verbunden. Gleiche Intervalle 1 sind zwischen den Knoten N vorgesehen, die Verzweigungspunkte von dem Bus 10A zu der Treibervorrichtung 11 und den Empfängervorrichtungen 20-1 bis 20-9 sind.
Da der Bus 10A eine geschleifte Form hat, tritt keine Signalreflexion an Busenden auf. Jedoch breitet sich ein Signal, das von der Treibervorrichtung 11 gesendet wird, nach dem Eintritt in den Bus 10A in zwei verschiedenen Richtungen aus und durchläuft den Bus 10A einmal im Uhrzeigersinn und entgegen dem Uhrzeigersinn, bevor es zu der Treibervorrichtung 11 zurückkehrt. Die Signale, die sich im Uhrzeigersinn und entgegen dem Uhrzeigersinn ausbreiten, erreichen den Knoten N der Treibervorrichtung 11 zu derselben Zeit, so daß durch die Impedanzanpassung eine Signalreflexion genauso wie im Falle von 2 unterdrückt wird.
Auf Grund der geschleiften Struktur des Busses 10A werden zurückkehrende Signale durch die Impedanzanpassung ungeachtet der Position längs des Busses 10A der Treibervorrichtung 11 ohne Reflexion absorbiert.
Da die Knoten N in gleichen Intervallen angeordnet sind, kehrt ein Signal, das an einem gegebenen Knoten N reflektiert wird, zu dem Knoten N der Treibervorrichtung 11 zu derselben Zeit wie ein Signal zurück, das an einem Knoten N als Pendant reflektiert wird, der in der entgegengesetzten Richtung liegt. Dies gilt ungeachtet der Position längs des Busses 10A der Treibervorrichtung 11. Deshalb wird ein Signal, das an irgendeinem der Knoten N reflektiert wird, auf Grund der Impedanzanpassung ohne Reflexion absorbiert.
Es folgt nun eine Beschreibung unter Betrachtung einer Simulation, bei der ein Signal ausgegeben wird, das zwischen einem hohen Pegel und einem niedrigen Pegel in gleichen Intervallen wechselt.
6A ist eine erläuternde Zeichnung, die Bedingungen einer Simulation zeigt, bei der ein Treiber an einem Mittelpunkt eines Busses ein Signal an den Bus ausgibt und Empfänger in gleichen Intervallen längs des Busses angeordnet sind. Das Ausgangssignal hat eine Frequenz von 200 MHz und wechselt mit einer Periode von 5 ns zwischen einem hohen Pegel und einem niedrigen Pegel. Acht Empfänger sind mit Stichleitungen von 5 mm verbunden, die in Intervallen von 10 mm angeordnet sind. Signale werden an den Punkten S1 bis S5 beobachtet, die Endpunkte der Stichleitungen sind. Wellenformen, die an diesen Beobachtungspunkten bei dieser Simulation beobachtet werden, sind in 7 gezeigt.
6B ist eine erläuternde Zeichnung, die Bedingungen einer Simulation zeigt, bei der ein Treiber an einem Mittelpunkt eines Busses ein Signal an den Bus ausgibt und Empfänger wahllos längs des Busses angeordnet sind. Das Ausgangssignal hat eine Frequenz von 200 MHz und wechselt mit einer Periode von 5 ns zwischen einem hohen Pegel und einem niedrigen Pegel. Acht Empfänger sind mit Stichleitungen von 5 mm verbunden, die in wahllosen Intervallen angeordnet sind. Signale werden an den Punkten S1 bis S9 beobachtet, die Endpunkte der Stichleitungen sind. Wellenformen, die an diesen Beobachtungspunkten bei dieser Simulation beobachtet werden, sind in 8 gezeigt.
6C ist eine erläuternde Zeichnung, die Bedingungen einer Simulation zeigt, bei der ein Treiber an einem Endpunkt eines Busses ein Signal an den Bus ausgibt und Empfän ger in gleichen Intervallen längs des Busses angeordnet sind. Das Ausgangssignal hat eine Frequenz von 200 MHz und wechselt mit einer Periode von 5 ns zwischen einem hohen Pegel und einem niedrigen Pegel. Acht Empfänger sind mit Stichleitungen von 5 mm verbunden, die in Intervallen von 10 mm angeordnet sind. Signale werden an den Punkten S1 bis S4 beobachtet, die Endpunkte der Stichleitungen sind. Wellenformen, die an diesen Beobachtungspunkten bei dieser Simulation beobachtet werden, sind in 9 gezeigt.
Wie aus einem Vergleich zwischen 7 und 8 hervorgeht, ist eine Signalverzerrung bei gleichen Intervallen zwischen den Stichleitungen von Empfängern kleiner als bei wahllosen Intervallen. Ferner weisen eine obere Spitzenspannung und eine untere Spitzenspannung der Wellenformen, wie in 8 ersichtlich ist, bei den wahllosen Intervallen eine große Abweichung auf.
Wie aus einem Vergleich zwischen 7 und 9 hervorgeht, ist eine Signalverzerrung bei einer Position des Treibers am Mittelpunkt längs des Busses kleiner als bei einer Position am Endpunkt.
Diese Simulationsresultate bestätigen, daß eine Anordnung der Treibervorrichtung 11 an einem Mittelpunkt des Busses 10 und eine Anordnung der Knoten N1 bis N4 an symmetrischen Positionen längs des Busses 10 (wobei eine Anordnung in gleichen Intervallen als Spezialfall der symmetrischen Anordnung angesehen werden kann) beim Unterdrücken eines Einflusses der Signalreflexion an den Enden des Busses 10 und an den Knoten N1 bis N4 effektiv sind. Es sei erwähnt, daß dann, wenn der Bus geschleift ist, wie der Bus 10A von 5, Wellenformen mit einer kleinen Verzerrung ähnlich denen von 7 erhalten werden.
Im folgenden werden unter Bezugnahme auf die beiliegenden Zeichnungen Ausführungsformen der vorliegenden Erfindung beschrieben.
10 ist eine erläuternde Zeichnung, die eine erste Ausführungsform des Datenübertragungssystems gemäß der vorliegenden Erfindung zeigt. Das Datenübertragungssystem von 10 enthält einen Speichercontroller 30, eine Vielzahl von Speichern 31-1 bis 31-8 und einen Bus 33. Der Speichercontroller 30 enthält eine Eingangs-/Ausgangsschaltung 61 und eine Kernschaltung 62. Jeder der Speicher 31-1 bis 31-8 enthält eine Eingangs-/Ausgangsschaltung 63 und eine Kernschaltung 64. Die Eingangs-/Ausgangsschaltung 61 des Speichercontrollers 30 und die Eingangs-/Ausgangsschaltung 63 der Speicher 31-1 bis 31-8 enthalten die Ausgangsschaltung, wie in 2, 3A oder 3B gezeigt, und ein Treibertransistor der Ausgangsschaltung hat einen Ein-Widerstand, dessen Impedanz an den Bus 33 angepaßt ist.
Längs des Busses 33 sind die Speicher 31-1 bis 31-4 in Intervallen von 1 cm angeordnet, und die Speicher 31-5 bis 31-8 sind auch in Intervallen von 1 cm angeordnet. Ein Intervall zwischen dem Speichercontroller 30 und dem Speicher 31-4 beträgt längs des Busses 33 4 cm, und ebenfalls ein Intervall zwischen dem Speichercontroller 30 und dem Speicher 31-5. Da eine physische Größe des Speichercontrollers 30 größer als die der Speicher 31-1 bis 31-8 ist, kann das Intervall zwischen dem Speichercontroller 30 und einem der Speicher 31-4 und 31-5 nicht so klein wie die Intervalle von 1 cm zwischen den Speichern sein.
In 10 ist der Speichercontroller 30 an einem Mittelpunkt des Busses 33 positioniert, und die Speicher 31-1 bis 31-8 sind in gleichen Intervallen mit dem Bus 33 verbunden. Mit dieser Konfiguration wird ein Einfluß der Signalreflexion auf ein minimales Niveau hinsichtlich Signalrefle xionen an den Endpunkten des Busses 33 und an Verzweigungspunkten der Speicher herabgedrückt, wenn der Speichercontroller 30 ein Signal an den Bus 33 ausgibt.
11 ist eine erläuternde Zeichnung, die eine zweite Ausführungsform des Datenübertragungssystems gemäß der vorliegenden Erfindung zeigt. In 11 sind dieselben Elemente wie jene von 10 mit denselben Bezugszeichen versehen, und eine Beschreibung davon wird weggelassen.
Das Datenübertragungssystem von 11 enthält einen Speichercontroller 40, die Speicher 31-1 bis 31-8 und die Busse 34 und 35 mit einer geschleiften Form. Der Speichercontroller 40 enthält zwei Paare der Eingangs-/Ausgangsschaltung 61 und der Kernschaltung 62.
Die Speicher 31-1 bis 31-4 sind in Intervallen von 1 cm längs des Busses 34 angeordnet, und die Speicher 31-5 bis 31-8 sind in Intervallen von 1 cm längs des Busses 35 angeordnet. Durch das Verbinden des Speichercontrollers 40 mit einem Punkt längs des Busses 34, wo der Bus 34 gefaltet ist, können die Speicher 31-1 bis 31-4 in Intervallen von 1 cm längs des Busses 34 angeordnet werden, wie in 11 gezeigt, obwohl die physische Größe des Speichercontrollers 40 relativ groß ist. Desgleichen können durch das Verbinden des Speichercontrollers 40 mit einem Punkt längs des Busses 35, wo der Bus 35 gefaltet ist, die Speicher 31-5 bis 31-8 in Intervallen von 1 cm längs des Busses 35 angeordnet werden, wie in 11 gezeigt, obwohl die physische Größe des Speichercontrollers 40 relativ groß ist.
Wenn ein Bus in einem Datenübertragungssystem in zwei Schleifen geteilt wird, wie die Busse 34 und 35 von 11, kann der Zeitversatz von Signalen, die durch die Speicher 31-1 bis 31-8 empfangen werden, kleiner gemacht werden. Hier bedeutet der Ausdruck "Zeitversatz" eine Verschiebung der Signalempfangszeitlage. Falls eine einzelne lange Schleife zum Einsatz kommt, ohne den Bus zu teilen, wandert ein Signal, das von dem Speichercontroller 40 ausgegeben wird, im Uhrzeigersinn durch den Bus, um an einem gegebenen Speicher zu einer Zeit anzukommen, die sich von der unterscheidet, zu der ein Signal an diesem Speicher ankommt, das den Bus entgegen dem Uhrzeigersinn durchläuft. Dieser Unterschied in der Ankunftszeit kann so groß sein, um eine signifikante Verzerrung des Empfangssignals zu bewirken. Wenn ein Bus in kleinere Schleifen geteilt wird, wie die Busse 34 und 35 von 11, wird eine Differenz in der Ankunftszeit verringert, um einen kleineren Zeitversatz zu erreichen.
Die Busse 34 und 35 in 11 sind geschleift, wie oben beschrieben, und die Speicher 31-1 bis 31-8 sind in gleichen Intervallen mit den Bussen 34 und 35 verbunden. Mit dieser Konfiguration kann ein Einfluß der Signalreflexion auf ein minimales Niveau herabgedrückt werden, wenn der Speichercontroller 40 ein Signal ausgibt.
12 ist eine erläuternde Zeichnung, die eine dritte Ausführungsform des Datenübertragungssystems gemäß der vorliegenden Erfindung zeigt. In 12 sind dieselben Elemente wie jene von 11 mit denselben Bezugszeichen versehen, und eine Beschreibung davon wird weggelassen. Das Datenübertragungssystem von 12 unterscheidet sich von dem Datenübertragungssystem von 11 nur darin, daß die Speicher 31-1 bis 31-8 durch Speichermodule 41-1 bis 41-8 ersetzt wurden.
Jedes der Speichermodule 41-1 bis 41-8 enthält insgesamt n Speicher 42-1 bis 42-n, einen Datenübertragungspuffer 43, eine Datenübertragungskernschaltung 44, einen Datenübertragungspuffer 45 und einen internen Bus 46. Die Datenübertragung zwischen dem Bus 34 oder 35 und den Speichern 42-1 bis 42-n erfolgt über den Datenübertragungspuffer 43, die Datenübertragungskernschaltung 44, den Datenübertragungspuf fer 45 und den internen Bus 46. Eine Konfiguration der Speichermodule 41-1 bis 41-8 ist dieselbe wie die eines handelsüblichen Speichermoduls, außer daß der Datenübertragungspuffer 45 den Ausgabepuffer enthält, wie in 2, 3A oder 3B gezeigt, und eine Beschreibung davon wird weggelassen.
Das Datenübertragungssystem der vorliegenden Erfindung, wie in 12 gezeigt, kann auf eine Konfiguration angewendet werden, bei der Speichermodule verwendet werden, wie etwa die Speichermodule 41-1 bis 41-8. Und zwar kann das Datenübertragungssystem der vorliegenden Erfindung als Teil eines hierarchischen Speichersystems verwendet werden.
13 ist eine erläuternde Zeichnung, die eine vierte Ausführungsform des Datenübertragungssystems gemäß der vorliegenden Erfindung zeigt. In 13 sind dieselben Elemente wie die von 12 mit denselben Bezugszeichen versehen, und eine Beschreibung davon wird weggelassen. Das Datenübertragungssystem von 13 ist dasselbe wie jenes von 12, außer daß Speichermodule 51-1 bis 51-8 anstelle der Speichermodule 41-1 bis 41-8 vorgesehen sind.
Jedes der Speichermodule 51-1 bis 51-8 enthält insgesamt n Speicher 52-1 bis 52-n, einen Datenübertragungspuffer 53, eine Datenübertragungskernschaltung 54, einen Datenübertragungspuffer 55 und einen geschleiften internen Bus 56. Die Datenübertragung zwischen dem Bus 34 oder 35 und den Speichern 52-1 bis 52-n erfolgt über den Datenübertragungspuffer 53, die Datenübertragungskernschaltung 54, den Datenübertragungspuffer 55 und den internen Bus 56. Eine Konfiguration der Speichermodule 51-1 bis 51-8 ist dieselbe wie die eines handelsüblichen Speichermoduls, außer daß die Datenübertragungspuffer 53 und 55 den Ausgabepuffer der vorliegenden Erfindung enthalten und daß die interne Busstruktur eine geschleifte Gestalt hat, und eine Beschreibung davon wird weggelassen.
Das Datenübertragungssystem der vorliegenden Erfindung auf der Basis einer geschleiften Busstruktur kann, wie in 13 gezeigt, auf den internen Bus 56 der Speichermodule 51-1 bis 51-8 angewendet werden. Ein hierarchisches Speichersystem kann unter Verwendung des Datenübertragungssystems der vorliegenden Erfindung in jedem Teil des Systems aufgebaut werden.
14A und 14B sind erläuternde Zeichnungen, die Varianten der in 10 gezeigten ersten Ausführungsform darstellen. Die erste Ausführungsform muß eine relativ lange Distanz (4 cm) längs des Busses 33 zwischen dem Speichercontroller 30 und einem der Speicher 31-4 und 31-5, die dem Speichercontroller 30 am nächsten sind, auf Grund einer großen physischen Größe des Speichercontrollers 30 vorsehen, wie zuvor beschrieben.
In 14A ist der Bus 33 in zwei gefaltet, und der Speichercontroller 30 ist mit einem Faltpunkt des Busses 33 verbunden. Bei dieser Konfiguration können die Speicher 31-1 bis 31-8 in Intervallen von 1 cm angeordnet sein, ohne durch eine physische Größe des Speichercontrollers 30 beeinträchtigt zu werden.
In 14B ist der Bus 33 in einen Bus 33A und einen Bus 33B geteilt, und jeder der Busse 33A und 33B ist in zwei gefaltet, wobei ein Speichercontroller 30A, der zwei Eingangs-/Ausgangsknoten hat, mit einem Faltpunkt eines jeweiligen Busses verbunden ist. Bei solch einer Konfiguration können die Speicher 31-1 bis 31-8 in Intervallen von 1 cm angeordnet sein, ohne durch eine physische Größe des Speichercontrollers 30A beeinträchtigt zu werden. Da der Bus 33 in die Busse 33A und 33B geteilt ist, um die Buslänge zu verkürzen, kann ferner ein Zeitversatz an Empfangsenden durch das Herabdrücken eines Einflusses von Signalen, die an den Busenden reflektiert werden, verringert werden. Dies ist genauso wie in der zweiten Ausführungsform von 11, wo der Zeitversatz reduziert wird, indem der Bus in die zwei geschleiften Busse geteilt wird. Unabhängig davon, ob der Bus die Form einer Linie oder einer Schleife hat, ist es vorzuziehen, die Buslänge durch das Teilen des Busses zu verkürzen, da der Zeitversatz an Empfangsenden reduziert werden kann.
15 ist eine erläuternde Zeichnung, die eine Variante der Ausgangsschaltung 12 und der Ausgangstreiberschaltung 13 von 2 zeigt. Die Ausgangstreiberschaltung 13 von 2 erreicht einen gewünschten Ein-Widerstand R_ON durch das Anwenden von Signalen mit angemessenen Spannungen auf Gate-Eingänge der Treibertransistoren 16 und 17. In einer Konfiguration von 15 wird ein gewünschter Ein-Widerstand R_ON jedoch dadurch erreicht, daß nur eine gesteuerte Anzahl von Treibertransistoren, die parallel verbunden sind, angetrieben wird.
Eine Ausgangsschaltung 12A enthält, wie in 15 gezeigt, Treibertransistoren 16-1 und 17-1, 16-2 und 17-2, ... und 16-n und 17-n, die alle NMOS-Transistoren sind. Ein Paar der Treibertransistoren 16-1 und 17-1 und all die anderen Paare haben Ausgänge, die parallel verbunden sind (einen Gemeinschaftsausgang). Ein Gate-Eingang für jeden der Treibertransistoren empfängt ein jeweiliges Signal von einer Ausgangstreiberschaltung 13C.
Die Ausgangstreiberschaltung 13C empfängt ein Signal von einer Kernschaltung und steuert die Ausgangsschaltung 12A auf der Basis des empfangenen Signals, um ein Ausgangssignal zu erzeugen. Die Ausgangstreiberschaltung 13C empfängt auch Steuersignale und steuert die Anzahl von Treibertransistoren, die auf der Basis dieser Steuersignale anzu treiben sind. Falls der Ein-Widerstand der Ausgangsschaltung 12A zu verringern ist, müßte die Anzahl von Treibertransistoren, die anzutreiben ist, erhöht werden. Falls andererseits der Ein-Widerstand der Ausgangsschaltung 12A zu erhöhen ist, müßte die Anzahl von Treibertransistoren, die anzutreiben sind, verringert werden. Auf diese Weise werden die Treibertransistoren parallel verbunden und wird die Anzahl der anzutreibenden Treibertransistoren eingestellt, so daß eine effektive Gate-Breite der Treibertransistoren eingestellt werden kann, um einen gewünschten Ein-Widerstand zu erreichen.
Die Ausgangstreiberschaltung 13C kann aus UND-Schaltungen, ODER-Schaltungen und Invertern gebildet sein und führt logische Operationen zwischen dem Signal von der Kernschaltung und den Steuersignalen aus, um die Gate-Eingaben den Treibertransistoren zuzuführen, die anzutreiben sind. Solch eine Konfiguration liegt im Rahmen eines Durchschnittsfachmanns und kann durch eine logische Schaltung erreicht werden, die eine einfache Struktur hat. Folglich wird eine eingehende Schaltungskonfiguration der Ausgangstreiberschaltung 13C weggelassen.
16 ist ein Schaltungsdiagramm, das eine Variante der Ausgangsschaltung 12 von 2 zeigt. In der Ausgangsschaltung 12 von 2 haben die Treibertransistoren 16 und 17 den Ein-Widerstand R_ON, der gleich Z_O/2 ist. Die Impedanzanpassung kann durch das Einfügen eines Widerstandes in einen Zwischenweg des Ausgangsabschnittes erreicht werden.
Die Ausgangsschaltung 12B von 16 enthält Treibertransistoren 16A und 17A sowie einen Widerstand R_INSERT, der in den Ausgangsabschnitt eingesetzt ist. Die Treibertransistoren 16A und 17A haben jeweils einen Ein-Widerstand R_ON-. Der Wert des Widerstandes R_INSERT wird so selektiert, daß (R_INSERT + R_ON-) im wesentlichen gleich Z_O/2 ist. Diese Konfigu ration kann eine Impedanzanpassung zwischen der Ausgangsschaltung 12B und dem Bus 10 genauso wie in der Konfiguration von 2 erreichen, so daß die Signalreflexion zwischen der Ausgangsschaltung 12B und dem Bus 10 unterdrückt wird.
Es ist offensichtlich, daß das Einfügen eines Widerstandes zur Impedanzanpassung nicht nur auf die Konfiguration von 2 angewendet kann, sondern auch auf jegliche Konfiguration, die in der obigen Beschreibung vorkommt.
Gemäß einer Ausführungsform der vorliegenden Erfindung, wie oben beschrieben, werden Signale mit kleiner Amplitude über die Leitung übertragen, und eine Impedanzanpassung wird zwischen der Ausgangsschaltung und der Leitung vorgesehen, so daß Signale, die an den Enden der Leitung reflektiert werden, an einem Punkt zwischen der Ausgangsschaltung und der Leitung absorbiert werden, ohne wieder reflektiert zu werden. Deshalb wird eine Hochgeschwindigkeitsdatenübertragung unter Verwendung von Signalen mit kleiner Amplitude erreicht.
Gemäß einer anderen Ausführungsform der vorliegenden Erfindung können die Signale mit kleiner Amplitude unter Verwendung von Energiespannungen erzeugt werden, deren Differenz kleiner als etwa 1 V ist.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung haben die Signale mit kleiner Amplitude dieselbe Spannungsdifferenz wie die Energiespannungen.
Gemäß noch einem anderen Aspekt der vorliegenden Erfindung kann eine Hochgeschwindigkeitsdatenübertragung unter Verwendung eines Dreizustandsbusses erreicht werden.
Gemäß einer anderen Ausführungsform der vorliegenden Erfindung umfaßt die Ausgangsschaltung zwei Treibertransistoren, die seriell verbunden sind.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung steht ein Ein-Widerstand der Treibertransistoren mit der Leitung in einer Beziehung mit angepaßter Impedanz, so daß ein Einfluß der Signalreflexion reduziert werden kann.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung steht ein Ein-Widerstand der Treibertransistoren zuzüglich eines eingefügten Widerstandes mit der Leitung in einer Beziehung mit angepaßter Impedanz. In dieser Konfiguration kann eine Einstellung des eingefügten Widerstandes den Einfluß der Signalreflexion verringern, ohne die Treibertransistoren mit einem gewünschten Ein-Widerstand herstellen zu müssen.
Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird eine Gate-Eingangsspannung der Treibertransistoren so eingestellt, daß ein gewünschter Ein-Widerstand erreicht wird.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung ist ein Ein-Widerstand, der durch paralleles Verbinden von Treibertransistoren erhalten wird, mit der Leitung in der Impedanz angepaßt, um einen Einfluß der Signalreflexion zu verringern.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung kann eine Einstellung der Anzahl von Treibertransistoren, die anzutreiben sind, eine effektive Gate-Breite steuern, um eine Impedanzanpassung vorzusehen. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird eine interne Schaltung durch eine hohe Energiespannung angetrieben, während die Ausgangsschaltung durch eine Energiespannung angetrieben wird, die zum Zwecke der Erzeugung von Signalen mit kleiner Amplitude bereitgestellt wird. Deshalb wird eine Hochgeschwindigkeitsdatenübertragung erreicht, während aus der Verwendung einer herkömmlichen internen Schaltung ein Nutzen gezogen wird.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung ist die Ausgangsschaltung bei einem Mittelpunkt der Leitung positioniert, so daß Signale, die an den Enden der Leitung reflektiert werden, zu der Ausgangsschaltung im wesentlichen zu derselben Zeit zurückkehren. In dieser Konfiguration kann ein Einfluß der Signalreflexion auf ein minimales Niveau verringert werden.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung ist eine Vielzahl von Empfängerschaltungen an symmetrischen Positionen bezüglich eines Symmetriezentrums an der Ausgangsschaltung angeordnet, so daß Signale, die an den Verzweigungspunkten längs der Leitung der Empfängerschaltungen reflektiert werden, von entsprechenden symmetrischen Punkten zu der Ausgangsschaltung im wesentlichen zu derselben Zeit zurückkehren. Bei dieser Konfiguration kann ein Einfluß der Signalreflexion auf ein minimales Niveau verringert werden.
Gemäß einer anderen Ausführungsform der vorliegenden Erfindung sind eine Vielzahl Empfängerschaltungen und die Ausgangsschaltung in gleichen Intervallen angeordnet, so daß Signale, die an den Verzweigungspunkten längs der Leitung der Empfängerschaltungen reflektiert werden, von entsprechenden Punkten in gleichem Abstand zu der Ausgangsschaltung im wesentlichen zu derselben Zeit zurückkehren. Bei dieser Konfiguration kann ein Einfluß der Signalreflexion auf ein minimales Niveau reduziert werden.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung ist die Leitung in zwei gefaltet, und die Ausgangsschaltung ist mit einem Faltpunkt der Leitung verbunden. Bei dieser Konfiguration kann eine Distanz zwischen der Ausgangsschaltung und den Empfängerschaltungen auch dann verkürzt werden, wenn eine Vorrichtung, die die Ausgangsschaltung enthält, eine große physische Größe hat. Auf Grund dessen kann eine Gesamtlänge der Leitung verkürzt werden, um einen Signalzeitversatz an Empfängerenden zu reduzieren.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung ist die Leitung geschleift und kehren Signale zu der Ausgangsschaltung zu derselben Zeit zurück, nachdem sie die Leitung einmal im Uhrzeigersinn und entgegen dem Uhrzeigersinn durchlaufen haben. In dieser Konfiguration trägt die Impedanzanpassung zwischen der Ausgangsschaltung und der Leitung dazu bei, die zurückkehrenden Signale zu absorbieren.
Ferner ist die vorliegende Erfindung nicht auf diese Ausführungsformen begrenzt, sondern verschiedene Veränderungen und Abwandlungen können vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen, wie er in den Ansprüchen definiert ist.

Claims

Signalübertragungssystem zum Übertragen eines Signals über eine Leitung, die keinen Antisignalreflexionswiderstand hat, welches Signalübertragungssystem dadurch gekennzeichnet ist, daß es umfaßt: eine Leitung (10) mit einer entzerrten charakteristischen Impedanz Z_O; und eine Ausgangsschaltung (12, 12A, 12B), die einen Ausgangswiderstand Z_O/2 hat und an die Leitung (10) ein Signal ausgibt, das eine Spannungsdifferenz zwischen einem hohen Pegel und einem niedrigen Pegel aufweist, die kleiner als etwa 1 V ist.
Signalübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangsschaltung (12, 12A, 12B) als Energiespannungen eine erste Spannung (V_DDQ) und eine zweite Spannung (V_SSQ) empfängt, die niedriger als die erste Spannung (V_DDQ) ist, wobei die erste Spannung (V_DDQ) und die zweite Spannung (V_SSQ) eine Spannungsdifferenz haben, die kleiner als etwa 1 V ist.
Signalübertragungssystem nach Anspruch 2, dadurch gekennzeichnet, daß der hohe Pegel die erste Spannung (V_DDQ) ist und der niedrige Pegel die zweite Spannung (V_SSQ) ist.
Signalübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Leitung (10) einen Dreizustandsbus umfaßt und die Ausgangsschaltung (12, 12A, 12B) eine unendliche Ausgangsimpedanz hat, wenn sie kein Signal ausgibt.
Signalübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangsschaltung (12, 12B) zwei Treibertransistoren (16, 17, 16A, 17A) umfaßt, die seriell verbunden sind und Eingaben an ihren Gates empfangen, wobei ein Verbindungspunkt zwischen den zwei Treibertransistoren (16, 17, 16A, 17A) mit der Leitung (10) verbunden ist und einer der zwei Treibertransistoren (16, 17, 16A, 17A) eingeschaltet ist, um das Signal auszugeben.
Signalübertragungssystem nach Anspruch 5, dadurch gekennzeichnet, daß jeder der zwei Treibertransistoren (16, 17) einen Einschaltwiderstand hat, der im wesentlichen gleich Z_O/2 ist.
Signalübertragungssystem nach Anspruch 5, dadurch gekennzeichnet, daß die Ausgangsschaltung (12B) ferner einen eingefügten Widerstand (R_INSERT) umfaßt, der zwischen dem Verbindungspunkt und der Leitung (10) eingefügt ist, wobei eine Summe aus dem Einschaltwiderstand von einem der zwei genannten Treibertransistoren (16A, 17A) und dem eingefügten Widerstand (R_INSERT) im wesentlichen gleich Z_O/2 ist.
Signalübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangsschaltung (12) Treibertransistoren (16, 17) zum Ausgeben des Signals umfaßt, welche Treibertransistoren (16, 17) einen Einschaltwiderstand haben, der dem Ausgangswiderstand gleich ist.
Signalübertragungssystem nach Anspruch 8, das ferner dadurch gekennzeichnet ist, daß es eine Treiberschaltung (13, 13A, 13B) zum Zuführen von wenigstens einer Steuerspannung zu Gates der Treibertransistoren (16, 17) umfaßt, wobei die Treiberschaltung (13, 13A, 13B) den Einschaltwiderstand steuert, indem sie die wenigstens eine Steuerspannung einstellt.
Signalübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangsschaltung (12A) eine Vielzahl von Treibertransistoren (16-1 bis 16-n, 17-1 bis 17-n) umfaßt, die zum Ausgeben des Signals parallel verbunden sind, wobei ein Einschaltwiderstand, der gebildet wird, indem die Treibertransistoren (16-1 bis 16-n, 17-1 bis 17-n) zusammen parallel verbunden werden, der Ausgangswiderstand ist.
Signalübertragungssystem nach Anspruch 10, das ferner dadurch gekennzeichnet ist, daß es eine Treiberschaltung (13C) umfaßt, die Gates der Treibertransistoren (16-1 bis 16-n, 17-1 bis 17-n) Eingaben zuführt, wobei die Treiberschaltung (13C) eine Anzahl von Transistoren von den Treibertransistoren (16-1 bis 16-n, 17-1 bis 17-n) einstellt, um angetrieben zu werden, um den Einschaltwiderstand zu steuern.
Signalübertragungssystem nach Anspruch 2, das ferner dadurch gekennzeichnet ist, daß es eine interne Schaltung (13, 15) umfaßt, die das Signal über die Ausgangsschaltung (12, 12A, 12B) an die Leitung (10) ausgibt, welche interne Schaltung (13, 15) als Energiespannungen eine dritte Spannung (V_DD) empfängt, die höher als die erste Spannung (V_DDQ) ist, und eine vierte Spannung (V_SS), die niedriger als die zweite Spannung (V_SSQ) ist.
Signalübertragungssystem nach Anspruch 12, dadurch gekennzeichnet, daß eine Spannungsdifferenz zwischen der ersten Spannung (V_DDQ) und der zweiten Spannung (V_SSQ) kleiner als etwa ein Drittel einer Spannungsdifferenz zwischen der dritten Spannung (V_DD) und der vierten Spannung (V_SS) ist.
Signalübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangsschaltung (12, 12A, 12B) um einen Mittelpunkt der Leitung (10) positioniert ist.
Signalübertragungssystem nach Anspruch 14, das ferner dadurch gekennzeichnet ist, daß es eine Vielzahl von Empfangsschaltungen (20-1 bis 20-4) umfaßt, die mit der Leitung (10) verbunden sind und das Signal empfangen, wobei die Empfangsschaltungen (20-1 bis 20-4) im wesentlichen an symmetrischen Positionen längs der Leitung (10) bezüglich eines Symmetriezentrums angeordnet sind, in dem die Ausgangsschaltung (12, 12A, 12B) mit der Leitung (10) verbunden ist.
Signalübertragungssystem nach Anspruch 15, dadurch gekennzeichnet, daß die Ausgangsschaltung (12, 12A, 12B) und die Empfangsschaltungen (20-1 bis 20-4) im wesentlichen in gleichen Intervallen längs der Leitung (10) angeordnet sind.
Signalübertragungssystem nach Anspruch 15, dadurch gekennzeichnet, daß die Leitung (10) in zwei gefaltet ist und die Ausgangsschaltung (12, 12A, 12B) an einem Faltpunkt der Leitung (10) mit der Leitung (10) verbunden ist.
Signalübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Leitung (10) eine Schleife (10A) umfaßt.
Signalübertragungssystem nach Anspruch 18, das ferner dadurch gekennzeichnet ist, daß es eine Vielzahl von Empfangsschaltungen (20-1 bis 20-9) umfaßt, die mit der Leitung (10A) verbunden sind und das Signal empfangen, wobei die Ausgangsschaltung (12, 12A, 12B) und die Empfangsschaltungen (20-1 bis 20-9) im wesentlichen in gleichen Intervallen längs der Leitung (10) angeordnet sind.
Halbleitervorrichtung zum Ausgeben eines Signals an eine Leitung, die eine entzerrte charakteristische Impedanz Z_O und keinen Antisignalreflexionswiderstand hat, welche Halbleitervorrichtung dadurch gekennzeichnet ist, daß sie umfaßt: eine Ausgangsschaltung (12, 12A, 12B), die eine Ausgangsimpedanz Z_O/2 hat und an die Leitung (10) ein Signal ausgibt, das eine Spannungsdifferenz zwischen einem hohen Pegel und einem niedrigen Pegel aufweist, die kleiner als etwa 1 V ist; und eine interne Schaltung (13, 15), die die Ausgangsschaltung (12, 12A, 12B) verwendet, um das Signal an die Leitung (10) auszugeben.
Halbleitervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Ausgangsschaltung (12, 12A, 12B) als Energiespannungen eine erste Spannung (V_DDQ) und eine zweite Spannung (V_SSQ) empfängt, die niedriger als die erste Spannung (V_DDQ) ist, wobei die erste Spannung (V_DDQ) und die zweite Spannung (V_SSQ) eine Spannungsdifferenz haben, die kleiner als etwa 1 V ist.
Halbleitervorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß der hohe Pegel die erste Spannung (V_DDQ) ist und der niedrige Pegel die zweite Spannung (V_SSQ) ist.
Halbleitervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Ausgangsschaltung (12, 12A, 12B) eine unendliche Ausgangsimpedanz hat, wenn sie kein Signal ausgibt.
Halbleitervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Ausgangsschaltung (12, 12B) zwei Treibertransistoren (16, 17, 16A, 17A) umfaßt, die seriell verbunden sind und Eingaben an ihren Gates empfangen, wobei ein Verbindungspunkt zwischen den zwei Treibertransistoren (16, 17, 16A, 17A) mit der Leitung (10) verbunden ist und einer der zwei Treibertransistoren (16, 17, 16A, 17A) eingeschaltet ist, um das Signal auszugeben.
Halbleitervorrichtung nach Anspruch 24, dadurch gekennzeichnet, daß jeder der zwei Treibertransistoren (16, 17) einen Einschaltwiderstand hat, der im wesentlichen gleich Z_O/2 ist.
Halbleitervorrichtung nach Anspruch 24, dadurch gekennzeichnet, daß die Ausgangsschaltung (12B) ferner einen eingefügten Widerstand (R_INSERT) umfaßt, der zwischen dem Verbindungspunkt und der Leitung (10) eingefügt ist, wobei eine Summe aus dem Einschaltwiderstand von einem der zwei genannten Treibertransistoren (16A, 17A) und dem eingefügten Widerstand (R_INSERT) im wesentlichen gleich Z_O/2 ist.
Halbleitervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Ausgangsschaltung (12) Treibertransistoren (16, 17) zum Ausgeben des Signals umfaßt, welche Treibertransistoren (16, 17) einen Einschaltwiderstand haben, der der Ausgangsimpedanz gleich ist.
Halbleitervorrichtung nach Anspruch 27, die ferner dadurch gekennzeichnet ist, daß sie eine Treiberschaltung (13, 13A, 13B) zum Zuführen von wenigstens einer Steuerspannung zu Gates der Treibertransistoren (16, 17) umfaßt, wobei die Treiberschaltung (13, 13A, 13B) den Einschaltwiderstand steuert, indem sie die wenigstens eine Steuerspannung einstellt.
Halbleitervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Ausgangsschaltung (12A) eine Vielzahl von Treibertransistoren (16-1 bis 16-n, 17-1 bis 17-n) umfaßt, die zum Ausgeben des Signals parallel verbunden sind, wobei ein Einschaltwiderstand, der gebildet wird, indem die Treibertransistoren (16-1 bis 16-n, 17-1 bis 17-n) zusammen parallel verbunden werden, die Ausgangsimpedanz ist.
Halbleitervorrichtung nach Anspruch 29, die ferner dadurch gekennzeichnet ist, daß sie eine Treiberschaltung (13C) umfaßt, die Gates der Treibertransistoren (16-1 bis 16-n, 17-1 bis 17-n) Eingaben zuführt, wobei die Treiberschaltung (13C) eine Anzahl von Transistoren von den Treibertransistoren (16-1 bis 16-n, 17-1 bis 17-n) einstellt, um angetrieben zu werden, um den Einschaltwiderstand zu steuern.
Halbleitervorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die interne Schaltung (13, 15) als Energiespannungen eine dritte Spannung (V_DD) empfängt, die höher als die erste Spannung (V_DDQ) ist, und eine vierte Spannung (V_SS), die niedriger als die zweite Spannung (V_SSQ) ist.
Halbleitervorrichtung nach Anspruch 31, dadurch gekennzeichnet, daß eine Spannungsdifferenz zwischen der ersten Spannung (V_DDQ) und der zweiten Spannung (V_SSQ) kleiner als etwa ein Drittel einer Spannungsdifferenz zwischen der dritten Spannung (V_DD) und der vierten Spannung (V_SS) ist.
Signalübertragungssystem nach Anspruch 1, das dadurch gekennzeichnet ist, daß das Ausgangssignal eine von einer ersten Spannung (V_DDQ) und einer zweiten Spannung (V_SSQ) hat, die niedriger als die erste Spannung (V_DDQ) ist; und ferner umfaßt: eine interne Schaltung (13, 15), die das Signal über die Ausgangsschaltung (12, 12A, 12B) an die Leitung (10) ausgibt, welche interne Schaltung (13, 15) mit einer dritten Spannung (V_DD), die höher als die erste Spannung (V_DDQ) ist, und einer vierten Spannung (V_SS), die niedriger als die zweite Spannung (V_SSQ) ist, als Energiespannungen beliefert wird.
Halbleitervorrichtung nach Anspruch 20, die dadurch gekennzeichnet ist, daß das Ausgangssignal eine von einer ersten Spannung (V_DDQ) und einer zweiten Spannung (V_SSQ) hat, die niedriger als die erste Spannung (V_DDQ) ist; und daß die interne Schaltung (13, 15) mit einer dritten Spannung (V_DD), die höher als die erste Spannung (V_DDQ) ist, und einer vierten Spannung (V_SS), die niedriger als die zweite Spannung (V_SSQ) ist, als Energiespannungen beliefert wird.