JP5191285B2 - 伝送回路 - Google Patents

Description

本発明は、伝送回路と、この伝送回路を用いる伝送方法とに係り、特に、複数のデバイスに接続されるための伝送回路と、この伝送回路を用いる伝送方法とに係る。

近年、技術の急速な進歩に伴って、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）は、ますます高密度化が進んでいる。ＳｉＰ内およびＳｉＰと別のデバイスで構成される伝送回路網システムにおいても、高密度化、かつ、高速化が進んでいる。

一般的な伝送回路網において、所望の伝送を実現する場合は、伝送回路網のチューニングが施される。例えば、終端抵抗の活用、ダンピング抵抗（シリーズ終端）の活用、伝送線路インピーダンスの調整、伝送線路長の調整などが施される。

ここで、特に、ＳｉＰ内にＤＲＡＭを搭載し、更にＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：プリント基板）上でＤＲＡＭを接続したような、小型化された高密度実装からなる伝送回路網システムにおいては、次のような制限が発生している。

すなわち、ＳｉＰ内伝送線路は、非常に高密度な実装状態であるため、チューニングをするための余地が無く、伝送線路となる配線をチューニングすることは厳しい。

また、終端抵抗を用いる施策は、消費電力の増大を招く。

さらに、高速伝送を実現する上で、複数のデバイスが接続され、相互に信号を送受信する場合においては、複数の受信デバイス間への伝播遅延を等しくする事が出来ない。この伝播遅延による時間的なズレが、高速伝送での大きな制約となっている。

最初に、歪の無い一般的な伝送回路網を比較対象として図１、図２を用い説明する。

図１は、一般的な従来技術による伝送回路の回路図である。この伝送回路は、２つの伝送線路Ｔ１２、Ｔ１３を具備する。２つの伝送線路Ｔ１２、Ｔ１３は、直列に接続されている。

２つの伝送線路Ｔ１２、Ｔ１３を接続する接点を、接続点Ｎ７２と呼ぶ。伝送線路Ｔ１２のもう一方の先端を、接続点Ｎ７１と呼ぶ。伝送線路Ｔ１３のもう一方の先端を、接続点Ｎ７３と呼ぶ。

３つの接続点Ｎ７１、Ｎ７２、Ｎ７３にはそれぞれ、デバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３に接続されている。

２つの接続点Ｎ７１、Ｎ７３は、伝送回路の２つの終端でもある。２つの接続点Ｎ７１、Ｎ７３はそれぞれ、２つの終端抵抗ＲＴ１、ＲＴ２を介して、２つの終端電源ＶＴ１、ＶＴ２に接続されている。

具体的な接続としては、まず終端電源ＶＴ１と接続点Ｎ７１の間に終端抵抗ＲＴ１が接続され、接続点Ｎ７１にはデバイスＤＥＶ１が接続される。接続点Ｎ７１と接続点Ｎ７２の間には、伝送線路Ｔ１２が接続され、接続点Ｎ７２にはデバイスＤＥＶ２が接続される。また接続点Ｎ７２と接続点Ｎ７３の間には伝送線路Ｔ２３が接続され、接続点Ｎ７３にはデバイスＤＥＶ３が接続される。そして接続点Ｎ７３と終端電源ＶＴ２の間に終端抵抗ＲＴ２が接続される。

また、各デバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３は、ドライバとレシーバとを具備する双方向インターフェイスのデバイスである。

図１における伝送回路の動作について説明する。まず、２つの伝送線路Ｔ１２、Ｔ２３はそれぞれ、伝送線路インピーダンスが５０Ωであり、伝播遅延が２５０ｐｓであるとする。２つの終端抵抗ＲＴ１、ＲＴ２の抵抗値も、それぞれ５０Ωとする。そして、２つの終端電源ＶＴ１、ＶＴ２はそれぞれ、電圧を０Ｖとする。

図１において、デバイスＤＥＶ１のドライバから信号を出力し、デバイスＤＥＶ２、ＤＥＶ３のレシーバに伝播する場合を考える。デバイスＤＥＶ１から出力される信号の電圧は、１Ｖとする。出力インピーダンスは、伝送線路インピーダンスの半分の２５Ωとする。出力信号の立ち上がり時間は、２００ｐｓとする。デバイスの端子容量は、１ｐＦとする。

デバイスＤＥＶ１から見た伝送線路は、終端抵抗ＲＴ１の５０Ωと伝送線路Ｔ１２の５０Ωが並列に接続された状態と見える。つまりデバイスＤＥＶ１から見た伝送線路の等価インピーダンスは２５Ωとして見え、出力インピーダンスの２５Ωとマッチングがとれた状態となる。

立ち上がり時出力レベルは、１Ｖを線路の等価インピーダンスの２５Ωと、デバイスＤＥＶ１の出力インピーダンスの２５Ωで抵抗分圧したレベルとなり、その値は式（１）に示すように０．５Ｖとなる。

（式１）
１×２５／（２５＋２５）＝０．５

信号が伝送線路に伝播した場合について考える。この信号は、伝送線路Ｔ１２、Ｔ２３を５０Ωでマッチングがとれた状態として伝播し、ＲＴ２の終端により最後まで５０Ωでマッチングがとれた状態で伝播する。つまりデバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３の端子容量による劣化以外に反射が生じない。

最終的な直流レベルは、５０Ωの終端抵抗ＲＴ１、ＲＴ２が並列接続された２５Ωの合成抵抗と、デバイスＤＥＶ１の出力インピーダンス２５Ωの分圧となり、最終レベルも０．５Ｖとなる。

次に、図１における２つの接続点Ｎ７２、Ｎ７３の特性について説明する。デバイスＤＥＶ１の波形で反射が生じないのと同様に、２つの接続点Ｎ７２、Ｎ７３の特性は、信号の伝播における経過点としての特性となる。つまり、２つの接続点Ｎ７２、Ｎ７３の特性は、接続点Ｎ７１の特性が、伝送線路Ｔ１２、Ｔ２３の伝播遅延だけ時間が経過した後に伝播した特性となる。

つまり、最初のレベルも最終的なレベルも０．５Ｖと同じであり、伝播においても常にインピーダンスがマッチしており、反射による歪は抑制されている。

図２は、図１の伝送回路が動作した際における伝播特性グラフである。横軸は、時間を表し、単位はナノ秒（ｎｓ：ｎａｎｏ ｓｅｃｏｎｄ）である。縦軸は、伝送回路の出力における電圧を表し、単位はボルト（Ｖ：Ｖｏｌｔ）である。

３つの波形Ｗ３Ｎ１、Ｗ３Ｎ２、Ｗ３Ｎ３はそれぞれ、３つの接続点Ｎ７１、Ｎ７２、Ｎ７３の特性に対応する。

したがって、電子機器内のバス接続において、高速なデータ伝送を実現する為には、伝送回路網での反射抑制が重要となる。

以上に関連して、特許文献１（特開平１１−４５１３８号公報）には、高速バス回路方式に係る発明が開示されている。
特許文献１に記載の高速バス回路方式は、複数の集積回路間を各々抵抗器を経由して伝送線路に接続するとともに、抵抗器および伝送線路が交互となるように接続してバス全体を１つのループ状に形成するようにしたことを特徴とする。

特許文献１には、明細書段落「０００３」において、「本発明の第２の実施形態における伝送回路に、６つの抵抗器ｒ１２、ｒ２３、ｒ３４、ｒ４５、ｒ５６、ｒ６１を追加したものに等しい」と記載されている。

また、同じく段落「００１５」において、「抵抗器Ｒ２５が終端抵抗として作用して反射を抑えることができる。すなわち、交流的にはグランドおよび電源と同電位とみなすことができ、終端抵抗として動作して反射成分の発生が抑えられるのである」と記載されている。

以上の記載から、各構成要素における、回路定数の最前の値は、次のとおりであると類推される。

すなわち、まず伝送線路ＳＬ２１、ＳＬ２２、ＳＬ２３、ＳＬ２４、ＳＬ２５、ＳＬ２６は、伝送線路インピーダンスが５０Ω、伝播遅延が２５０ｐｓである。また、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５、Ｒ２６の抵抗値も同じく５０Ωである。

ここで、デバイスＩＣ２５のドライバから信号を出力し、デバイスＩＣ２１、ＩＣ２２、ＩＣ２３、ＩＣ２４、ＩＣ２６に伝播する場合を考える。

このとき、デバイスＩＣ２５から出力される信号は、出力信号が１Ｖであるとする。また、出力インピーダンスは５０Ωとする。さらに、出力信号の立ち上がり時間が２００ｐｓであり、デバイスの端子容量は１ｐＦとする。

まず、図２における接続点Ｎ９５の波形について説明する。

デバイスＩＣ２５から見た伝送線路は、左回りのパスと、右回りのパスとが、並列に接続した状態と見える。ここで、左回りのパスとは、伝送線路ＳＬ２４、抵抗Ｒ２４の方向に向かうパスである。また、右回りのパスとは、抵抗Ｒ２５、伝送線路ＳＬ２５の方向に向かうパスである。

デバイスＩＣ２５から見た場合、２つのパスでは、デバイスＩＣ２５から見た等価インピーダンスがそれぞれ異なる。

まず、伝送線路ＳＬ２４、抵抗Ｒ２４の方向に向かう左回りパスは、伝送線路が先にあるので等価的に５０Ωとして見える。

一方、抵抗Ｒ２５、伝送線路ＳＬ２５の方向に向かう右回りパスは、抵抗が先にあるので等価的に１００Ωと見える。

したがって、デバイスＩＣ２１から見た合成の等価インピーダンスは、式（２）に示すように約３３．３Ωとなる。

（式２）
（５０×１００）／（５０＋１００）＝３３．３

したがって、出力レベルは、１Ｖを線路の等価インピーダンスの３３．３Ωと、ＩＣ２１の出力インピーダンスの５０Ωで抵抗分圧したレベルとなる。その値は、式（３）に示すように０．４Ｖである。

（式３）
１×Ｒ／（５０＋Ｒ）＝０．４
ただし、
Ｒ＝（５０×１００）／（５０＋１００）

伝送線路に伝播した信号電圧の、各接続点における変化は、０．４Ｖの信号がリング状に接続された伝送線路を右回りパスと左回りパスとを伝播する事で、順次決定していく。

伝播においては、各接続点での等価インピーダンスが、「伝送線路が先で抵抗が後」の場合は５０Ωであり、「抵抗が先で伝送線路が後」の場合は１００Ωである。この違いはすなわちミスマッチとなる為、信号の伝播は、接続点毎に、反射と減衰とを繰返し発生させる。

さらに、伝送線路がリング状に接続されている事で、逆周りの信号と重ね合わされて、特性もこの重ね合わせに応じて変化する。

伝送回路はリング状であり、終端されていないため、最終的な直流レベルは入力信号と同じ１Ｖとなる。しかし、「右回りの信号」と「左回りの信号」と、各接続点でミスマッチにより発生する「多重反射」が重ね合わさることで、電圧が上がる結果、最終的にこの１Ｖとなるのである。

特許文献１発明による伝送回路の、接続点Ｎ９５における特性としては、図４のＷ４Ｎ５の波形が得られる。

同様に、図３の接続点Ｎ９１、Ｎ９２、Ｎ９３、Ｎ９４、Ｎ９６の特性には、図４のＷ４Ｎ１、Ｗ４Ｎ２、Ｗ４Ｎ３、Ｗ４Ｎ４、Ｗ４Ｎ６の波形が対応する。これらの波形から明白なように、反射信号による波形の歪は抑制されない。

加えて、従来技術においては、伝播遅延を等しくする事が出来ず、高速伝送においてはその伝播遅延のズレが大きな制約となる。

特許文献１に開示された技術について、図３乃至図７に基づいて、より詳細に説明する。

図３は特許文献１の技術における伝送回路の回路図である。ＩＣ２１〜ＩＣ２６は、それぞれドライバとレシーバとを内蔵するＩＣである。ＳＬ２１〜ＳＬ２６はバス上の信号を伝送するプリント基板上の伝送線路である。Ｒ２１〜Ｒ２６は抵抗器である。

次に、従来技術における基本回路の動作について説明する。まず、バスを介したデータの伝送において、バスに接続されたＩＣ２１〜ＩＣ２６のいずれか１つのドライバ・レシーバを内蔵するプロセッサを含む各種集積回路（以降はＩＣとする）がバスを駆動する。そのときにバスに現れる信号を他のＩＣが受信する点に関しては図１の従来例の動作と同様である。

また、特許文献１発明に係わるすべての実施形態の説明におけるレシーバは、従来例で説明したと同様に入力インピーダンスが高く、信号伝送上の影響が少ないため、この部分での波形歪みは無視できるものとする。

図４は、特許文献１における伝送回路の伝播特性グラフである。この伝播特性グラフにおける特徴的な点は、バスをループ状にするとともに、各ＩＣ間を結ぶ伝送線路の間に各々抵抗器を直列に挿入し、その抵抗器の片側は伝送線路を経由させずに各ドライバ・レシーバに直接接続するようにしたことである。例えば、ＩＣ２５がバスを駆動して信号を送出する場合について、等価的に回路を書き直すと図５に示すようになる。

図５は、特許文献１における伝送回路の動作を説明するための回路図である。この回路図において、ＩＣ２５のドライバがバスを駆動した瞬間には、出力に一番近い伝送線路ＳＬ２４の左端および抵抗器Ｒ２５経由伝送線路ＳＬ２５の左端が負荷となる。そして、図中の点線矢印で示したような、伝送線路ＳＬ２４左端を出発点とした左回りの信号伝送経路、および点線矢印と反対方向の抵抗器Ｒ２５を出発点とした右回りの信号伝送経路が構成される。図５に示した左回りの信号伝送経路をさらに書き直すと、図６に示すような等価回路が得られる。

図６は、特許文献１における伝送回路に相当する等価回路図である。この等価回路図において、ＩＣ２５のドライバはまず伝送線路ＳＬ２４の左端を駆動し、ＳＬ２４を伝送した信号は抵抗器Ｒ２４を経由して、次に伝送線路ＳＬ２３に到達する。さらに、抵抗器Ｒ２３、伝送線路ＳＬ２２、抵抗器Ｒ２２、伝送線路ＳＬ２１、抵抗器Ｒ２１、伝送線路ＳＬ２６、抵抗器Ｒ２６、伝送線路ＳＬ２５、Ｒ２５の順で信号が伝送される。抵抗器Ｒ２５において、伝送線路ＳＬ２５と反対側に接続されているのは図５における信号源ＩＣ２５の出力であるが、図６ではＩＣ２５の出力が“Ｌ”である場合について等価的に図６（ａ）の回路３で示し、またＩＣ２５の出力が“Ｈ”である場合を等価的に図６（ｂ）の回路４で示してある。すなわち、ＩＣ２５の出力が“Ｌ”である場合には、終端抵抗Ｒ２５が小インピーダンスｒを経由してグランドに接続されたものとして考えることができる。また、ＩＣ２５の出力が“Ｈ”のときは小インピーダンスｒを経由して“Ｈ”のときの電圧レベルＶＨ に接続されたものとして考えることができる。したがって、抵抗器Ｒ２５は信号源ＩＣ２５の出力と同一電圧レベルで終端されることになるので無駄な消費電流は流れない。そして、ＩＣ２５の出力インピーダンスｒを十分小さくしておけば、抵抗器Ｒ２５が終端抵抗として作用して反射を抑えることができる。すなわち、交流的にはグランドおよび電源と同電位とみなすことができ、終端抵抗として動作して反射成分の発生が抑えられるのである。一方、図５における点線矢印とは逆向きとなる右回りの信号伝送線路をさらに等価回路として書き直すと、図７に示す回路が得られる。

図７は、特許文献１における伝送回路に相当する等価回路図である。この等価回路図から明らかなように、ＩＣ２５のドライバの出力に接続されている抵抗器Ｒ２５が伝送線路ＳＬ２５をドライブする際の送端抵抗として作用して、反射を減らす働きをしている。なお、この高速バス内の抵抗器Ｒ２１〜Ｒ２６は、すべて直流的には同一電圧レベルであるため無駄な消費電流が流れることはない。

特開平１１−４５１３８号公報

電子機器内の、バス接続において、高速なデータ伝送を実現する為には、伝送回路網での反射抑制が重要である。特許文献１に開示された技術では、上述したように反射を抑制し、更に一般的な終端抵抗を用いない事により、直流電力抑制が実現されると説明している。

しかし、特許文献１の技術は、説明に反して反射を抑制出来ていない。特許文献１の技術における具体的な例では、その特性が図４に示す波形を示す。多重反射による棚が論理スレショルド付近に多く発生しており、反射を抑制するどころか、実際には多重反射だらけとなっている。

以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による伝送回路は、信号を入出力する複数のデバイス（ＤＥＶ１〜ＤＥＶ１２）同士を接続するための、１つのリング状に接続された複数の伝送線路（Ｔ１２〜Ｔ６１）を具備する。複数の伝送線路（Ｔ１２〜Ｔ６１）のそれぞれにおける伝播遅延時間は、全て同一の所定値である。複数の伝送線路（Ｔ１２〜Ｔ６１）のそれぞれにおける伝送線路インピーダンスは、全て同一の所定値である。複数のデバイス（ＤＥＶ１〜ＤＥＶ１２）における出力インピーダンスは、伝送線路インピーダンスの所定値の半分以下である。複数のデバイス（ＤＥＶ１〜ＤＥＶ１２）に含まれる任意のデバイス（ＤＥＶ１〜ＤＥＶ１２）から出力される信号が、複数のデバイス（ＤＥＶ１〜ＤＥＶ１２）に含まれる任意のデバイス以外の全て（ＤＥＶ１〜ＤＥＶ１２）に伝達される際に、信号の電圧における所定の閾値を同時に超える。

本発明による伝送方法は、１つのリング状に接続された複数の伝送線路（Ｔ１２〜Ｔ６１）を具備する伝送回路を介して、信号を入出力する複数のデバイス（ＤＥＶ１〜ＤＥＶ１２）同士を接続する伝送方法である。この伝送方法は、（ａ）複数のデバイス（ＤＥＶ１〜ＤＥＶ１２）に含まれる任意のデバイス（ＤＥＶ１〜ＤＥＶ１２）から、伝送回路に、信号を供給するステップと、（ｂ）信号を、伝送回路を伝播するステップと、（ｃ）信号を、複数のデバイス（ＤＥＶ１〜ＤＥＶ１２）に含まれる任意のデバイス以外の全てに供給するステップとを具備する。ステップ（ｃ）は、（ｃ−１）複数のデバイス（ＤＥＶ１〜ＤＥＶ１２）に含まれる任意のデバイス（ＤＥＶ１〜ＤＥＶ１２）以外の全てにおいて、伝達する信号の電圧における閾値を同時に超えさせるステップを具備する。

本発明の伝送回路は、リング状に接続された複数の伝送線路を具備する。本発明の伝送回路は、各伝送線路同士の接続点に半導体集積回路を接続することで、複数のデバイス同士を接続するためのバスとして動作するものである。

本発明の伝送回路では、各伝送線路のインピーダンスを全て同じにする。また、本発明の伝送回路に接続されたデバイスにおいて駆動するドライバの出力インピーダンスを、各伝送線路のインピーダンスの半分にする。さらに、リング状伝送回路における右回りと左回りとの間の信号伝播遅延の時間差を、駆動するドライバからの出力信号の立ち上がり時間と立ち下がり時間とよりも小さいか等しいかにする。

その結果、本発明の伝送回路は、次のような特徴を実現する。すなわち、受信側デバイスにおいて、論理スレショルド近傍で論理値が反転させ得るほど大きな反射は発生しない。なお、そのように大きな反射がしたとしても、送信側デバイスにおいてのみであって、問題は無い。また、全ての受信側デバイスは、信号を同一のタイミングで受信することが可能となる。さらに、本発明の伝送回路は終端抵抗を必要としないので、直流電力も抑制される。

添付図面を参照して、本発明による伝送回路と、この伝送回路を用いる伝送方法とを実施するための最良の形態を以下に説明する。

（第１の実施形態）
図８は、本発明の第１の実施形態における伝送回路の回路図である。この伝送回路は、６つの伝送線路Ｔ１２、Ｔ２３、Ｔ３１、Ｔ１、Ｔ２、Ｔ３を具備する。

伝送線路Ｔ１２の両端の一方は、伝送線路Ｔ２３の両端の一方と、伝送線路Ｔ２の両端の一方とに接続されている。伝送線路Ｔ２３の両端のもう一方は、伝送線路Ｔ３１の両端の一方と、伝送線路Ｔ３の両端の一方とに接続されている。伝送線路Ｔ３１の両端のもう一方は、伝送線路Ｔ１２の両端のもう一方と、伝送線路Ｔ１の両端の一方とに接続されている。

伝送線路Ｔ１の両端のもう一方を、接続点Ｎ１１と呼ぶ。接続点Ｎ１１には、第１のデバイスＤＥＶ１が接続されている。同じく、伝送線路Ｔ２の両端のもう一方を、接続点Ｎ１２と呼ぶ。接続点Ｎ１２には、第２のデバイスＤＥＶ２が接続されている。同じく、伝送線路Ｔ３の両端のもう一方を、接続点Ｎ１３と呼ぶ。接続点Ｎ１３には、第３のデバイスＤＥＶ３が接続されている。

第１〜第３のデバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３は、それぞれ、信号を出力するためのドライバと、信号を受信するためのレシーバとを具備する半導体集積回路である。ただし、この構成は必ずしも本発明の本質に関係するとは限らず、ドライバまたはレシーバを具備しないデバイスがあっても良い。

このように、３つの伝送線路Ｔ１２、Ｔ２３、Ｔ３１は、３つのデバイスを接続するための、リング状のバスを構成している。

この例では、第１のデバイスＤＥＶ１と、第２のデバイスＤＥＶ２と、２つの伝送線路Ｔ１、Ｔ２とが、同一のＳｉＰパッケージＳＩＰ１に搭載されている。ただし、この構成は本発明の本質とは関係無く、本発明はこの構成に限定されない。

３つの伝送線路Ｔ１２、Ｔ２３、Ｔ３１において、伝送線路インピーダンスは等しく、また、伝送遅延も等しい。

３つのデバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３のそれぞれにおいて、ドライバの出力インピーダンスは、３つの伝送線路Ｔ１２、Ｔ２３、Ｔ３１の伝送線路インピーダンスの半分である。

この伝送回路の動作について説明する。ここでは、第１のデバイスＤＥＶ１のドライバが信号を出力し、この信号が第２のデバイスＤＥＶ２と第３のデバイスＤＥＶ３とに伝播する場合を考える。

なお、この伝送回路はリング状であるので、信号が回転する方向を定義する。すなわち、第１のデバイスＤＥＶ１から、第２のデバイスＤＥＶ２、第３のデバイスＤＥＶ３、の順番に信号が伝播する方向を、右回り、と呼ぶ。同じく、第１のデバイスＤＥＶ１から、第３のデバイスＤＥＶ３、第２のデバイスＤＥＶ２、の順番に信号が伝播する方向を、左回り、と呼ぶ。

また、この伝送回路における特性の例として、以下のように定める。３つの伝送線路Ｔ１２、Ｔ２３、Ｔ３１のそれぞれにおいては、伝送線路インピーダンスを５０Ωとし、伝播遅延を２５０ｐｓとする。３つの伝送線路Ｔ１、Ｔ２、Ｔ３のそれぞれにおいては、伝送線路インピーダンスを５０Ωとし、伝播遅延を２０ｐｓとする。３つのデバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３のそれぞれにおいては、ドライバの出力インピーダンスを２５Ωとし、ドライバの信号の立ち上がり時間と立ち下がり時間を２５０ｐｓとし、デバイスの端子容量を１ｐＦとする。

図９は、本発明の第１の実施形態における伝送回路の、接続点Ｎ１１における伝播特性グラフである。この伝播特性グラフは、３本の波形を示す。横軸は時間を示し、単位はナノ秒である。縦軸は、各波形の信号電圧を示し、単位はボルトである。

接続点Ｎ１１において、伝送線路Ｔ１を経由して接続される２つの伝送線路Ｔ１２、Ｔ３１は、それぞれ伝送線路インピーダンスが５０Ωである。伝送線路Ｔ１から見ると、２つの伝送線路Ｔ１２、Ｔ３１は平行に接続されている。したがって、伝送線路Ｔ１から見た、２つの伝送線路Ｔ１２、Ｔ３１の等価的なインピーダンスは、２５Ωとなる。

この等価インピーダンスが２５Ωであるのに対して、第１のデバイスＤＥＶ１の出力インピーダンスも同じ２５Ωである。したがって、ドライバからの信号が立ち上がる時の出力レベルは、１Ｖを抵抗分圧した０．５Ｖとなる。

なお、伝播経路が２５Ωで整合されている中において、伝送線路Ｔ１のみ５０Ωにしている。この理由は、次のとおりである。最初の出力レベルにおいて、伝送線路Ｔ１の伝播遅延である２０ｐｓだけ高いレベルを出したい。しかし、第１のデバイスＤＥＶ１の端子容量による伝送線路インピーダンスの低下がある。

また、３つの伝送線路Ｔ１２、Ｔ２３、Ｔ３１で構成されるリング状の伝送線路から見ると、伝送線路Ｔ１は分岐した形に見える。このため、伝送線路Ｔ１は等価的に寄生容量と見なされる。伝送線路Ｔ１が寄生容量として見える事により、信号の劣化が発生する。この劣化を抑制する上でも、伝送線路Ｔ１の伝送線路インピーダンスは、２５Ωより高いことが望ましい。

図１０は、本発明の第１の実施形態における伝送回路の、接続点Ｎ１１における特性を示す詳細な伝播特性グラフである。この伝播特性グラフは、４本の波形を示す。横軸は時間を示す。縦軸は、各波形の信号電圧を示すが、重なり合う４本の波形の視認性を高める目的で、２本の縦軸が用いられている。すなわち、第１の波形Ｗ１Ｎ１には左側の縦軸が、第２〜第４の波形Ｗ１Ｎ１Ｒ、Ｗ１Ｎ１ＴＬ、Ｗ１Ｎ１ＴＲには右側の縦軸が、それぞれ対応する。なお、右側の縦軸は、左側の縦軸よりも１Ｖ分だけ上にずれているが、左右の縦軸におけるスケールは同じである。

図１０における波形Ｗ１Ｎ１は、図９における波形Ｗ１Ｎ１と全く同じである。この波形Ｗ１Ｎ１は「反射波」、「右回りの通過波」、「左回りの通過波」に分解可能である。ここで、波形Ｗ１Ｎ１Ｒは反射波に、波形Ｗ１Ｎ１ＴＲは右回りの通過波に、波形Ｗ１Ｎ１ＴＬは左回りの通過波にそれぞれ対応する。

まず、反射波Ｗ１Ｎ１Ｒは、前述の通り最初の信号レベルは０．５Ｖとなる。次に、反射波Ｗ１Ｎ１Ｒは、伝送線路Ｔ１２と伝送線路Ｔ３１とに分かれて伝播する。反射波Ｗ１Ｎ１Ｒが右回りの方向に伝播すると、伝送線路Ｔ２と、第２のデバイスＤＥＶ２とが、分岐する形に見えて、等価的には寄生容量に見える。童謡に、反射波Ｗ１Ｎ１Ｒが左回りの方向に伝播すると、伝送線路Ｔ３と、第３のデバイスＤＥＶ３とが、分岐する形に見えて、等価的には寄生容量に見える。いずれの場合も、等価インピーダンスの低下が生じる。具体的には、０．５Ｖからの低下が、反射波の波形におけるくぼみとして、２つの伝送線路Ｔ１２，Ｔ３１の伝播遅延の２倍にあたる５００ｐｓ後に現れている。

次に、右回りの通過波Ｗ１Ｎ１ＴＲと、左回りの通過波Ｗ１Ｎ１ＴＬとは、リング状の伝送回路網を１周する。その結果、接続点Ｎ１１において観測される反射波Ｗ１Ｎ１Ｒの波形と同様な波形が、７５０ｐｓ後に観測される。つまり２つの通過波Ｗ１Ｎ１ＴＲ、Ｗ１Ｎ１ＴＬは、全く同じ波形となる。

反射波Ｗ１Ｎ１Ｒに７５０ｐｓ後から右回りの通過波Ｗ１Ｎ１ＴＲと左回りの通過波Ｗ１Ｎ１ＴＬが重ね合わされる（全てが加算される）形となり、Ｗ１Ｎ１となる。

その結果、Ｗ１Ｎ１の波形は、０．５Ｖから、７５０ｐｓ後にはフルスイングに近いレベルまで、上昇する。

図１１は、本発明の第１の実施形態による伝送回路の、２つの接続点Ｎ１２、Ｎ１３における信号の時間変化を説明するための詳細な伝播特性グラフである。言い換えれば、図１１は、図８のリング状伝送回路を、信号が右回りと左回りとで伝播した後に、２つの接続点Ｎ１２、Ｎ１３において、どのように重ね合わされるかを説明するための波形図である。

この波形図は、４本の波形を示す。横軸は時間を示す。縦軸は、各波形の信号電圧を示すが、重なり合う４本の波形の視認性を高める目的で、２本の縦軸が用いられている。すなわち、第１〜第２の波形Ｗ１Ｎ２、Ｗ１Ｎ３には左側の縦軸が、第３〜第４の波形Ｗ１Ｎ２Ｔ、Ｗ１Ｎ３Ｔには右側の縦軸が、それぞれ対応する。なお、右側の縦軸は、左側の縦軸よりも１Ｖ分だけ上にずれているが、左右の縦軸におけるスケールは同じである。

Ｗ１Ｎ２と、Ｗ１Ｎ３とは、それぞれ、接続点Ｎ１２と、接続点Ｎ１３とにおける特性である。なお、図１１における２つの波形Ｗ１Ｎ２、Ｗ１Ｎ３は、それぞれ、図９における２つの波形Ｗ１Ｎ２、Ｗ１Ｎ３と同じである。

波形Ｗ１Ｎ２は、接続点Ｎ１２における「右回りの通過波」と、同じく「左回りの通過波」とに分解可能である。ここで、右回りの通過波と、左回りの通過波とは、それぞれ、波形Ｗ１Ｎ２Ｔと、波形Ｗ１Ｎ３Ｔとに対応する。

同様に、波形Ｗ１Ｎ３を接続点Ｎ１３における「右回りの通過波」と、同じく「左回りの通過波」とに分解しても２つの波形が得られる。しかし、これら２つの波形は、２つの波形Ｗ１Ｎ２Ｔ、波形Ｗ１Ｎ３Ｔとそれぞれ同じである。これは、伝送回路がリング状で、信号を出力する接続点Ｎ１１から見て、接続点Ｎ１２と接続点Ｎ１３とが対称的な関係にあるからである。したがって、ここでは、接続点Ｎ１２と接続点Ｎ１３との特性について、前者を代表として選択して説明を続ける。

まず、接続点Ｎ１２における右回りの通過波Ｗ１Ｎ３Ｔは、図１０での波形Ｗ１Ｎ１Ｒが、接続点Ｎ１１から３つの伝送線路Ｔ１、Ｔ１２、Ｔ２を通過して伝播したものである。したがって、通過する全ての伝送線路における伝送線路遅延の合計値である２９０ｐｓだけずれた、波形Ｗ１Ｎ１Ｒと同じ波形が観測される。なお、２９０ｐｓは、伝送線路Ｔ１の２０ｐｓと、伝送線路Ｔ１２の２５０ｐｓと、伝送線路Ｔ２の２０ｐｓとの合計である。

次に、接続点Ｎ１２における左回りの通過波Ｗ１Ｎ２Ｔは、図１０での波形Ｗ１Ｎ１Ｒが、接続点Ｎ１１から４つの伝送線路Ｔ１、Ｔ３１、Ｔ２３、Ｔ２を通過して伝播したものである。したがって、信号が通過する全ての伝送線路における伝送線路遅延の合計値である５４０ｐｓだけずれた、波形Ｗ１Ｎ１Ｒと同じ波形が観測される。なお、５４０ｐｓは、伝送線路Ｔ１の２０ｐｓと、伝送線路Ｔ３１の２５０ｐｓと、伝送線路Ｔ２３の２５０ｐｓと、伝送線路Ｔ２の２０ｐｓとの合計である。

前述したように、右回りの通過波Ｗ１Ｎ３Ｔは、波形Ｗ１Ｎ１Ｒから２９０ｐｓ後にずれて立ち上がる。また、左回りの通過波Ｗ１Ｎ２Ｔは波形Ｗ１Ｎ１Ｒから５４０ｐｓ後にずれて立ち上がる。波形Ｗ１Ｎ３Ｔと、波形Ｗ１Ｎ２Ｔとが重ね合わされて、すなわち全てが加算されて、波形Ｗ１Ｎ２が得られる。

ここで、Ｗ１Ｎ２Ｔが立ち上がり終えたその時に、Ｗ１Ｎ３Ｔが立ち上がり始める。したがって、重ね合わされた波形Ｗ１Ｎ２は、０Ｖからフルスイングに近いレベルまで上昇する。

もう一度、具体的な数字を用いて説明しなおす。信号が出力されて２５０ｐｓ後に、右回りの通過波Ｗ１Ｎ２Ｔが立ち上がり終える。合成される右回りの通過波Ｗ１Ｎ２Ｔと、左回りの通過波Ｗ１Ｎ２Ｔとの時間差は、右回りと左回りとでの伝播遅延の差であり、２５０ｐｓとなる。ここで、２５０ｐｓは、５４０ｐｓと２９０ｐｓとの差である。つまり、波形の立ち上がり時間とＴ２３の伝播遅延とが等しい。その結果、右回りの通過波Ｗ１Ｎ２Ｔの立ち上がりと、左回りの通過波Ｗ１Ｎ２Ｔの立ち上がりとが連続して、波形Ｗ１Ｎ２の波形が得られる。

接続点Ｎ１２の特性にて、重ね合わせにおける「波形の立ち上がり時間」と「右回りの伝播遅延と左回りの伝播遅延の時間差」の関係について説明を加える。

まず、「波形の立ち上がり時間」が２５０ｐｓであり、「右回りの通過波と左回りの通過波の時間差」が３００ｐｓである場合を説明する。すなわち、「波形の立ち上がり時間」よりも「右回りの通過波と左回りの通過波の時間差」の方が大きい場合を説明する。

右回りの通過波Ｗ１Ｎ２Ｔが２５０ｐｓで立ち上がり終えた後、右回りの通過波と左回りの通過波の時間差の３００ｐｓまで、左回りの通過波Ｗ１Ｎ２Ｔは立ち上がらない。その狭間となる５０ｐｓの間は、信号の電圧は０．５Ｖ付近に留まる。

つまり、論理スレショルド付近の０．５Ｖ付近で棚が出来てしまう。これは、誤って論理を反転させてしまう危険性が高まることを意味している。

次に、「波形の立ち上がり時間」が２５０ｐｓであり、「右回りの伝播遅延と左回りの伝播遅延の時間差」が２００ｐｓである場合を説明する。すなわち、「波形の立ち上がり時間」よりも「右回りの伝播遅延と左回りの伝播遅延の時間差」の方が小さい場合を説明する。

右回りの通過波Ｗ１Ｎ２Ｔが２５０ｐｓで立ち上がり終える前の、右回りの通過波と左回りの通過波との時間差である２００ｐｓの時点で、左回りの通過波Ｗ１Ｎ２Ｔが立ち上がる。その重なりとなる５０ｐｓの間は、合算した変化となる為、波形の立ち上がる傾きが２倍となる。

つまり、論理スレショルド付近ではより急峻な立ち上がりとなり、論理を反転させてしまう心配が無い。

接続点Ｎ１２の特性にて、重ね合わせにおける「波形の立ち上がり時間」と「右回りの伝播遅延と左回りの伝播遅延の時間差」との関係について繰返す。「波形の立ち上がり時間」より「右回りの伝播遅延と左回りの伝播遅延の時間差」が大きいと棚が発生する。また、「波形の立ち上がり時間」より「右回りの伝播遅延と左回りの伝播遅延の時間差」が小さいと棚が発生しない。

この棚は、論理スレショルド付近に生じる為、論理を反転させてしまう危険がある。しかし、棚と言う程ではないゆがみ程度で、論理反転が生じないレベルであれば、問題は無い。

ここまで説明したように、本発明の第１の実施形態によって、公知技術の問題点が解決される理由は、大きく３つある。

まず、リング状伝送回路から抵抗を排除したことによって、重反射を抑制した。

また、リング状伝送回路の伝送インピーダンスと、ドライバの出力インピーダンスとにおいて、問題解決の条件を見出した。

さらに、「波形の立ち上がり／立下り時間」と「右回りの伝播遅延と左回りの伝播遅延の時間差」との関係において、問題解決の条件を見出した。

最初に、リング状伝送回路網から抵抗を排除し、重反射を抑制した点を以下に説明する。

従来技術では、図３に示す接続点デバイスＤＥＶ５から見た場合、２つのパスはデバイスＤＥＶ５から見た等価インピーダンスが異なる。

まず、伝送線路Ｔ４５、抵抗Ｒ４５の方向に向かう左回りパスは、伝送線路が先にあるので等価的に５０Ωとして見え、一方、抵抗Ｒ５６、伝送線路Ｔ５６の方向に向かう右回りパスは、抵抗が先にあるので等価的に１００Ωと見える。

つまり伝播においては、各接続点での等価インピーダンスが、「伝送線路が先で抵抗が後」の場合は５０Ω、「抵抗が先で伝送線路が後」の場合は１００Ωと違い、ミスマッチとなる為、接続点毎に反射、減衰が繰返されながら伝播する。

一方、本発明の第１の実施形態では、図８に示す伝送線路Ｔ１２、Ｔ２３、Ｔ３１でリング状に接続された伝送回路網において、伝播では全て５０Ωでマッチングしている。

つまり、本発明の第１の実施形態では、マッチングがとれた状態を構成しているため、ミスマッチによる多重反射を抑制出来る。

次に、リング状伝送回路の伝送インピーダンスとドライバの出力インピーダンスに問題解決の条件を見出した点について、以下に説明する。

従来技術では、図３に示すデバイスＤＥＶ５から見た場合、２つのパスはデバイスＤＥＶ５から見た等価インピーダンスが異なる。

まず、伝送線路Ｔ４５、抵抗Ｒ４５の方向に向かう左回りパスは、伝送線路が先にあるので等価的に５０Ωとして見える。

一方、抵抗Ｒ５６、伝送線路Ｔ５６の方向に向かう右回りパスは、抵抗が先にあるので等価的に１００Ωと見える。

つまり、デバイスＤＥＶ５のドライバのインピーダンス５０Ωに対し、接続点Ｎ９５から見た合成の等価インピーダンスは、約３３．３Ωとなり、ミスマッチとなる。

一方、本発明の第１の実施形態では、図８に示すデバイスＤＥＶ１から見た場合のマッチングが取れている。すなわち、デバイスＤＥＶ１のドライバの出力インピーダンスが２５Ωである。これに対して、伝送線路Ｔ１を経由して接続される伝送線路Ｔ１２と伝送線路Ｔ３１とは、伝送線路インピーダンスが５０Ωである。ここで、伝送線路Ｔ１から、伝送線路Ｔ１２と伝送線路Ｔ３１とを見ると、両伝送線路は並列に接続された形となる。したがって、両伝送線路の等価的なインピーダンスは２５Ωであり、ドライバの出力インピーダンスである２５Ωとマッチングしている。

最後に、「出力信号の立ち上がり／立下り時間」と、「右回りの波形と左回りの波形の重ね合わせタイミング」との関係に問題解決の条件を見出した点について以下に説明する。

本発明の実施形態１に示す通り、「波形の立ち上がり時間」より「右回りの伝播遅延と左回りの伝播遅延の時間差」を小さくした。この事により、右回りの通過波と左回りの通過波の合成で反射の様な棚が発生しない波形を提供する。

（第２の実施形態）
図１２は、本発明の第２の実施形態における伝送回路の回路図である。この伝送回路は、６つの伝送線路Ｔ１２、Ｔ２３、Ｔ３４、Ｔ４５、Ｔ５６、Ｔ６１と、６つのデバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３、ＤＥＶ４、ＤＥＶ５、ＤＥＶ６と、６つの接続点Ｎ５１、Ｎ５２、Ｎ５３、Ｎ５４、Ｎ５５、Ｎ５６とを具備している。なお、伝送線路、デバイス、接続点は、同じ数であることが好ましいが、この数は６に限定されない。

伝送線路Ｔ１２の両端の一方は、接続点Ｎ５２において、デバイスＤＥＶ２と、伝送線路Ｔ２３の両端の一方とに接続されている。伝送線路Ｔ２３の両端のもう一方は、接続点Ｎ５３において、デバイスＤＥＶ３と、伝送線路Ｔ３４の両端の一方とに接続されている。伝送線路Ｔ３４の両端のもう一方は、接続点Ｎ５４において、デバイスＤＥＶ４と、伝送線路Ｔ４５の両端の一方とに接続されている。伝送線路Ｔ４５の両端のもう一方は、接続点Ｎ５５において、デバイスＤＥＶ５と、伝送線路Ｔ５６の両端の一方とに接続されている。伝送線路Ｔ５６の両端のもう一方は、接続点Ｎ５６において、デバイスＤＥＶ６と、伝送線路Ｔ６１の両端の一方とに接続されている。伝送線路Ｔ６１の両端のもう一方は、接続点Ｎ５１において、デバイスＤＥＶ１と、伝送線路Ｔ１２の両端のもう一方とに接続されている。

６つの伝送線路Ｔ１２〜Ｔ６１は、リング状の伝送回路を構成し、６つのデバイスＤＥＶ１〜ＤＥＶ６を接続するためのバスとして動作する。

６つの伝送線路Ｔ１２〜Ｔ６１の伝送線路インピーダンスは、全て同じである。

６つのデバイスＤＥＶ１〜ＤＥＶ６のそれぞれは、信号を出力するためのドライバと、信号を入力するためのレシーバとを内蔵する半導体集積回路である。

６つのデバイスＤＥＶ１〜ＤＥＶ６のそれぞれにおいて、ドライバの出力インピーダンスは、６つの伝送線路Ｔ１２〜Ｔ６１における伝送線路インピーダンスの半分である。

６つのデバイスＤＥＶ１〜ＤＥＶ６のそれぞれにおいて、ドライバの立ち上がり時間と立ち下がり時間は等しく、また、６つの伝送線路Ｔ１２〜Ｔ６１における伝版遅延の合計値に等しい。

デバイスＤＥＶ５のドライバから信号を出力して他の５つのデバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３、ＤＥＶ４、ＤＥＶ６に伝播する場合の、この伝送回路の動作について説明する。

図１２の伝送回路において、デバイス５のドライバから出力された信号が、デバイスＤＥＶ４、デバイスＤＥＶ３、…の順番に伝播する方向を、左回りと呼ぶ。同様に、デバイスＤＥＶ６、デバイスＤＥＶ１、…の順番に伝播する方向を、右回りと呼ぶ。

図１３は、本発明の第２の実施形態による伝送回路の動作特性を説明するための伝播特性グラフである。この伝播特性グラフは、６つの波形Ｗ２Ｎ１、Ｗ２Ｎ２、Ｗ２Ｎ３、Ｗ２Ｎ４、Ｗ２Ｎ５、Ｗ２Ｎ６を示す。６つの波形Ｗ２Ｎ１、Ｗ２Ｎ２、Ｗ２Ｎ３、Ｗ２Ｎ４、Ｗ２Ｎ５、Ｗ２Ｎ６は、それぞれ、６つの接続点Ｎ５１、Ｎ５２、Ｎ５３、Ｎ５４、Ｎ５５、Ｎ５６に対応する。横軸は、時間の経過を示す。縦軸は、各波形の信号電圧を示す。

図１３の波形図は、図１２の伝送回路における構成要素の回路定数が以下のとおりの時に得られるものである。すなわち、６つの伝送線路Ｔ１２、Ｔ２３、Ｔ３４、Ｔ４５、Ｔ５６、Ｔ６１のそれぞれにおいて、伝送線路インピーダンスは５０Ωであり、伝播遅延は２５０ｐｓである。６つのデバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３、ＤＥＶ４、ＤＥＶ５、ＤＥＶ６のそれぞれのドライバにおいて、出力インピーダンスは２５Ωであり、信号の立ち上がり時間および立ち下がり時間は１５００ｐｓである。６つのデバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３、ＤＥＶ４、ＤＥＶ５、ＤＥＶ６のそれぞれにおいて、端子容量は１ｐＦである。

接続点Ｎ５５に接続される伝送線路Ｔ４５と伝送線路Ｔ５６は、それぞれ伝送線路インピーダンスが５０Ωである。したがって、接続点Ｎ５５から伝送線路Ｔ４５と伝送線路Ｔ５６を見ると、並列に接続された形となり、等価的なインピーダンスは２５Ωとなる。

この等価インピーダンスが２５Ωであるのに対して、デバイスＤＥＶ５の出力インピーダンスも同じ２５Ωである。したがって、立ち上がり時の出力レベルは、１Ｖを抵抗分圧した０．５Ｖとなる。

以上により、接続点Ｎ５５における信号波形Ｗ２Ｎ５の説明が可能となる。すなわち、デバイスＤＥＶ５のドライバから出力される信号は、時刻１ｎｓに０Ｖから立ち上がり始めると、立ち上がり時間１５００ｐｓをかけて、出力レベル０．５に到達する。

この、立ち上がった信号は、リング状の伝送回路を左回りに一周し、同時に右回りにも一周し、接続点Ｎ５５に戻る。このとき、信号が一周する間に１５００ｐｓが経過している。なお、この１５００ｐｓは、各伝送線路に対応する遅延時間２５０ｐｓの６倍の値である。この値は、左回りでも右回りでも同じである

したがって、左回りに一周した信号と、右回りに一周した信号とは、出力開始から１５００ｐｓ後に、接続点Ｎ５５において０．５Ｖで安定している出力信号に重なる。

言い換えると、出力開始から１５００ｐｓ後の接続点Ｎ５５において、０．５Ｖで安定している出力信号に、伝送回路を伝播して左右両方向から一周した２つの信号が合成される。

その結果、出力開始の１５００ｐｓ後から、さらに１５００ｐｓをかけて、接続点Ｎ５５の信号電圧は０．５Ｖから１．０Ｖまで上昇する。

しかし、図１３における波形Ｗ２Ｎ５には、実際には、０．５Ｖ付近で棚が生じている。これは、伝送回路に接続されたデバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３、ＤＥＶ４、ＤＥＶ６の端子容量が寄生素子となり、伝送線路インピーダンスと、伝送線路遅延（＝伝播遅延）とに影響を与えているためである。

この影響として、まず、伝送線路インピーダンスが低下する。つまり、立ち上がり時の出力レベルが０．５Ｖより低下する傾向がある。また、伝播遅延は増加する。つまり、右回りパスと左回りパスでそれぞれ伝播した２つの波形が合成される開始時間である１５００ｐｓの値が、より大きくなる傾向がある。その結果、接続点Ｎ５５における３つの信号の合成開始が遅れ、棚が多少生じている。

次に、伝播された信号を受ける側となるデバイスＤＥＶ６、ＤＥＶ１、ＤＥＶ２、ＤＥＶ３、ＤＥＶ４の動作について説明する。ただし、５つのデバイスの代表として、デバイスＤＥＶ６の接続点Ｎ５６の波形Ｗ２Ｎ６について説明する。

ここで、伝播される信号は、先にデバイスＤＥＶ５の立ち上がり波形で説明した、立ち上がりの出力レベルが０．５Ｖ、立ち上がり時間が１５００ｐｓの波形である。

この伝播される信号が、デバイスＤＥＶ５からデバイスＤＥＶ６に伝播する場合、伝播遅延の小さい右回りのパスを通った波形が先に伝播し、その後に左回りのパスで伝播した波形が到達して、右回りの波形に合成される。

接続点５６における、右回りのパスでの伝播遅延は、伝送線路Ｔ５６の伝播遅延だけであり、接続点５５における信号出力開始から２５０ｐｓ後に立ち上がる。

左回りのパスでの伝播遅延は、５つの伝送線路Ｔ４５、Ｔ３４、Ｔ２３、Ｔ１２、Ｔ６１の伝播遅延の合計となり、１２５０ｐｓとなる。なお、１２５０ｐｓは、各伝送線路の伝播遅延である２５０ｐｓの、５倍の値である。

つまり、まず、接続点Ｎ５５の信号が立ち上がり始めた２５０ｐｓ後、接続点Ｎ５６の波形が、０．５Ｖまで１５００ｐｓの立ち上がり時間で立ち上がり始める。この立ち上がりの途中、接続点Ｎ５５の信号が立ち上がり始めて１２５０ｐｓ後の時点で、左回りのパスから伝播される波形が、接続点Ｎ５６の波形に合成される。この合成は、立ち上がりの変化への、更なる立ち上がりの変化の合成である。このため、１２５０ｐｓ時点から立ち上がり波形の傾きが２倍の特性、つまり立ち上がり時間が７５０ｐｓ時と同じ傾きに変化する。

以上、波形Ｗ２Ｎ６について説明した。同様に、図１３の４つの波形Ｗ２Ｎ１、Ｗ２Ｎ２、Ｗ２Ｎ３、Ｗ２Ｎ４は、それぞれ、図１２の４つの接続点Ｎ５１、Ｎ５２、Ｎ５３、Ｎ５４の特性に対応する。

以上の説明より、図１２の伝送回路における伝播特性は、図１３に示す波形の通りとなる。このように、信号を受ける側となる５つのデバイスＤＥＶ６、ＤＥＶ１、ＤＥＶ２、ＤＥＶ３、ＤＥＶ４がそれぞれ入力する信号は、論理スレショルドである０．５Ｖ付近において、全く同一の波形になり、すなわち、立ち上がり変化が同一となる。

ここまで、本発明の第２の実施形態について説明した。第２の実施形態は、第１の実施形態の改良版である。すなわち、「出力信号の立ち上がり／立下り時間を、リング状に構成された伝送回路網の１周分と同じ時間に設定」した。この意義は、バスに４つ以上のデバイスを接続した際に発生する問題を解決する点にある。

本発明の第１の実施形態に示す３つのデバイスを接続した場合と、同じく第２の実施形態に示す４つ以上のデバイスを接続した場合とを比べる。こうすることによって、バスに４つ以上のデバイスを接続した際に生じる伝播遅延起因の問題点を以下に説明する。

第１の実施形態における図８において、デバイスＤＥＶ１から２つのデバイスＤＥＶ２、ＤＥＶ３へ信号を伝える場合を考える。

デバイスＤＥＶ１からデバイスＤＥＶ２への伝播遅延は、伝送線路Ｔ１、Ｔ１２、Ｔ２の伝播遅延を合計した２９０ｐｓとなる。なお、２９０ｐｓは、伝送線路Ｔ１の２０ｐｓと、伝送線路Ｔ１２の２５０ｐｓと、伝送線路Ｔ２の２０ｐｓとの合計である。

デバイスＤＥＶ１からデバイスＤＥＶ３への伝播遅延は、伝送線路Ｔ１、Ｔ３１、Ｔ３の伝播遅延を合計した２９０ｐｓとなる。なお、２９０ｐｓは、伝送線路Ｔ１の２０ｐｓと、伝送線路Ｔ３１の２５０ｐｓと、伝送線路Ｔ３の２０ｐｓとの合計である。

つまり、伝播遅延が等しく、伝播する波形も同じ特性になる。デバイスＤＥＶ２からデバイスＤＥＶ３、ＤＥＶ１に信号を伝える場合も、デバイスＤＥＶ３からデバイスＤＥＶ１、ＤＥＶ２に信号を伝える場合も同様となる。したがって、問題は何も生じない。

しかし、バスに４つ以上のデバイスを接続した際は、信号を伝える相手デバイスまでの伝播遅延を等しくする事は出来ない。このことを寄り具体的に説明する。

本発明の第２の実施形態を示す図１２において、デバイスＤＥＶ５から５つのデバイスＤＥＶ１、ＤＥＶ２、ＤＥＶ３、ＤＥＶ４、ＤＥＶ６へ信号を伝える場合を考える。この場合、デバイスＤＥＶ５からデバイスＤＥＶ６への伝播遅延は、伝送線路Ｔ５６の伝播遅延２５０ｐｓとなる。

デバイスＤＥＶ５からデバイスＤＥＶ１への伝播遅延は、伝送線路Ｔ５６、Ｔ６１の伝播遅延を合計した５００ｐｓとなる。なお、５００ｐｓは、伝送線路Ｔ５６の２５０ｐｓと、伝送線路Ｔ６１の２５０ｐｓとの合計である。

デバイスＤＥＶ５からデバイスＤＥＶ２への伝播遅延は、伝送線路Ｔ５６、Ｔ６１、Ｔ１２の伝播遅延を合計した７５０ｐｓとなる。なお、７５０ｐｓは、伝送線路Ｔ５６の２５０ｐｓと、伝送線路Ｔ６１の２５０ｐｓと、伝送線路Ｔ１２の２５０ｐｓとの合計である。

デバイスＤＥＶ５からデバイスＤＥＶ３への伝播遅延は、伝送線路Ｔ４５、Ｔ３４の伝播遅延を合計した５００ｐｓとなる。なお、５００ｐｓは、伝送線路Ｔ４５の２５０ｐｓと、伝送線路Ｔ３４の２５０ｐｓとの合計である。

デバイスＤＥＶ５からデバイスＤＥＶ４への伝播遅延は、伝送線路Ｔ４５の伝播遅延２５０ｐｓとなる。

つまり、伝播遅延がデバイスにより異なり、その伝播遅延のズレが高速伝送において大きな制約となってしまう問題が生じる。

この「バスに４つ以上のデバイスを接続した際に生じる問題」を解決するために、本発明の第２の実施形態では、出力信号の立ち上がり／立下り時間をリング状に構成された伝送回路網の１周分と同じ時間に設定する。こうする事で、０．４Ｖから０．６Ｖの間は全てのデバイスで、タイミングも形も同じ波形とする事が可能である。

（第３の実施形態）
図１４は、本発明の第３の実施形態における伝送回路の回路図である。この伝送回路は、本発明の第２の実施形態における伝送回路に、さらに６つのデバイスＤＥＶ７、ＤＥＶ８、ＤＥＶ９、ＤＥＶ１０、ＤＥＶ１１、ＤＥＶ１２を追加したものに等しい。６つのデバイスＤＥＶ７、ＤＥＶ８、ＤＥＶ９、ＤＥＶ１０、ＤＥＶ１１、ＤＥＶ１２は、それぞれ、６つの接続点Ｎ５１、Ｎ５２、Ｎ５３、Ｎ５４、Ｎ５５、Ｎ５６に接続されている。すなわち、１つの接続点に２つのデバイスが接続されている。

なお、デバイスの総数１２と、接続点の総数６と、伝送線路の総数６とは、あくまでも一例であって、これらの値に限定されない。

この伝送回路のその他の構成は、本発明の第２の実施形態における伝送回路と同じであるので、説明を省略する。ただし、実現での回路定数においては、実施例２で説明した通り、バスに接続されたデバイスの寄生容量による伝送路インピーダンスと伝送線路遅延（＝伝播遅延）とへの影響がある。したがって、その影響による棚の発生が抑制されるように、立ち上がりおよび立下り時間を増やす調整をする必要がある。

また、この伝送回路の動作および作用効果は、本発明の第２の実施形態における伝送回路と同じであるので、説明を省略する。

（第４の実施形態）
図１５は、本発明の第４の実施形態における伝送回路の回路図である。この伝送回路は、本発明の第２の実施形態における伝送回路に、６つの抵抗器ｒ１２、ｒ２３、ｒ３４、ｒ４５、ｒ５６、ｒ６１を追加したものに等しい。すなわち、２つの伝送線路Ｔ１２、Ｔ２３を接続する接続点Ｎ５２と、デバイスＤＥＶ２との間に、抵抗器ｒ２３が接続されている。同様に、２つの伝送線路Ｔ２３、Ｔ３４を接続する接続点Ｎ５３と、デバイスＤＥＶ３との間に、抵抗器ｒ３４が接続されている。２つの伝送線路Ｔ３４、Ｔ４５を接続する接続点Ｎ５４と、デバイスＤＥＶ４との間に、抵抗器ｒ４５が接続されている。２つの伝送線路Ｔ４５、Ｔ５６を接続する接続点Ｎ５５と、デバイスＤＥＶ５との間に、抵抗器ｒ５６が接続されている。２つの伝送線路Ｔ５６、Ｔ６１を接続する接続点Ｎ５６と、デバイスＤＥＶ６との間に、抵抗器ｒ６１が接続されている。２つの伝送線路Ｔ６１、Ｔ１２を接続する接続点Ｎ５１と、デバイスＤＥＶ１との間に、抵抗器ｒ１２が接続されている。

ここで、６つの抵抗器ｒ１２、ｒ２３、ｒ３４、ｒ４５、ｒ５６、ｒ６１の抵抗値は、全て同じである。

各抵抗器の抵抗値と、各デバイスのドライバにおける出力インピーダンスと、各伝送線路の伝送線路インピーダンスとの関係は、次のとおりである。すなわち、各抵抗器の抵抗値と、駆動するドライバの出力インピーダンスとの合計は、リング状となる伝送回路の伝送路インピーダンスの半分と同等もしくはそれ以下である。

なお、デバイスの総数６と、接続点の総数６と、伝送線路の総数６と、抵抗器の総数６とは、同じ数であることが好ましいが、あくまでも一例であって、この値に限定されない。

この伝送回路のその他の構成は、本発明の第２の実施形態における伝送回路と同じであるので、説明を省略する。

また、この伝送回路の動作および作用効果は、本発明の第２の実施形態における伝送回路と同じであるので、説明を省略する。

（第５の実施形態）
図１６は、本発明の第５の実施形態における伝送回路の回路図である。この回路図は、本発明の第２の実施形態における伝送回路に、６つの抵抗器ｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６を追加したものに等しい。この伝送回路では、接続点Ｎ５１と、抵抗器ｒ１と、伝送線路Ｔ１２と、接続点Ｎ５２と、抵抗器ｒ２と、伝送線路Ｔ２３と、接続点Ｎ５３と、抵抗器ｒ３と、伝送線路Ｔ３４と、接続点Ｎ５４と、抵抗器ｒ４と、伝送線路Ｔ４５と、接続点Ｎ５５と、抵抗器ｒ５と、伝送線路Ｔ５６と、接続点Ｎ５６と、抵抗器ｒ６と、伝送線路Ｔ６１とが、この順番に接続されており、さらに、伝送線路Ｔ６１が接続点Ｎ５１に接続されていることでこの伝送回路はループ状になっている。ちなみに、ここまでは、従来技術として前述した図３の伝送回路と同じである。

抵抗器ｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６は、伝送線路インピーダンスに対し、著しく小さい抵抗値とする。つまり抵抗器ｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６の抵抗値を、伝送線路Ｔ１２、Ｔ２３、Ｔ３４、Ｔ４５、Ｔ５６、Ｔ６１の伝送線路インピーダンスに対し、終端とした時に反射を抑制出来ない程度に小さい抵抗値とする。

具体的な値の例として、ここでは、伝送線路Ｔ１２、Ｔ２３、Ｔ３４、Ｔ４５、Ｔ５６、Ｔ６１の伝送線路インピーダンスが５０Ωであった場合、抵抗器ｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６の抵抗値を０．１Ωとする。ちなみに、図３の従来技術による伝送回路では、各抵抗器の抵抗値を各伝送線路の伝送線路インピーダンスと同等の値としていた。

これにより、従来例で生じていた右回りのパスと左回りのパスのミスマッチは著しく抑制される。

より具体的に説明する。図３の従来技術において、リング状に接続された伝送線路の各接続点での等価インピーダンスは、「伝送線路が先で抵抗が後」の場合は５０Ωであり、「抵抗が先で伝送線路が後」の場合は１００Ωである。つまり、大きなミスマッチを生じている。これに対して、本発明の本実施形態では、リング状に接続された伝送線路の各接続点での等価インピーダンスは、「伝送線路が先で抵抗が後」の場合は５０Ωであり、「抵抗が先で伝送線路が後」の場合は５０．１Ωである。つまり、大きなミスマッチを生じない。

なお、デバイスの総数６と、接続点の総数６と、伝送線路の総数６と、抵抗器の総数６とは、同じ数であることが好ましいが、あくまでも一例であって、この値に限定されない。

この伝送回路のその他の構成は、本発明の第２の実施形態における伝送回路と同じであるので、説明を省略する。

ここまで複数の実施形態について説明したとおり、実装技術の高密度化が進むに伴い、伝送線路チューニングの難易度が上がる中、本発明はその高密度化のデメリットをメリットに出来るものである。伝送線路長が短くなると、本発明の有効範囲が広がると言える。

本発明の伝送回路の構成によれば、ミスマッチによる多重反射を抑制出来る。

また、リング状伝送回路の伝送インピーダンスとドライバの出力インピーダンスのマッチングがとれたシステムが構成できる。

さらに、「出力信号の立ち上がり／立下り時間」と、伝送線路を伝播する信号の「右回りの波形と左回りの波形の重ね合わせタイミング」の重ね合わさった波形に、歪みが生じない。

これまで説明した複数の実施形態は、技術的に矛盾しない範囲において、自由に組み合わせることが可能である。

図１は、一般的な従来技術による伝送回路の回路図である。 図２は、一般的な従来技術による伝送回路が動作した際における伝播特性グラフである。 図３は特許文献１における伝送回路の回路図である。 図４は、特許文献１における伝送回路の伝播特性グラフである。 図５は、特許文献１における伝送回路の動作を説明するための回路図である。 図６は、特許文献１における伝送回路に相当する等価回路図である。 図７は、特許文献１における伝送回路に相当する等価回路図である。 図８は、本発明の第１の実施形態における伝送回路の回路図である。 図９は、本発明の第１の実施形態における伝送回路の、接続点Ｎ１１における伝播特性グラフである。 図１０は、本発明の第１の実施形態における伝送回路の、接続点Ｎ１１における特性を示す詳細な伝播特性グラフである。 図１１は、本発明の第１の実施形態による伝送回路の、２つの接続点Ｎ１２、Ｎ１３における信号の時間変化を説明するための詳細な伝播特性グラフである。 図１２は、本発明の第２の実施形態における伝送回路の回路図である。 図１３は、本発明の第２の実施形態による伝送回路の動作特性を説明するための伝播特性グラフである。 図１４は、本発明の第３の実施形態における伝送回路の回路図である。 図１５は、本発明の第４の実施形態における伝送回路の回路図である。 図１６は、本発明の第５の実施形態による伝送回路の回路図である。

符号の説明

Ｄ ドライバ
ＤＥＶ１〜ＤＥＶ１２ デバイス
ＩＣ２１〜ＩＣ２６ 集積回路
Ｎ１１〜Ｎ１３ 接続点
Ｎ５１〜Ｎ５６ 接続点
Ｎ７１〜Ｎ７３ 接続点
Ｎ９１〜Ｎ９６ 接続点
Ｒ レシーバ
ｒ 抵抗器
ｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６ 抵抗器
ｒ１２、ｒ２３、ｒ３４、ｒ４５、ｒ５６、ｒ６１ 抵抗器
Ｒ２１〜Ｒ２６ 抵抗器
ＲＴ１、ＲＴ２ 抵抗器
ＳＬ２１〜ＳＬ２６ 伝送線路
Ｔ１〜Ｔ３ 伝送線路
Ｔ１２、Ｔ２３、Ｔ３４、Ｔ４５、Ｔ５６、Ｔ６１ 伝送線路
ＶＨ 電源
ＶＴ１、ＶＴ２ 電源

Claims (12)

1. 信号を入出力する複数のデバイス同士を接続するための、１つのリング状に接続された複数の伝送線路
   を具備し、
   前記複数の伝送線路のそれぞれにおける伝播遅延時間は、全て同一の所定値であり、
   前記複数の伝送線路のそれぞれにおける伝送線路インピーダンスは、全て同一の所定値であり、
   前記複数のデバイスにおける出力インピーダンスは、前記伝送線路インピーダンスの所定値の半分以下であり、
   前記複数のデバイスに含まれる任意のデバイスから出力される信号が、前記複数のデバイスに含まれる前記任意のデバイス以外の全てに伝達される際に、前記信号の電圧における所定の閾値を同時に超える
   伝送回路。
2. 請求項１に記載の伝送回路において、
   前記１つのリング状に接続された複数の伝送線路は、３つであり、
   前記複数のデバイスに含まれる任意の２つのデバイス間において、信号が前記伝送回路を、時計回りまたは反時計回りのうちの一方の方向で伝播する際の第１の伝播遅延と、もう一方の方向で伝播する際の第２の伝播遅延との時間差は、前記複数のデバイスが出力する信号の立ち上がり時間または立ち下がり時間と同等以下である
   伝送回路。
3. 請求項１に記載の伝送回路において、
   前記リング状に接続された複数の伝送線路は、４つ以上であり、
   前記伝播遅延時間の、前記１つのリング状に接続された全ての伝送線路おける合計値は、前記所定のデバイスが出力する信号の立ち上がり時間または立ち下がり時間と同等以下である
   伝送回路。
4. 請求項１または３に記載の伝送回路において、
   前記複数の伝送線路間における同一の接続点に、前記複数のデバイスが２個以上接続されている
   伝送回路。
5. 請求項１、３、４のいずれかに記載の伝送回路において、
   抵抗値が同一の所定値である複数の抵抗器
   をさらに具備し、
   前記複数のデバイスは、前記複数の抵抗器を介して前記複数の伝送線路に接続されており、
   前記所定の抵抗値と、前記複数のデバイスの出力インピーダンスとの合計は、前記１つのリング状となる伝送回路の伝送路インピーダンスの半分と同等以下である
   伝送回路。
6. 請求項１、３、４のいずれかに記載の伝送回路において、
   抵抗値が同一の所定値である複数の抵抗器
   をさらに具備し、
   前記複数の伝送線路は、前記複数の抵抗器を介して前記１つのリング状に接続されており、
   前記所定の抵抗値は、前記伝送回路を１本の線状にして、かつ、前記所定の抵抗値を有する抵抗器で前記１本の線状の伝送回路を終端した場合に、反射を抑制出来ない程度に小さい値である
   伝送回路。
7. １つのリング状に接続された複数の伝送線路を具備する伝送回路を介して、信号を入出力する複数のデバイス同士を接続する伝送方法であって、
   （ａ）前記複数のデバイスに含まれる任意のデバイスから、前記伝送回路に、信号を供給するステップと、
   （ｂ）前記信号を、前記伝送回路を伝播するステップと、
   （ｃ）前記信号を、前記複数のデバイスに含まれる前記任意のデバイス以外の全てに供給するステップと
   を具備し、
   前記ステップ（ｃ）は、
   （ｃ−１）前記複数のデバイスに含まれる前記任意のデバイス以外の全てにおいて、前記伝達する信号の電圧における所定の閾値を同時に超えさせるステップ
   を具備する
   伝送方法。
8. 請求項７に記載の伝送方法において、
   前記１つのリング状に接続された複数の伝送線路は、３つであり、
   前記ステップ（ｂ）は、
   （ｂ−１）前記信号を、前記伝送回路の、時計回りまたは反時計回りのうちの一方の方向に、第１の伝播遅延を経て、別のデバイスまで伝播するステップと、
   （ｂ−２）前記信号を、前記伝送回路のもう一方の方向に、第２の伝播遅延を経て、前記別のデバイスまで伝播するステップと
   を具備し、
   前記第１の伝播遅延と、前記第２の伝播遅延との時間差は、前記複数のデバイスが出力する信号の立ち上がり時間または立ち下がり時間と同等以下である
   伝送方法。
9. 請求項７に記載の伝送方法において、
   前記リング状に接続された複数の伝送線路は、４つ以上であり、
   前記ステップ（ｂ）は、
   （ｂ−３）前記信号を、前記伝送回路を一周して、前記信号を出力した任意のデバイスまで伝播するステップ
   を具備し、
   前記信号が前記伝送回路を一周するのに要する伝播遅延時間は、前記所定のデバイスが出力する信号の立ち上がり時間または立ち下がり時間と同等以下である
   伝送方法。
10. 請求項７または９に記載の伝送方法において、
    前記ステップ（ｃ）は、
    （ｃ−２）前記信号を、前記複数の伝送線路間における同一の接続点に接続された２個以上のデバイスに伝播するステップ
    を具備する
    伝送方法。
11. 請求項７、９、１０のいずれかに記載の伝送方法において、
    前記ステップ（ｃ）は、
    （ｃ−３）前記信号を、前記複数の伝送線路と前記複数のデバイスとの間に接続された複数の抵抗器を介して、前記複数のデバイスまで伝播するステップ
    を具備し、
    前記複数の抵抗器の抵抗値は、全て同一の所定値であり、
    前記所定の抵抗値は、前記伝送回路を１本の線状にして、かつ、前記所定の抵抗値を有する抵抗器で前記１本の線状の伝送回路を終端した場合に、反射を抑制出来ない程度に小さい値である
    伝送方法。
12. 請求項７、９、１０のいずれかに記載の伝送方法において、
    前記ステップ（ｂ）は、
    （ｂ−４）前記信号を、前記複数の伝送線路の間に接続された複数の抵抗器を介して伝播するステップ
    を具備し、
    前記複数の抵抗器の抵抗値は、全て同一の所定値であり、
    前記所定の抵抗値は、前記伝送回路を１本の線状にして、かつ、前記所定の抵抗値を有する抵抗器で前記１本の線状の伝送回路を終端した場合に、反射を抑制出来ない程度に小さい値である
    伝送方法。

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