KR19980032071A - 신호전송 시스템 및 반도체장치 - Google Patents

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KR19980032071A
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Abstract

본 발명은 종단저항에 의한 터미네이션을 필요로 하지 않고 소진폭신호를 사용한 고속 데이터 전송 시스템을 제공하는 것을 목적으로 한다. 신호반사방지용 저항을 갖지 않는 선로를 거친 신호전송 시스템은 특성임피던스(Z0)를 갖는 선로와 약 Zo/2의 출력저항을 갖고 고준위와 저준위의 전위차가 약 1V 이하의 신호를 선로에 출력하는 회로를 포함하는 것을 특징으로 한다.

Description

신호전송 시스템 및 반도체 장치
본 발명은 일반적으로 버스를 사용한 데이터 전송시스템에 관한 것으로, 보다 상세하게는 소진폭 신호로 버스를 구동하는 데이터 전송시스템에 관한 것이다.
마이크로 프로세서의 고속화에 따라서 LSI칩간의 데이터전송에 있어서도 보다 높은 주파수를 사용한 보다 고속의 데이터전송이 요구된다. 그러나 종래 LSI의 입출력 준위인 TTL 준위나 CMOS 준위에서는 신호 주파수가 50MHz를 초과하면서부터 신호 반사의 영향이나 혼선의 영향이 크게 되어 정상적인 데이터전송이 곤란하게 된다.
이를 해결하기 위해서 GTL(Gunning Trasnceiver Logic), SSTL(Stub Series Terminated Logic), RAMBUS 등의 입출력 인터페이스가 제안되어 있다.
이러한 입출력 인터페이스에서는 종단저항을 사용하여 버스를 터미네이션(termination)함으로써 버스 종단에서의 반사를 억제하고 동시에 신호 준위를 1V 이하로 억제된 소진폭신호를 사용한다. 이것은 일반적으로 전송가능한 신호의 주파수는 신호의 진폭전압에 역비례하기 때문에 소진폭의 신호를 사용하면 보다 고속의 데이터전송이 가능하게 된다.
그러나 종래의 GTL, SSTL, RAMBUS 등의 입출력 인터페이스에서는 종단저항을 거쳐서 버스가 종단전압(VTT)에 접속되어 있기 때문에 버스상의 전압이 안정하지 않다는 문제점이 있다.
도16에 예컨대 STTL의 경우의 시스템 구성을 나타낸다. SSTL에서는 도16에 나타낸 바와 같이 출력회로(200)가 스터브(stub)저항(Rs)을 거쳐서 버스(201)에 접속되고, 버스(201)가 종단저항(RTT)을 거쳐서 종단전압(VTT)에 접속된다. 여기에서 종단전압(RTT)은 버스(201) 종단에서의 신호 반사를 억제하기 위한 것이고, 스터브저항(RS)은 스터브(버스(201)로부터의 분기 부분)(202)와 버스(201)간에서의 신호 반사를 저감하기 위한 것이다. 또한 GTL은 스터브 저항(RS)이 설치되어 있지 않은 것을 제외하고는 도16의 구성과 동일한 버스 구성이다.
도16은 SSTL의 시스템에서 예컨대 출력회로(200)의 PMOS 트랜지스터(205) 및 NMOS 트랜지스터(206)가 각각 오프 및 온으로 되고, 출력회로(200)가 저준위 신호를 출력하는 경우를 고려한다. 이때 출력회로의 전원전압(VSS)은 NMOS 트랜지스터(206)의 온저항, 스터브 저항(RS) 및 종단저항(RTT)을 거쳐서 종단전압(VTT)에 접속된다. 즉 버스(201)의 전위는 직렬접속된 저항열의 중간점의 전위로서 결정되게 된다. 이 때문에 트랜지스터의 온저항, 스터브 저항(RS) 및 종단저항(RTT)의 분균일이 버스(201)의 전위를 변동시키는 원인이 된다.
이러한 버스 전위가 트랜지스터의 온저항이나 종단저항(RTT)의 불균일로 인해 변동하는 것은 GTL 또는 RAMBUS 등의 입출력 인터페이스에 있어서도 마찬가지이다.
버스의 전위에 변동이 있는 경우, 시스템이 동작가능한 최소의 진폭으로 실제의 동작 전압을 설정할 수 없고, 어느 정도의 여유(margin)을 갖는 큰 직폭으로 시스템을 동작시킬 필요가 있다. 따라서 종래와 같이 종단저항을 사용하여 버스를 터미네이션하여 더욱 작은 진폭신호를 사용하여도, 소망의 소진폭으로 신호를 전송하는 것은 곤란하게 된다. 이것을 방지하기 위해서 예컨대 RAMBUS에서는 버스의 전위 변동을 억제하는 보상회로를 설치하나, 이 보상회로는 전체의 회로 구성을 복잡하게 하고 동시에 기술적으로 고도한 제조공정이 필요하다는 문제점이 있다.
또한 GTL, SSTL, RAMBUS등의 입출력 인터페이스에 공통하는 문제점으로서는 버스를 종단저항을 거쳐서 종단전압에 접속하기 위해서 버스의 신호 준위가 고 또는 저 중의 어느 하나일 때에 DC전류가 흘러 들어가는 것을 들 수 있다. 이 DC전류는 쓸모없는 전력소비를 초래하여 하나의 출력핀당 전력소비량은 15mW 정도로 된다. 휴대용 기기로의 적용 등에 있어서 소비력 삭감이 중요시되는 상황에서는 이러한 쓸모없는 전력소비는 바람직하지 못하다.
따라서 본 발명의 목적은 종단저항에 의한 터미네이션을 필요로 하지 않는 소진폭신호를 사용한 고속의 데이터전송 시스템을 제공하는데 있다.
도1은 본 발명의 원리에 의한 데이터전송 시스템의 구성을 나타내는 도면.
도2는 도1의 출력회로의 다른 구성예를 나타내는 도면.
도3은 출력회로의 전원전압과 구동회로의 전원전압과의 관계를 나타내는 도면.
도4는 본 발명의 원리에 의한 데이터전송 시스템에서 버스가 고리모양으로 구성된 예를 나타내는 도면.
도5는 본 발명의 데이터전송 시스템에서 신호전파 시뮬레이션의 시뮬레이션 조건을 나타내는 도면.
도6은 본 발명의 데이터전송 시스템에서 신호전파 시뮬레이션의 결과를 나타내는 도면.
도7은 본 발명의 데이터전송 시스템에서 신호전파 시뮬레이션의 결과를 나타내는 도면.
도8은 본 발명의 데이터전송 시스템에서 신호전파 시뮬레이션의 결과를 나타내는 도면.
도9는 본 발명의 데이터전송 시스템의 제1 실시예를 나타내는 도면.
도10은 본 발명의 데이터전송 시스템의 제2 실시예를 나타내는 도면.
도11은 본 발명의 데이터전송 시스템의 제3 실시예를 나타내는 도면.
도12는 본 발명의 데이터전송 시스템의 제4 실시예를 나타내는 도면.
도13은 본 발명의 데이터전송 시스템의 제1 실시예의 변형예를 나타내는 도면.
도14는 도1의 출력회로 및 구동회로의 변형례를 나타내는 도면.
도15는 도1의 출력회로의 변형례를 나타내는 도면.
도16은 종래의 데이터전송 시스템의 일례를 나타내는 도면.
*도면의 (부호의 설명)간단한 설명*
10, 10A:버스11:드라이버 디바이스
12, 12A, 12B:출력회로13, 13A, 13B, 13C:출력구동회로
14:입력회로15:코어회로
16, 16A:드라이버 트랜지스터17, 17A:드라이버 트랜지스터
20-1, 20-2, 20-3, 20-4, 20-5, 20-6, 20-7, 20-8, 20-9:리시버 디바이스
30, 30A:메모리 제어기
31-1, 31-2, 31-3, 31-4, 31-5, 31-6, 31-7, 31-8:메모리
33, 33A, 33B, 34, 35:버스40:메모리 제어기
41-1, 41-2, 41-3, 41-4, 41-5, 41-6, 41-7, 41-8:메모리 모듈
43:데이터전송 버퍼44:데이터전송용 코어회로
45:데이터전송 버퍼
51-1, 51-2, 51-3, 51-4, 51-5, 51-6, 51-7, 51-8:메모리 모듈
53:데이터전송 버퍼54:데이터전송용 코어회로
55:데이터전송 버퍼61, 63:출력회로
62, 64:코어회로200:출력회로
201:버스202:스터브
청구항 1의 발명에서는 신호반사방지용 저항을 갖지 않는 선로를 거친 신호전송 시스템은 특성임피던스(Z0)를 갖는 선로와, 약 Z0/2의 출력저항을 갖고 고준위와 저준위의 전위차가 약 1V 이하의 신호를 상기 선로로 출력하는 출력회로를 포함하는 것을 특징으로 한다.
상기 발명에서는 소진폭신호를 선로를 거쳐서 전송하고 동시에 출력회로와 선로 간에 임피던스정합이 되어 있으므로, 선로 종단에서 반사된 신호는 출력회로와 선로 간에서 더 반사되지 않고 흡수된다. 따라서 소진폭신호를 사용한 고속의 데이터전송을 실현할 수 있다.
청구항 2의 발명에서는 청구항 1 기재의 신호전송 시스템에 있어서 상기 출력회로는 제1 전위와 제1 전위보다 낮은 제2 전위를 전원전압으로 공급받고, 상기 제1 전위와 상기 제2 전위의 전위차가 약 1V 이하인 것을 특징으로 한다.
상기 발명에 있어서는 약 1V 이하의 전원전압을 사용하여 소진폭신호를 출력할 수 있다.
청구항 3의 발명에서는 청구항 2 기재의 신호전송 시스템에 있어서, 상기 고준위는 상기 제1 전위이고 상기 저준위는 상기 제2 전위인 것을 특징으로 한다.
상기 발명에 있어서는 약 1V 이하의 전원전압을 사용하여 이 전원전압의 전압차와 같은 소진폭신호를 출력할 수 있다.
청구항 4의 발명에서는 청구항 1 기재의 신호전송 시스템에 있어서, 상기 선로는 트라이 스테이트(tri state)의 버스이고 상기 출력회로의 비출력시의 출력임피던스는 무한대인 것을 특징으로 한다.
상기 발명에서는 트라이 스테이트의 버스를 거쳐서 고속의 데이터전송을 실현할 수 있다.
청구항 5의 발명에서는 청구항 1 기재의 신호전송 시스템에 있어서, 상기 출력회로는 각 게이트를 입력으로 하는 직렬로 접속된 2개의 드라이버 트랜지스터를 포함하고, 상기 2개의 드라이버 트랜지스터 간에 접속점이 상기 선로에 접속되어 상기 2개의 드라이버 트랜지스터의 하나를 온함으로써 상기 신호를 출력하는 것을 특징으로 한다.
상기 발명에서는 직렬 접속된 2개의 드라이버 트랜지스터를 사용하여 출력회로를 구성하는 것을 특징으로 한다.
청구항 6의 발명에서는 청구항 5 기재의 신호전송 시스템에 있어서, 상기 2개의 드라이버 트랜지스터의 각각의 온저항이 약 Z0/2인 것을 특징으로 한다.
상기 발명에서는 드라이버 트랜지스터의 온저항을 선로와 임피던스정합시킴으로써 신호반사의 영향을 경감할 수 있다.
청구항 7의 발명에서는 청구항 5 기재의 신호전송 시스템에 있어서, 상기 출력회로는 상기 접속점과 상기 선로 간에 삽입된 삽입저항을 더 포함하고, 상기 2개의 드라이버 트랜지스터의 임의의 하나의 온저항과 삽입저항과의 합이 약 Z0/2인 것을 특징으로 한다.
상기 발명에서는 드라이버 트랜지스터의 온저항과 삽입저항과의 합이 선로와 임피던스정합하도록 구성함으로써 드라이버 트랜지스터의 온저항을 소망의 값으로 제조하지 못하여도, 삽입저항의 값을 조정함으로써 신호반사의 영향을 경감할 수 있다.
청구항 8의 발명에서는 청구항 1 기재의 신호전송 시스템에 있어서, 상기 출력회로는 상기 신호를 출력하는 드라이버 트랜지스터를 포함하고, 드라이버 트랜지스터의 온저항이 상기 출력저항인 것을 특징으로 한다.
상기 발명에서는 드라이버 트랜지스터의 온 저항과 선로를 임피던스 정합시킴으로서 신호반사의 영향을 경감할 수 있다. 청구항9의 발명에서는 청구항8기재의 신호전송시스템에 있어서, 상기 드라이버 트랜지스터의 게이트에 제어전압을 공급하는 구동회로를 더 포함하고, 구동회로는 제어전압을 조정함으로써 상기 온저항을 제어하는 것을 특징으로 한다.
상기 발명에서는 드라이버 트랜지스터의 게이트 입력전압을 조정함으로써소망의 온저항을 실현할 수 있다.
청구항10 발명에서는 청구항 1 기재의 신호전송 시스템에 있어서, 상기 출력회로는 상기 신호를 출력하는 병렬로 접속된 복수의 드라이버 트랜지스터를 포함하고, 상기 복수의 드라이버 트랜지스터의 병렬 온저항이 상기 출력저항인 것을 특징으로 한다.
상기 발명에서는 병렬접속된 드라이버 트랜지스터의 병렬 온저항을 선로와 임피던스정합시킴으로써 신호반사의 영향을 경감할 수 있다.
청구항 11의 발명에서는 청구항 10 기재의 신호전송 시스템에 있서서, 상기 복수의 드라이버 트랜지스터의 게이트에 전압을 공급하는 구동회로를 더 포함하고, 상기 구동회로는 상기 복수의 드라이버 트랜지스터의 구동수를 조정함으로써 상기 온저항을 제어하는 것을 특징으로 한다.
상기 발명에서는 구동하는 드라이버 트랜지스터의 수를 조정함으로써 실효적으로 게이트폭을 조정하는 것이 가능하게 되어 임피던스정합을 달성할 수 있다.
청구항12의 발명에서는 청구항 2 기재의 신호전송 시스템에 있어서, 상기 출력회로를 거쳐서 상기 신호를 상기 선로로 출력하는 내부회로를 더 포함하고, 상기 내부회로에는 상기 제1 전위보다 높은 제3 전위와 상기 제2 전위보다 낮은 제4 전위가 전원전압으로서 공급하는 것을 특징으로 한다.
상기 발명에서는 내부회로는 높은 전원전압으로 구동하면서 출력회로를 소진폭신호출력용의 전원전압으로 구동함으로써, 종래의 내부회로를 사용하면서 고속의 데이터전송을 실현할 수 있다.
청구항 13의 발명에서는 청구항 12 기재의 신호전송 시스템에 있어서, 상기 제1 전위와 상기 제2 전위의 전위차는 상기 제3 전위와 상기 제4 전위의 전위차의 약 1/3 이하인 것을 특징으로 한다.
상기 발명에서는 내부회로는 높은 전원전압으로 구동하면서 출력회로를 소진폭신호출력용의 전원전압으로 구동함으로써 종래의 내부회로를 사용하면서 고속의 데이터전송을 실현할 수 있다.
청구항 14의 발명에서는 청구항 1 기재의 신호전송 시스템에 있어서, 상기 출력회로는 상기 선로의 총연장의 대략 중심에 접속되는 것을 특징으로 한다.
상기 발명에서는 출력회로가 선로의 중심점 부근에 위치되므로 선로의 양종단으로부터 반사된 신호가 출력회로에 대략 동시에 되돌아오게 되어 반사신호의 영향을 최소한으로 억제할 수 있다.
청구항 15의 발명에서는 청구항 14 기재의 신호전송 시스템에 있어서, 상기 선로에 접속된 상기 신호를 수신하는 복수의 수신회로를 더 포함하고, 상기 복수의 수신회로는 상기 출력회로의 상기 선로로의 접속점을 중심으로 하여 상기 선로상의 실질적으로 대칭하는 위치에 배치되는 것을 특징으로 한다.
상기 발명에서는 복수의 수신회로가 출력회로를 중심으로 하여 대칭으로 배치되므로 선로로부터 수신회로로의 분기점에서 반사된 신호가 대칭하는 위치에 있는 분기점으로부터 대략 동시에 출력회로로 되돌아 온다. 따라서 분기점으로부터의 반사신호의 영향을 최소한으로 억제할 수 있다.
청구항 16의 발명에서는 청구항 15 기재의 신호전송 시스템에 있어서, 상기 복수의 수신회로 및 상기 출력회로는 상기 선로상에서 실제적으로 등간격으로 배치되는 것을 특징으로 한다.
상기 발명에서는 복수의 수신회로 및 출력회로가 등간격으로 배치되므로 선로로부터 수신회로로의 분기점에서 반사된 신호가 대칭하는 위치에 있는 분기점으로부터 대략 동시에 출력회로로 되돌아 온다. 따라서 분기점으로부터의 반사신호의 영향을 최소한으로 억제할 수 있다.
청구항 17의 발명에서는 청구항 15 기재의 신호전송 시스템에 있어서, 상기 선로는 2개로 겹치고 상기 출력회로는 상기 선로의 겹친점에 접속하는 것을 특징으로 한다.
상기 발명에서는 출력회로를 구비한 장치가 물리적으로 큰 크기이어도 수신회로와의 거리를 짧게 할 수 있어 선로의 총연장을 단축할 수 있게 되어 수신단에서의 신호 왜곡을 경감할 수 있다.
청구항 18의 발명에서는 청구항 1 기재의 신호전송 시스템에 있어서, 상기 선로는 고리 모양인 것을 특징으로 한다.
상기 발명에서는 선로가 고리 모양으로 구성되어 있기 때문에 선로 종단에서의 반사가 없고 더욱이 고리를 주회하여 출력회로로 신호가 되돌오더라도, 반드시 동일한 타이밍(timing)으로 좌주회신호와 우주회신호가 되돌아 오므로 출력회로와 선로의 임피던스 정합에 의해 주회신호를 흡수할 수 있다.
청구항 19의 발명에서는 청구항 18 기재의 신호전송 시스템에 있어서, 상기 선로에 접속된 상기 신호를 수신하는 복수의 수신회로를 더 포함하고, 상기 복수의 수신회로 및 상기 출력회로는 상기 선로상에서 실질적으로 등간격으로 배치되는 것을 특징으로 한다.
상기 발명에서는 복수의 수신회로 및 출력회로가 등간격으로 배치되므로 선로로부터 수신회로로의 분기점에서 반사된 신호가 대칭하는 위치에 있는 분기점으로부터 대략 동시에 출력회로로 되돌아 온다. 따라서 분기점으로부터의 반사신호의 영향을 최소한으로 억제할 수 있다.
청구항 20의 발명에서는 신호반사방지용 저항을 갖지 않는 특성임피던스(Z0)의 선로에 신호를 출력하는 반도체 장치는 약 Z0/2의 출력저항을 갖고 고준위와 저준위의 전위차가 약 1V 이하의 신호를 상기 선로로 출력하는 출력회로와, 상기 출력회로에 상기 신호를 출력시키는 내부회로를 포함하는 것을 특징으로 한다.
상기 발명에서는 소진폭신호를 선로를 거쳐서 전송하고 동시에 출력회로와 선로 간에 임피던스정합이 되어 있으므로 선로 종단에서 반사된 신호는 출력회로와 선로 간에서 더 반사되지 않고 흡수된다. 따라서 소진폭신호를 사용한 고속의 데이터전송을 실현할 수 있다.
청구항 21의 발명에서는 청구항 20 기재의 반도체 장치에 있어서, 상기 출력회로는 제1 전위와 상기 제1 전위보다 낮은 제2 전위를 전원전압으로 공급받고, 상기 제1 전위와 상기 제2 전위의 전위차가 약 1V 이하인 것을 특징으로 한다.
상기 발명에서는 약 1V 이하의 전원전압을 사용하여 소진폭신호를 출력할 수 있다.
청구항 22의 발명에서는 청구항 21 기재의 반도체 장치에 있어서, 상기 고준위는 상기 제1 전위이고 상기 저준위는 상기 제2 전위인 것을 특징으로 한다.
상기 발명에서는 약 1V 이하의 전원전압을 사용하고 이 전원전압의 전압차와 같은 소진폭신호를 출력할 수 있다.
청구항 23의 발명에서는 청구항 20 기재의 반도체 장치에 있어서, 상기 출력회로의 비출력시의 출력임피던스는 무한대인 것을 특징으로 한다.
상기 발명에서는 트라이 스테이트의 버스를 거쳐서 고속의 데이터전송을 실현할 수 있다.
청구항 24의 발명에서는 청구항 20 기재의 반도체 장치에 있어서, 상기 출력회로는 각 게이트를 입력으로 하는 직렬로 접속된 2개의 드라이버 트랜지스터를 포함하고, 상기 2개의 드라이버 트랜지스터 간의 접속점이 상기 선로에 접속되어 상기 2개의 드라이버 트랜지스터의 하나를 온함으로써 상기 신호를 출력하는 것을 특징으로 한다.
상기 발명에서는 직렬접속된 2개의 드라이버 트랜지스터를 사용하여 출력회로를 구성할 수 있다.
청구항 25의 발명에서는 청구항 24 기재의 반도체 장치에 있어서, 상기 2개의 드라이버 트랜지스터의 각각의 온저항이 약 Z0/2인 것을 특징으로 한다.
상기 발명에서는 드라이버 트랜지스터의 온저항을 선로와 임피던스정합시킴으로써 신호반사의 영향을 경감할 수 있다.
청구항 26의 발명에서는 청구항 24 기재의 반도체 장치에 있어서, 상기 출력회로는 상기 접속점과 상기 선로 간에 삽입된 삽입저항을 더 포함하고, 상기 2개의 드라이버 트랜지스터의 임의의 하나의 온저항과 삽입저항과의 합이 약 Z0/2인 것을 특징으로 한다.
상기 발명에서는 드라이버 트랜지스터의 온저항과 삽입저항과의 합이 선로와 임피던스정합하도록 구성함으로써 드라이버 트랜지스터의 온저항을 소망의 값으로 제조하지 못하여도 삽입저항의 값을 조정함으로써 신호반사의 영향을 경감할 수 있다.
청구항 27의 발명에서는 청구항 20 기재의 반도체 장치에 있어서, 상기 출력회로는 상기 신호를 출력하는 드라이버 트랜지스터를 포함하고 상기 드라이버 트랜지스터의 온저항이 상기 출력저항인 것을 특징으로 한다.
상기 발명에서는 드라이버 트랜지스터의 온저항과 선로를 임피던스정합시킴으로써 신호반사의 영향을 경감할 수 있다.
청구항 28의 발명에서는 청구항 27 기재의 반도체 장치에 있어서, 상기 드라이버 트랜지스터의 게이트에 제어전압을 공급하는 구동회로를 더 포함하고, 상기 구동회로는 상기 제어전압을 조정함으로써 상기 온저항을 제어하는 것을 특징으로 한다.
상기 발명에서는 드라이버 트랜지스터의 게이트 입력전압을 조정함으로써 소망의 온저항을 실현할 수 있다.
청구항 29의 발명에서는 청구항 20 기재의 반도체 장치에 있어서, 상기 출력회로는 상기 신호를 출력하는 병렬로 접속된 복수의 드라이버 트랜지스터를 포함하고, 상기 복수의 드라이버 트랜지스터의 병렬 온저항이 상기 출력저항인 것을 특징으로 한다.
상기 발명에서는 병렬접속된 드라이버 트랜지스터의 병렬 온저항을 선로와 임피던스정합시킴으로써 신호반사의 영향을 경감할 수 있다.
청구항 30의 발명에서는 청구항 29 기재의 반도체 장치에 있어서, 상기 복수의 드라이버 트랜지스터의 게이트에 전압을 공급하는 구동회로를 더 포함하고, 상기 구동회로는 복수의 드라이버 트랜지스터의 구동수를 조정함으로써 상기 온저항을 제어하는 것을 특징으로 한다.
상기 발명에서는 구동하는 드라이버 트랜지스터의 수를 조정함으로써 실효적으로 게이트폭을 조정할 수 있게 되어 임피던스정합을 달성할 수 있다.
청구항 31의 발명에서는 청구항 21 기재의 반도체 장치에 있어서, 상기 내부회로에는 상기 제1 전위보다 높은 제3 전위와 상기 제2 전위보다 낮은 제4 전위가 전원전압으로서 공급되는 것을 특징으로 한다.
상기 발명에서는 내부회로는 높은 전원전압으로 구동하면서 출력회로를 소진폭신호출력용 전원전압으로 구동함으로써 종래의 내부회로를 사용하면서 고속의 데이터전송을 실현할 수 있다.
청구항 31의 발명에서는 청구항 31 기재의 반도체 장치에 있어서, 상기 제1 전위와 상기 제2 전위의 전위차는 상기 제3 전위와 상기 제4 전위의 전위차의 약 1/3 이하인 것을 특징으로 한다.
상기 발명에서는 내부회로는 높은 전원전압으로 구동하면서 출력회로를 소진폭신호출력용 전원전압으로 구동함으로써 종래의 내부회로를 사용하면서 고속의 데이터전송을 실현할 수 있다.
청구항 33의 발명에서는 신호반사방지용 저항을 갖지 않는 선로를 거친 신호전송 시스템은 특성임피던스(Z0)를 갖는 선로와, 약 Z0/2의 출력저항을 갖고 제1 전위와 상기 제1 전위보다 낮은 제2 전위 중 어느 하나의 신호를 상기 선로로 출력하는 출력회로와, 상기 제1 전위보다 높은 제3 전위와 상기 제2 전위보다 낮은 제4 전위를 전원전압으로 상기 출력회로를 거쳐서 상기 신호를 상기 선로로 출력하는 내부회로를 포함하는 것을 특징으로 한다.
상기 발명에서는 소진폭신호를 선로를 거쳐서 전송하고 동시에 출력회로와 선로 간에서 임피던스정합되어 있으므로 선로 종단에서 반사된 신호는 출력회로와 선로 간에서 더 반사되지 않고 흡수된다. 따라서 소진폭신호를 사용한 고속의 데이터전송을 실현할 수 있다.
청구항 34의 발명에서는 신호반사방지용 저항을 갖지 않는 특성임피던스(Z0)의 선로로 신호를 출력하는 반도체 장치는 약 Z0/2의 출력저항을 갖고 제1 전위와 상기 제1 전위보다 낮은 제2 전위 중 어느 하나의 신호를 상기 선로로 출력하는 출력회로와, 상기 제1 전위보다 높은 제3 전위와 상기 제2 전위보다 낮은 제4 전위를 전원전압으로 상기 출력회로를 거쳐서 상기 신호를 상기 선로로 출력하는 내부회로를 포함하는 것을 특징으로 한다.
상기 발명에서는 소진폭신호를 선로를 거쳐서 전송하고 동시에 출력회로와 선로 간에서 임피던스정합되어 있으므로 선로 종단에서 반사된 신호는 출력회로와 선로 간에서 더 반사되지 않고 흡수된다. 따라서 소진폭신호를 사용한 고속의 데이터전송을 실현할 수 있다.
(발명의 실시 형태)
이하에서는 본 발명의 원리와 실시예를 첨부 도면을 이용하여 설명한다.
도1은 본 발명의 원리에 의한 데이터전송 시스템의 일례를 나타낸 도면이다. 도1의 데이터 전송시스템은 특성임피던스(Z0)의 버스(10), 드라이버 디바이스(11) 및 버스(10)에 접속된 복수(도면에서는 4개)의 리시버(receiver) 디바이스(20-1 ~ 20-4)를 포함한다. 드라이버 디바이스(11)는 예컨대 메모리 제어기 등을 상정하면 되고, 리시버 디바이스(20-1 ~ 20-4)는 예컨대 메모리 등을 상정하면 된다.
드라이버 디바이스(11)는 출력회로(12), 출력구동회로(13), 입력회로(14) 및 코어회로(내부회로)(15)를 포함한다. 코어회로(15)는 예컨대 메모리 제어기이라면 메모리 제어용 회로이다. 출력회로(12)는 드라이버 트랜지스터(16, 17)를 포함한다. 출력회로(12)의 드라이버 트랜지스터는 도1에 나타낸 바와 같이 NMOS와 NMOS의 쌍이어도 좋지만 PMOS와 NMOS의 쌍 또는 PMOS와 PMOS의 쌍이어도 좋다. 단, 출력회로(12)의 드라이버 트랜지스터(16, 17)는 각각 RON의 온저항(출력저항)을 갖는다. 또는 출력회로(12)를 구동하는 전원전압(VDDQ, VSSQ)은 약 1V 이하의 전위차를 갖는다. 따라서 출력회로(12)가 송출하는 신호는 진폭이 약 1V 이하의 소진폭신호이고, 버스(10)를 거쳐서 고속의 데이터전송이 가능하게 된다.
여기에서 드라이버 트랜지스터(16, 17)의 온저항(RON)은 RON≒ Z0/2이도록 설정한다. 이와 같이 온저항(RON)을 설정하면 드라이버 디바이스(11)로부터 버스(10)로 송출되는 신호의 노드(N0)에 있어서의 반사를 방지할 수 있다. 왜냐하면 버스(10)의 특성임피던스는 Z0이므로 드라이버 디바이스(11)로부터 본 경우에 노드(N0)의 양방향으로 뻗은 버스(10)의 특성임피던스는 Zo/2로 되어 드라이버 디바이스(11)와 버스(10) 간에서 임피던스정합이 되기 때문이다.
더욱이 온저항(RON)은 약 Z0/2이면 좋지만 그 취할 수 있는 범위는 비교적 넓어서 약 Z0/4로부터 Z0의 범위내이면 소망의 반사방지 효율을 얻을 수 있다.
도1의 데이터전송 시스템에서는 드라이버 디바이스(11)는 버스(10)의 총연장의 중심점 부근에 배치되는 것이 좋다. 이 경우 드라이버 디바이스(11)가 버스(10)로 신호를 송출하면 버스(10)의 종단(T1, T2)에서 반사된 신호가 대략 동시에 노드(N0)로 되돌아온다. 따라서 실효적으로 특성임피던스(Z0/2)의 선로로부터 저항(RON)의 선로로 신호가 전파하게 되어 임피던스정합함으로써 노드(N0)에 있어서의 반사가 억제된다. 이 경우 종단(T1, T2)에서 반사된 신호는 노드(N0)의 점에서 흡수되어 소멸하게 된다.
드라이버 디바이스(11)의 위치가 버스(10)의 총연장의 중간점으로부터 멀어짐에 따라, 버스(10)의 종단(T1, T2)에서 반사된 신호가 노드(N0)에 도달하는 시간에 차가 생기게 된다. 여기에서 전혀 다른 타이밍으로 양반사신호가 노드(N0)에 도달하게 된다. 이 경우 예컨대 종단(T1)에서 반사된 신호에 있어서는 노드(N0)는 드라이버 디바이스(11)로의 선로와 도면 우측에 뻗은 버스(10)의 분기점으로 된다. 즉 저항(RON)의 선로와 특성임피던스(Z0)의 선로가 먼저 뻗는 분기점으로 도달함으로써, 이 반사신호에 대하여는 임피던스정합이 되지 않게 된다. 따라서 드라이버 디바이스(11)의 위치가 버스(10)의 총연장의 중간점으로부터 멀어짐에 따라 종단(T1, T2)에서 반사된 신호가 더욱 노드(N0)에서 반사되는 비율이 커진다.
또한 도1의 데이터전송 시스템에서는 드라이버 디바이스(10)로의 분기점에서의 노드(N0)를 중심으로 하여 각 리시버 디바이스(20-1 ~ 20-4)로의 분기점인 노드(N1 ~ N4)가 대칭적으로 배치되어 있는 것이 좋다. 이는 노드(N1~N4)에서도 신호의 반사가 일어나기 때문이다. 노드(N1 ~ N4)가 노드(N0)를 중심으로 하여 대칭적으로 배치되어 있으면, 노드(N2, N3)에서의 반사신호는 동시에 노드(N0)에 도달하고 또한 노드(N1 ~ N4)에서의 반사신호도 동시에 노드(N0)에 도달하게 된다. 따라서 노드(N1~N4)에서 신호가 반사되어도 임피던스정합에 의해 노드(N0)에서의 반사가 더욱 억제된다. 그 결과 노드(N1~N4)로부터의 반사신호는 노드(N0)에서 흡수된다.
출력구동회로(13)는 코어회로(15)로부터의 신호에 의거하여 출력회로(12)의 드라이버 트랜지스터(16, 17)의 게이트입력에 제어전압을 공급하고 출력회로(12)로 신호를 출력시킨다. 도1에 나타낸 바와 같이 드라이버 트랜지스터(16, 17)가 모두 NMOS 트랜지스터인 경우, NMOS 트랜지스터(16, 17)의 게이트입력은 신호출력시에 하나가 고준위이고 다른 하나는 저준위인 상보신호이다. 출력구동회로(13)는 예컨대 인버터(inverter)를 사용하여 코어회로(15)로부터의 신호의 반사신호를 만들고 코어회로(15)로부터의 신호와 그 반전신호를 출력회로(12)에 공급하는 것이 좋다. 이 출력구동회로(13)의 구성에 대해서는 용이한 공지기술의 범위내이므로 설명을 생략한다. 더욱이 트랜지스터의 신호전송에 있어서 출력임피던스를 무한대로 할 때에는 NMOS 트랜지스터(16, 17)의 게이트입력은 모두 저준위로 설정한다.
드라이버 디바이스(11)의 입력회로(14)는 참조기준전압(VREF)과 입력신호를 비교하여 증폭하는 입력회로(14)에 의해 입력신호를 검출하여 그것을 코어회로(15)에 공급한다. 입력회로(14)는 일반적인 차동형 증폭회로를 사용하면 좋고 공지기술의 범위내이므로 설명을 생략한다.
도1의 출력구동회로(13) 및 코어회로(15)는 신호출력용 전원전압(VDDQ, VSSQ)과는 별개의 내부전원전압(VDD, VSS)을 사용하여 구동하여도 좋다. 즉 본 발명에서는 출력신호만을 소진폭신호로 하지만 내부회로에서는 종래와 같은 전원전압 준위로 구동할 수 있다. 또한 출력전원전압(VDDQ, VSSQ)보다도 전압차가 큰 내부전원전압(VDD, VSS)을 사용하면 드라이버 트랜지스터(16, 17)의 온저항(RON)을 조정하기 쉽다는 이점이 있다.
일반적으로 버스(10)의 특성임피던스는 25 Ω 정도이므로 온저항(RON)은 12.5 Ω 정도로 설정할 필요가 있다. 온저항(RON)을 조정하기 위해서는 게이트입력에 인가되는 전압을 조정하지만 드라이버 트랜지스터(16, 17)의 게이트폭을 조정할 수도 있다. 가령 게이트입력전압을 출력전원전압(VDDQ, VSSQ)이라고 하면 요구되는 온저항(RON)을 실현하기 위해서는 드라이버 트랜지스터(16, 17)의 게이트폭을 매우 크게 제조할 필요성이 있고 칩내의 면적 등을 고려하면 좋지 않다. 그러나 게이트입력전압으로 보다 전위차가 큰 내부전원전압(VDD, VSS)을 사용하면 드라이버 트랜지스터(16, 17)의 온저항(RON)을 작게 할 수 있다.
예컨대 내부전원전압(VDD, VSS)이 (3V, 0V)이라면 출력전원전압(VDDQ, VSSQ)은 (1V, 0V)로 한다. 이 때 출력신호를 저준위로 하기 위해서는 NMOS 트랜지스터(16)의 게이트입력에 0V가 인가되고, NMOS 트랜지스터(17)의 게이트입력에는 3V가 인가된다. 따라서 NMOS 트랜지스터(17)의 게이트ㆍ소스 간의 전압은 3V로 되고, 충분히 낮은 온저항(RON)을 제공할 수 있다. 가령 NMOS 트랜지스터(17)의 게이트입력을 1V로 하면 상술한 바와 같이 게이트폭이 넓은 NMOS 트랜지스터(17)를 사용할 필요성이 생기므로 좋지 않다. 또한 출력신호를 고준위로 할 경우에도 마찬가지이다.
도2a 및 도2b는 각각 드라이버 트랜지스터(16, 17)로서 PMOS 및 NMOS를 사용한 경우 및 PMOS 및 PMOS를 사용한 경우를 나타낸 도면이다. 도2a와 같이 드라이버 트랜지스터(16, 17)로서 PMOS 및 NMOS를 사용한 경우에는 출력구동회로(13A)는 상보신호가 아니고 동일한 신호를 드라이버 트랜지스터(16, 17)의 게이트입력으로서 신호출력시에 공급하게 된다. 또한 도2b와 같이 드라이버 트랜지스터(16, 17)로서 PMOS 및 PMOS를 사용한 경우에는 출력구동회로(13B)는 도1의 경우와 역상의 상보신호를 드라이버 트랜지스터(16, 17)의 게이트입력으로서 신호출력시에 공급하게 된다.
도3은 드라이버 트랜지스터(16, 17)로서 NMOS 및 NMOS를 사용한 경우, PMOS 및 NMOS를 사용한 경우 및 PMOS 및 PMOS를 사용한 경우의 출력전원전압(VDDQ, VSSQ)과 내부전원전압(VDD, VSS)의 관계를 나타내는 도면이다.
NMOS 및 NMOS를 사용한 경우에는 전술한 설명으로부터 알 수 있듯이, 온저항(RON)을 작게 설정하기 때문에 출력전원전압(VDDQ, VSSQ)보다도 가능한한 높은 전압을 드라이버 트랜지스터(16, 17)를 도통하기 위한 게이트입력으로서 인가할 필요가 있다. 따라서 도3에 나타낸 바와 같이 출력전원전압(VDDQ, VSSQ)의 범위는 내부전원전압(VDD, VSS)의 범위중에서 가능한한 낮은 전위쪽으로 설정하는 것이 바람직하다. 예컨대 내부전원전압(VDD, VSS)이 (3V, 0V)의 경우에는 출력전원전압(VDDQ, VSSQ)은 가능한한 0V에 가까운 전위인 예컨대 (1V, 0V)정도로 설정하는 것이 바람직하다.
PMOS 및 NMOS를 사용한 경우에는 온저항(RON)을 적게 설정하기 때문에 출력전원전압(VDDQ, VSSQ)보다 가능한한 높은 전압을 NMOS를 도통시키기 위한 게이트입력으로서 인가하고, 또 출력전원전압(VDDQ, VSSQ)보다도 가능한한 낮은 전압을 PMOS를 도통시키기 위한 입력으로서 인가할 필요가 있다. 따라서 도3에 나타낸 바와 같이 출력전원전압(VDDQ, VSSQ)의 범위는 내부전원전압(VDD, VSS)의 범위 중에서 중간점 부근의 전위로 설정하는 것이 바람직하다. 예컨대 내부전원전압(VDD, VSS)이 (3V, 0V)인 경우 출력전원전압(VDDQ, VSSQ)은 예컨대 (2V, 1V) 정도로 설정하는 것이 바람직하다.
PMOS 및 PMOS를 사용한 경우에는 온저항(RON)을 적게 설정하기 때문에 출력전원전압(VDDQ, VSSQ)보다도 가능한한 낮은 전압을 드라이버 트랜지스터(16, 17)를 도통하기 위한 게이트입력으로서 인가할 필요가 있다. 따라서 도3에 나타낸 바와 같이 출력전원전압(VDDQ, VSSQ)의 범위는 내부전원전압(VDD, VSS)의 범위 중에서 가능한한 높은 전위쪽으로 설정하는 것이 바람직하다. 예컨대 내부전원전압(VDD, VSS)이 (3V, 0V)인 경우에는 출력전원전압(VDDQ, VSSQ)은 가능한한 3V에 가까운 전위인 예컨대 (3V, 2V)정도로 설정하는 것이 바람직하다.
충분히 낮은 온저항(RON)을 실현하기 위해서는 드라이버 트랜지스터(16, 17)의 어떠한 조합에 있어서도 출력전원전압(VDDQ, VSSQ)의 범위는 내부전원전압(VDD, VSS) 범위의 약 1/3 이하인 것이 바람직하다. 또 적절한 값으로 온저항(RON)을 조정하기 위해서 출력구동회로(13, 13A 또는 13B)는 내부전원전압(VDD, VSS)를 기초로 하여 드라이버 트랜지스터(16, 17)에 게이트전압을 공급할 때에, 이 게이트전압을 조정할 수 있게 하는 것이 바람직하다.
도1에서는 상술한 바와 같이 드라이버 디바이스(11)는 버스(10)의 총연장의 중간점 부근에 배치되는 것이 바람직하다. 그러나 버스(10)에 접속된 리시버 디바이스(20-1 ~ 20-4)도 상황에 따라서는 신호를 출력하는 드라이버 디바이스로서 동작함으로, 이와 같은 제한은 바람직하지 못하다. 따라서 이 제한을 없게 하는 구성으로서 버스(10)을 고리형상으로 하는 것을 생각할 수 있다.
도4는 버스를 고리형상으로 한 경우의 본 발명의 원리에 의한 데이터전송 시스템의 일례를 나타낸 도면이다. 도4에서는 특성임피던스(Z0)를 갖는 버스(10A)가 고리형상으로 구성되며, 이 버스(10A)에 드라이버 디바이스(11) 및 리시버 디바이스(20-1 ~ 20-9)가 접속되어 있다. 또 버스(10A)로부터 드라이버 디바이스(11) 및 리시버 디바이스(20-1 ~ 20-9)로의 분기점인 노드(N)는 각 노드간의 거리(1)가 같도록 배치한다.
이와 같이 버스(10A)가 고리형상으로 구성되어 있으므로 버스 종단에서의 신호의 반사는 존재하지 않는다. 그러나 드라이버 디바이스(11)로부터 송출된 신호는 버스(10A)에 들어간 시점에서 2방향으로 나누어서 전파하고, 버스(10A)를 우회로 일주하여 드라이버 디바이스(11)에 복귀함과 동시에 버스를 좌회로 일주하여 드라이버 디바이스(11)에 복귀한다. 이 우회로 복귀하는 신호와 좌회로 복귀하는 신호는 드라이버 디바이스(11)의 노드(N)에 동시에 도달함으로 도1의 경우와 마찬가지로 임피던스정합에 의해 반사가 억제되어 흡수된다.
버스(10A)가 고리형상으로 구성되어 있으므로 드라이버 디바이스(11)가 버스(10A)상의 어떠한 위치에 배치되어도 복귀한 신호는 임피던스정합에 의해 무반사 흡수된다.
또한 노드(N)가 등간격으로 배치되어 있으므로 드라이버 디바이스(11)가 버스(10A)상의 어떠한 위치에 배치되어도 임의의 노드(N)에서 반사된 신호는 버스(10A)상의 역방향에 있는 대응하는 위치의 노드(N)으로부터의 반사신호와 드라이버 디바이스(11)의 노드(N)에 동시에 도달한다. 따라서 각 노드(N)에서 반사된 신호는 임피던스정합에 의해 무반사 흡수된다.
도5 ~ 도8은 일정 주기로 고준위와 저준위를 반복하는 신호를 출력한 시뮬레이션에서의 시뮬레이션 조건 및 시뮬레이션 결과를 나타낸다.
도5a는 버스 총연장의 중심에 위치한 드라이버로부터 리시버가 등간격으로 배치된 버스에 신호를 출력한 경우의 시뮬레이션 조건을 나타낸다. 출력신호는 5 ns 주기로 고준위와 저준위를 반복하는 200 MHz의 신호이며, 8개의 리시버가 10mm 간격으로 배치된 5mm 길이의 스터브에 접속된다. 신호파형관측점은 스터브 종단인 S1 ~ S5이다. 이 경우의 각 관측점에서의 시뮬레이션 파형을 도6에 나타낸다.
도5b는 버스 총연장의 중심에 위치한 드라이버로부터 리시버가 임의 간격으로 배치된 버스에 신호를 출력한 경우의 시뮬레이션 조건을 나타낸다. 출력신호는 5ns 주기로 고준위와 저준위를 반복하는 200 MHz의 신호이고 8개의 리시버가 임의 간격으로 배치된 5mm 길이의 스터브에 접속된다. 신호파형관측점은 스터브 종단에 있는 S1~S9이다. 이 경우의 각 관측점에서의 시뮬레이션 파형을 도7에 나타낸다.
도5(c)는 버스 종단에 위치한 드라이버로부터 리시버가 등간격으로 배치된 버스에 신호를 출력한 경우의 시뮬레이션 조건을 나타낸다. 출력신호는 5 ns 주기로 고준위와 저준위가 반복하는 200 MHz 의 신호이고 8개의 리시버가 10 mm 간격으로 배치된 5 mm 길이의 스터브에 접속된다. 신호파형관측점은 스터브 종단에 있는 S1~S4이다. 이 경우의 관측점에서의 시뮬레이션 파형을 도8에 나타낸다.
도6 및 도7을 비교하면 알 수 있듯이 리시버의 스터브 간격이 일정한 경우가 임의 간격의 경우보다도 파형의 왜곡이 작은 것을 알 수 있다. 특히 도7에 나타낸 바와 같이 임의 간격의 경우에는 파형의 최대 전압 및 최소 전압에 큰 변동이 나타난다.
또한 도6 및 도8을 비교하면 알 수 있듯이 드라이버 위치가 버스 총연장의 중심점인 경우가 버스 종단에 위치된 경우보다도 파형의 왜곡이 작은 것을 알 수 있다.
이상의 시뮬레이션 결과로부터도 본 발명에서는 버스(10)의 총연장의 중심점 부근에 드라이버 디바이스(11)를 위치시키는 것 및 버스(10)상의 노드(N1 ~ N4)를 드라이버 디바이스(11)에 대하여 대칭으로 배치(등간격은 대칭 배치의 특별한 경우이다)하는 것이 버스(10)의 종단 및 노드(N1 ~ N4)에서의 신호반사의 영향을 억제하는데 있어서 효과적인 것을 알 수 있다. 더욱이 버스를 도4의 버스(10A)와 같이 고리모양의 구성으로 하면 신호파형에 왜곡이 작은 도6과 동일한 결과를 얻을 수 있다.
이하 본 발명의 실시예를 첨부한 도면을 이용하여 설명한다.
도9는 본 발명에 의한 데이터전송 시스템의 제1 실시예를 나타낸다. 도9의 데이터전송 시스템은 메모리 제어기(30), 복수의 메모리(31-1 ~ 31-8), 버스(33)를 포함한다. 메모리 제어기(30)는 입출력회로(61) 및 코어회로(62)를 포함한다. 또한 메모리(31-1 ~ 31-8)의 각각은 입출력회로(63) 및 코어회로(64)를 포함한다. 메모리 제어기(30)의 입출력회로(61) 및 메모리(31-1 ~ 31-8)의 입출력회로(63)는 도1 또는 도2a 또는 도2b에 나타낸 바와 같은 출력회로를 포함하고 출력회로의 드라이버 트랜지스터의 온저항은 버스(33)와 임피던스 정합되어 있다.
버스(33)상에서 메모리(31-1 ~ 31-4)는 1 cm 간격으로 배치되고 또한 메모리(31-5 ~ 31-8)도 1 cm 간격으로 배치된다. 메모리 제어기(30) 및 메모리(31-4)의 버스(33)상의 간격은 4 cm 이고, 또한 메모리 제어기(30) 및 메모리(31-5)의 버스(33)상의 간격은 4 cm 이다. 이것은 메모리 제어기(30)의 물리적 크기가 메모리(31-1 ~ 31-8)와 비교하면 크기 때문에 메모리 제어기(30)와 메모리(31-4) 또는 메모리(31-5)의 간격을 메모리 간의 각격 1 cm 와 같은 정도로는 되지 않기 때문이다.
도9에서는 메모리 제어기(30)은 버스(33)의 총연장의 중심점에 배치되고, 각 메모리(31-1 ~ 31-8)가 등간격으로 버스(33)에 접속되어 있다. 따라서 메모리 제어기(30)로부터 신호를 출력한 경우에 버스(33)의 종단에서의 신호반사 및 각 메모리로의 분기점에서의 신호반사의 영향이 최소로 억제된다.
도10은 본 발명에 의한 데이터전송 시스템의 제2 실시예를 나타낸다. 도10에 서 도9와 동일 구성요소는 동일 부호를 붙이고, 그 설명은 생략한다.
도10의 데이터전송 시스템은 메모리 제어기(40), 복수의 메모리(31-1 ~ 31-8), 고리모양의 버스(34, 35)를 포함한다. 메모리 제어기(40)는 입출력회로(61) 및 코어회로(62)의 쌍을 포함한다.
버스(34)상에서 메모리(31-1 ~ 31-4)는 1 cm 간격으로 배치되고 또한 버스(35)상에서는 메모리(31-5 ~ 31-8)가 1 cm 간격으로 배치된다. 버스(34)의 겹친점 부근을 메모리 제어기(40)에 접속하도록 배치하면, 메모리 제어기(40)의 물리적인 크기가 커져도 도10에 나타낸 바와 같이 버스(34)상의 메모리(31-1 ~ 31-4)는 1cm의 등간격으로 배치할 수 있다. 마찬가지로 버스(35)의 겹친점 부근을 메모리 제어기(40)에 접속하도록 배치하면 버스(35)상의 메모리(31-5 ~ 31-8)은 1 cm 의 등간격으로 배치할 수 있다.
또한 도10과 같이 버스를 버스(34, 35)의 2개의 고리로 분할하여 데이터전송 시스템을 구성하면 메모리(31-1 ~ 31-8)에서 수신되는 신호의 왜곡(수신 타이밍의 어긋남)을 작게할 수 있다. 가령 분할하지 않고 긴 버스 고리를 구성하면 메모리 제어기(40)로부터 출력된 신호가 버스를 좌회하여 메모리에 도달하는 시간과 버스를 우회하여 메모리에 도달하는 시간에 큰 차가 생겨, 수신파형의 왜곡이 커진다. 도10과 같이 버스(34, 35)를 각 고리로 분할하면 그 수신신호의 시간차가 작아지고 왜곡을 작게 할 수 있다.
이상과 같이 도10에서는 버스(34, 35)는 고리로 구성되고, 각 메모리(31-1 ~ 31-8)가 등간격으로 버스(34, 35)상에 접속되어 있다. 따라서 메모리 제어기(40)로부터 신호를 출력한 경우에 신호반사의 영향이 최소한으로 억제된다.
도11은 본 발명에 의한 데이터전송 시스템의 제3 실시예를 나타낸다. 도11에 있어서 도10과 동일한 구성요소는 동일한 부호를 붙이고, 그 설명은 생략한다. 도11의 데이터전송 시스템은 도10의 데이터전송에서 메모리(31-1~31-8)가 메모리 모듈(41-1~ 41-8)로 치환된 것을 제외하고는 동일하다.
메모리 모듈(41-1 ~ 41-8)는 n 개의 메모리(42-1 ~ 42-n)과, 데이터전송 버퍼(43)와, 데이터전송용 코어회로(44)와, 데이터전송 버퍼(45)와 내부버스(46)를 포함한다. 버스(34) 또는 버스(35)와 메모리(42-1 ~ 42-n) 간의 데이터전송은 데이터전송 버퍼(43), 데이터전송용 코어회로(44), 데이터전송 버퍼(45) 및 내부버스(46)을 거쳐서 행해진다. 메모리 모듈(41-1 ~ 41-8)은 데이터전송 버퍼(45)가 도1 또는 도2에 나타낸 바와 같은 출력회로를 포함하는 이외는 상업적으로 입수가능한 것과 동일함으로 그 상세한 설명은 생략한다.
도11에 나타낸 바와 같이 본 발명에 의한 데이터전송 시스템은 메모리 모듈(41-1 ~ 41-8)등을 이용한 모듈 구성에도 적용가능하며, 계층적인 메모리 시스템의 일부로서 사용할 수 있다.
도12는 본 발명에 의한 데이터전송 시스템의 제4 실시예를 나타낸다. 도12에 있어서 도11과 동일한 구성요소는 동일한 부호를 붙이고, 그 설명은 생략한다. 도12의 데이터전송 시스템은 도11의 데이터전송 시스템에서 메모리 모듈(41-1 ~ 41-8)이 메모리 모듈(51-1 ~ 51-8)로 치환된 것을 제외하고는 동일하다.
메모리 모듈(51-1 ~ 51-8)은 n 개의 메모리(52-1 ~ 52-n)와, 데이터전송 버퍼(53)와, 데이터전송용 코어회로(54)와, 데이터전송 버퍼(55)와, 고리모양의 내부버스(56)를 포함한다. 버스(34) 또는 버스(35)와 메모리(52-1 ~ 52-n) 간의 데이터전송은 데이터전송 버퍼(53), 데이터전송용 코어회로(54), 데이터전송 버퍼(55) 및 내부버스(56)을 거쳐서 행해진다. 메모리 모듈(51-1 ~ 51-8)은 내부버스 구성조를 고리모양으로하고, 데이터전송 버퍼(53, 55)에 본 발명의 출력회로를 사용한 것 이외에는 상업적으로 입수가능한 것과 동일하다. 따라서 그 상세한 설명은 생략한다.
도12에 나타낸 바와 같이 본 발명에 의한 고리모양의 버스 구조를 구비한 데이터전송 시스템은 메모리 모듈(51-1~51-8)의 내부버스(56)에도 적용가능하다. 이것에 의해 본 발명에 의한 데이터전송 시스템을 전면적으로 이용한 계층적인 메모리 시스템을 구축할 수 있다.
도13a 및 b는 도9에 나타낸 제1 실시예의 변형례를 나타낸다. 전술한 바와 같이 도9의 제1 실시예에서는 메모리 제어기(30)의 물리적인 크기가 크기 때문에 메모리 제어기(30)에 가장 가까운 메모리(31-4, 31-5)와 메모리 제어기(30)의 버스(33)상의 거리를 비교적 크게(4cm)해야만 했다.
도13a에서는 버스(33)를 2개로 겹쳐 겹친점에 메모리 제어기(30)을 접속하도록 구성한다. 이와 같은 구성으로 하면 메모리 제어기(30)의 물리적 크기에 영향을 받지 않고 각 메모리(31-1 ~ 31-8)의 간격을 예컨대 1cm 로 할 수 있다.
또한 도13b에서는 버스(33)를 2개의 버스(33A, 33B)로 분할하고 더욱이 버스(33A, 33B)의 각각을 2개로 겹쳐 겹친점에 2개의 입출력단자를 갖는 메모리 제어기(30A)를 접속하도록 구성한다. 이와 같은 구성으로 하면 메모리 제어기(30)의 물리적 크기에 영향을 받지 않고 각 메모리(31-1 ~ 31-8)의 간격을 예컨대 1 cm 로 할 수 있다. 더욱이 버스(33)를 버스(33A, 33B)로 분할하여 각 버스 길이를 짧게 하였으므로, 버스 종단으로부터의 반사신호의 영향에 의한 수신단의 왜곡을 작게할 수 있다. 이것은 도10의 제2 실시예에서 고리모양의 버스를 분할함으로써 왜곡을 적게 한 것과 동일한 효과이다. 즉 버스의 형상이 선형이든 고리모양이든 버스를 분할하여 길이를 짧게 하면 수신단에서의 왜곡을 경감할 수 있어서 바람직하다.
도14는 도1에 나타낸 출력회로(12) 및 출력구동회로(13)의 변형례를 나타낸다. 도1의 출력구동회로(13)는 드라이버 트랜지스터(16, 17)의 게이트입력에 적당한 전압의 신호를 공급함으로써 소정의 온저항(RON)을 실현하는 것이지만, 도14의 구성에 있어서는 병렬접속된 드라이버 트랜지스터의 구동수를 제어함으로써 소망의 온저항(RON)을 실현한다.
도14에 나타낸 바와 같이 출력회로(12A)는 NMOS 트랜지스터인 드라이버 트랜지스터(16-1, 17-1, 16-2, 17-2, ㆍㆍㆍ, 16-n, 17-n)를 포함한다. 드라이버 트랜지스터(16-1) 및 드라이버 트랜지스터(17-1)의 쌍, 드라이버 트랜지스터(16-2) 및 드라이버 트랜지스터(17-2)의 쌍,ㆍㆍㆍ, 드라이버 트랜지스터(16-n) 및 드라이버 트랜지스터(17-n)의 쌍은 출력이 병렬접속된다. 각 드라이버 트랜지스터의 게이트입력에는 출력구동회로(13C)로부터의 신호가 공급된다.
출력구동회로(13C)는 코어회로로부터의 신호를 수신하고 이것에 응하여 출력회로(12A)에 출력신호를 출력시킨다. 또한 출력구동회로(13C)는 제어신호를 수신하고 이것에 응하여 구동하는 드라이버 트랜지스터의 수를 조정한다. 즉 출력회로(12A)의 온저항을 작게하고자 하면 구동하는 드라이버 트랜지스터의 수를 증가하고, 출력회로(12A)의 온저항을 크게하고자 하면 구동하는 드라이버 트랜지스터의 수를 줄인다. 이와 같이 병렬접속한 드라이버 트랜지스터의 구동수를 조정함으로써 실효적으로 드라이버 트랜지스터의 게이트폭을 조정하는 것이 가능하게 되어 바람직한 온저항치를 실현할 수 있다.
출력구동회로(13C)는 엔드회로(AND circuit), 오아회로(OR circuit) 및 인버터 등을 사용하여 코어회로로부터의 신호와 제어신호의 논리연산을 행하고, 구동하는 드라이버 트랜지스터에 게이트입력을 공급하면 좋다. 이것은 공지 기술의 범위이고 단순한 논리회로로 실현가능하므로 출력구동회로(13C)의 상세한 회로구성에 대해서는 생략한다.
도15는 도1의 출력회로(12)의 변형례를 나타낸다. 도1의 출력회로(12)에 있어서는 드라이버 트랜지스터(16, 17)가 Z0/2로 대략 같은 온저항(RON)을 갖도록 하였지만, 출력부분에 저항을 삽입하여 임피던스정합을 실현하여도 좋다.
도15의 출력회로(12B)는 드라이버 트랜지스터(16A, 17A)와 출력부분에 삽입된 저항(RINSERT)을 포함한다. 드라이버 트랜지스터(16A, 17A)는 온저항(RON-)을 갖는다. 여기에서 (RINSERT+ RON-)가 약 Z0/2이 되도록 저항(RINSERT)의 저항치가 선택된다. 이와 같은 구성하여도 도1의 구성과 같이 출력회로(12B)와 버스(10)간에서 임피던스정합이 되어 있으므로 출력회로(12B)와 버스(10) 간에서의 신호반사를 억제할 수 있다.
이와같은 임피던스정합용 저항을 삽입함은 도1의 구성뿐만 아니라 전술한 모든 구성예에 적용가능함은 말할 필요가 없다.
본 발명을 특정예에 의거하여 설명하였지만 그것의 예에 한정되는 것은 아니고 특허청구의 범위내에서 다양한 변경 및 수정을 행할 수 있다.
청구항 1의 발명에서는 소진폭신호를 선로를 거쳐서 전송하고 동시에 출력회로와 선로 간에서 임피던스정합이 되어 있으므로, 선로 종단에서 반사된 신호는 출력회로와 선로 간에서 더 반사되지 않고 흡수된다. 따라서 소진폭신호를 사용하여 고속의 데이터전송을 실현할 수 있다.
청구항 2의 발명에서는 약 1V 이하의 전원전압을 사용하여 소진폭신호를 출력할 수 있다.
청구항 3의 발명에서는 약 1V 이하의 전원전압을 사용하여 그 전원전압의 전압차와 같은 소진폭신호를 출력할 수 있다.
청구항 4의 발명에서는 트라이 스테이트의 버스를 거쳐서 고속의 데이터전송을 실현할 수 있다.
청구항 5의 발명에서는 직렬 접속된 2개의 드라이버 트랜지스터를 사용하여 출력회로를 구성할 수 있다.
청구항 6의 발명에서는 드라이버 트랜지스터의 온저항을 선로와 임피던스정합시킴으로써 신호반사의 영향을 경감할 수 있다.
청구항 7의 발명에서는 드라이버 트랜지스터의 온저항과 삽입저항의 합이 선로와 임피던스정합하도록 구성함으로써 드라이버 트랜지스터의 온저항을 소망의 값으로 제조하지 않아도 삽입저항의 값을 조정함으로써 신호반사의 영향을 경감할 수 있다.
청구항 8의 발명에서는 드라이버 트랜지스터의 온저항과 선로를 임피던스정합시킴으로써 신호반사의 영향을 경감할 수 있다.
청구항 9의 발명에서는 드라이버 트랜지스터의 게이트입력 전압을 조정함으로써 소망의 온저항을 실현할 수 있다.
청구항 10의 발명에서는 병렬접속된 드라이버 트랜지스터의 병렬 온저항을 선로와 임피던스정합시킴으로써 신호반사의 영향을 경함할 수 있다.
청구항 11의 발명에서는 구동하는 드라이버 트랜지스터의 수를 조정함으로써 실효적으로 게이트폭을 조정하는 것이 가능하게 되어, 임피던스정합을 달성할 수 있다.
청구항 12의 발명에서는 내부회로는 높은 전원전압으로 구동하면서 출력회로를 소진폭신호출력용의 전원전압으로 구동함으로써 종래의 내부회로를 사용하면서 고속의 데이터전송을 실현할 수 있다.
청구항 13의 발명에서는 내부회로는 높은 전원전압으로 구동하면서 출력회로를 소진폭신호출력용의 전원전압으로 구동함으로써 종래의 내부회로를 사용하면서 고속의 데이터전송을 실현할 수 있다.
청구항 14의 발명에서는 출력회로가 선로의 중심점 부근에 위치하므로 선로의 양종단으로부터 반사된 신호가 출력회로에 대략 동시에 되돌아오게 되어 반사신호의 영향을 최소한으로 억제할 수 있다.
청구항 15의 발명에서는 복수의 수신회로가 출력회로를 중심으로 대칭으로 배치되어 있으므로 선로로부터 수신회로로의 분기점에서 반사된 신호가 대칭 위치에 있는 분기점으로부터 대략 동시에 출력회로로 되돌아 온다. 따라서 분기점으로부터의 반사신호의 영향을 최소한으로 억제할 수 있다.
청구항 16의 발명에서는 복수의 수신회로 및 출력회로가 등간격으로 배치되므로 선로로부터 수신회로로의 분기점에서 반사된 신호가 대칭 위치에 있는 분기점으로부터 대략 동시에 출력회로로 되돌아 온다. 따라서 분기점으로부터 반사신호의 영향을 최소한으로 억제할 수 있다.
청구항 17의 발명에서는 출력회로를 구비한 장치가 물리적으로 큰 크기라 하더라도 수신회로와의 거리를 짧게 할 수 있으므로 선로의 총연장을 짧게 하는 것이 가능하여 수신단에서의 신호 왜곡을 경감할 수 있다.
청구항 18의 발명에서는 선로가 고리모양으로 구성되어 있기 때문에 선로 종단에서의 반사가 없고 더욱이 고리를 주회하여 출력회로로 신호가 되돌아와도 반드시 동일한 타이밍으로 우주회신호와 좌주회신호가 되돌아오므로, 출력회로와 선로의 임피던스정합에 의해 주회신호를 흡수할 수 있다.
청구항 19의 발명에서는 복수의 수신회로 및 출력회로가 등간격으로 배치되므로 선로로부터 수신회로로의 분기점에서 반사된 신호가 대칭 위치에 있는 분기점으로부터 대략 동시에 출력회로로 되돌아 온다. 따라서 분기점으로부터의 반사신호의 영향을 최소한으로 억제할 수 있다.
청구항 20의 발명에서는 소진폭신호를 선로를 거쳐서 전송하고 동시에 출력회로와 선로 간에서 임피던스정합시키므로 선로 종단에서 반사된 신호는 출력회로와 선로 간에서 더 반사되지 않고 흡수된다. 따라서 소진폭신호를 사용하여 고속의 데이터전송을 실현할 수 있다.
청구항 21의 발명에서는 약 1V 이하의 전원전압을 사용하여 소진폭신호를 출력할 수 있다.
청구항 22의 발명에서는 약 1V 이하의 전원전압을 사용하여 그 전원전압의 전압차와 같은 소진폭신호를 출력할 수 있다.
청구항 23의 발명에서는 트라이 스테이트의 버스를 거쳐서 고속의 데이터전송을 실현할 수 있다.
청구항 24의 발명에서는 직렬접속된 2개의 드라이버 트랜지스터를 사용하여 출력회로를 구성할 수 있다.
청구항 25의 발명에서는 드라이버 트랜지스터의 온저항을 선로와 임피던스정합시킴으로써 신호반사의 영향을 경감할 수 있다.
청구항 26의 발명에 있어서는 드라이버 트랜지스터의 온저항과 삽입저항의 합이 선로와 임피던스정합하도록 구성함으로써, 드라이버 트랜지스터의 온저항을 소망의 값으로 제조하지 않아도 삽입저항의 값을 조정함으로써 신호반사의 영향을 경감할 수 있다.
청구항 27의 발명에서는 드라이버 트랜지스터의 온저항과 선로를 임피던스정합시킴으로써 신호반사의 영향을 경감할 수 있다.
청구항 28의 발명에서는 드라이버 트랜지스터의 게이트입력 전압을 조정함으로써 소망의 온저항을 실현할 수 있다.
청구항 29의 발명에서는 병렬접속된 드라이버 트랜지스터의 병렬 온저항을 선로와 임피던스정합시킴으로써 신호반사의 영향을 경감할 수 있다.
청구항 30의 발명에서는 구동하는 드라이버 트랜지스터의 수를 조정함으로써 실효적으로 게이트폭을 조정하는 것이 가능하게 되어 임피던스정합을 달성할 수 있다.
청구항 31의 발명에서는 내부회로는 높은 전원전압으로 구동하면서 출력회로를 소진폭신호출력용 전원전압으로 구동함으로써 종래의 내부회로를 사용하면서 고속의 데이터전송을 실현할 수 있다.
청구항 32의 발명에서는 내부회로는 높은 전원전압으로 구동하면서 출력회로를 소진폭신호출력용 전원전압으로 구동함으로써 종래의 내부회로를 사용하면서 고속의 데이터전송을 실현할 수 있다.
청구항 33 및 청구항 34의 발명에서는 소진폭신호를 선로를 거쳐서 전송하고 동시에 출력회로와 선로 간에서 임피던스정합이 되어 있으므로 선로 종단에서 반사된 신호는 출력회로와 선로 간에서 더 반사되지 않고 흡수된다. 따라서 소진폭신호를 사용한 고속의 데이터전송을 실현할 수 있다.

Claims (34)

  1. 신호반사방지용 저항을 갖지 않는 선로를 거친 신호전송 시스템에 있어서,
    특성임피던스(Z0)를 갖는 선로와,
    약 Z0/2의 출력저항을 갖고 고준위와 저준위의 전위차가 약 1V 이하의 신호를 상기 선로에 출력하는 출력회로를 포함하는 것을 특징으로 하는 신호전송 시스템.
  2. 제1항에 있어서, 상기 출력회로는 제1의 전위와 상기 제1의 전위보다 낮은 제2의 전위를 전원전압으로서 공급받고, 상기 제1 전위와 상기 제2 전위의 전위차가 약 1V 이하인 것을 특징으로 하는 신호전송 시스템.
  3. 제2항에 있어서, 상기 고준위는 상기 제1 전위이고, 상기 저준위는 상기 제2 전위인 것을 특징으로 하는 신호전송 시스템.
  4. 제1항에 있어서, 상기 선로는 트라이 스테이트의 버스이고, 상기 출력회로의 비출력시의 출력임피던스는 무한대인 것을 특징으로 하는 신호전송 시스템.
  5. 제1항에 있어서, 상기 출력회로는 각 게이트를 입력으로 하는 직렬로 접속된 2개의 드라이버 트랜지스터를 포함하고, 상기 2개의 드라이버 트랜지스터 간의 접속점이 상기 선로에 접속되어 상기 2개의 드라이버 트랜지스터의 하나를 온함으로써 상기 신호를 출력하는 것을 특징으로 하는 신호전송 시스템.
  6. 제5항에 있어서, 상기 2개의 드라이버 트랜지스터의 각각의 온저항이 약 Z0/2인 것을 특징으로 하는 신호전송 시스템.
  7. 제5항에 있어서, 상기 출력회로는 상기 접속점과 상기 선로 간에 삽입된 삽입저항을 더 포함하고, 상기 2개의 드라이버 트랜지스터의 임의의 하나의 온저항과 삽입저항의 합이 약 Z0/2인 것을 특징으로 하는 신호전송 시스템.
  8. 제1항에 있어서, 상기 출력회로는 상기 신호를 출력하는 드라이버 트랜지스터를 포함하고, 상기 드라이버 트랜지스터의 온저항이 상기 출력저항인 것을 특징으로 하는 신호전송 시스템.
  9. 제8항에 있어서, 상기 드라이버 트랜지스터의 게이트에 제어전압을 공급하는 구동회로를 더 포함하고, 상기 구동회로는 상기 제어전압을 조정함으로써 상기 온저항을 제어하는 것을 특징으로 하는 신호전송 시스템.
  10. 제1항에 있어서, 상기 출력회로는 상기 신호를 출력하는 병렬로 접속된 복수의 드라이버 트랜지스터를 포함하고, 상기 복수의 드라이버 트랜지스터의 병렬 온저항이 상기 출력저항인 것을 특징으로 하는 신호전송 시스템.
  11. 제10항에 있어서, 상기 복수의 드라이버 트랜지스터의 게이트전압을 공급하는 구동회로를 더 포함하고, 상기 구동회로는 상기 복수의 드라이버 트랜지스터의 구동수를 조정함으로써 상기 온저항을 제어하는 것을 특징으로 하는 신호전송 시스템.
  12. 제2항에 있어서, 상기 출력회로를 거쳐서 상기 신호를 상기 선로에 출력하는 내부회로를 더 포함하고, 상기 내부회로에는 상기 제1 전위보다 높은 제3 전위와, 상기 제2 전위보다 낮은 제4 전위가 전원전압으로서 공급되는 것을 특징으로 하는 신호전송 시스템.
  13. 제12항에 있어서, 상기 제1 전위와 상기 제2 전위의 전위차는 상기 제3 전위와 상기 제4 전위의 전위차의 약 1/3 이하인 것을 특징으로 하는 신호전송 시스템.
  14. 제1항에 있어서, 상기 출력회로는 상기 선로의 총연장의 대략 중심점에 접속되는 것을 특징으로 하는 신호전송 시스템.
  15. 제14항에 있어서, 상기 선로에 접속되는 상기 신호를 수신하는 복수의 수신회로를 더 포함하고, 상기 복수의 수신회로는 상기 출력회로의 상기 선로에의 접속점을 중심으로 하여 상기 선로상의 실질적으로 대칭하는 위치에 배치되는 것을 특징으로 하는 신호전송 시스템.
  16. 제15항에 있어서, 상기 복수의 수신회로 및 상기 출력회로는 상기 선로상에서 실질적으로 등간격으로 배치되는 것을 특징으로 하는 신호전송 시스템.
  17. 제15항에 있어서, 상기 선로는 2개로 겹치고, 상기 출력회로는 상기 선로의 겹친점에 접속되는 것을 특징으로 하는 신호전송 시스템.
  18. 제1항에 있어서, 상기 선로는 고리모양인 것을 특징으로 하는 신호전송 시스템.
  19. 제18항에 있어서, 상기 선로에 접속되는 상기 신호를 수신하는 복수의 수신회로를 더 포함하고, 상기 복수의 수신회로 및 상기 출력회로는 상기 선로상에서 실질적으로 등간격으로 배치되는 것을 특징으로 하는 신호전송 시스템.
  20. 신호반사방지용 저항을 갖지 않는 특성임피던스(Z0)의 선로에 신호를 출력하는 반도체 장치에 있어서,
    약 Z0/2의 출력저항을 갖고, 고준위와 저준위의 전위차가 약 1V 이하의 신호를 상기 선로로 출력하는 출력회로와,
    상기 출력회로로 상기 신호를 출력시키는 내부회로를 포함하는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 출력회로는 제1 전위와 상기 제1 전위보다 낮은 제2 전위를 전원전압으로서 공급받고, 상기 제1 전위와 제2 전위의 전위차가 약 1V 이하인 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서, 상기 고준위는 상기 제1 전위이고, 상기 저준위는 제2 전위인 것을 특징으로 하는 반도체 장치.
  23. 제20항에 있어서, 상기 출력회로의 비출력시의 출력임피던스는 무한대인 것을 특징으로 하는 반도체 장치.
  24. 제20항에 있어서, 상기 출력회로는 각 게이트를 입력으로 하는 직렬로 접속된 2개의 드라이버 트랜지스터를 포함하고, 상기 2개의 드라이버 트랜지스터 간의 접속점이 상기 선로에 접속되어 상기 2개의 드라이버 트랜지스터의 하나를 온함으로써 상기 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서, 상기 2개의 드라이버 트랜지스터의 각각의 온저항이 약 Z0/2인 것을 특징으로 하는 반도체 장치.
  26. 제24항에 있어서, 상기 출력회로는 상기 접속점과 상기 선로간에 삽입된 삽입저항을 더 포함하고, 상기 2개의 드라이버 트랜지스터의 임의의 하나의 온저항과 상기 삽입저항의 합이 약 Z0/2인 것을 특징으로 하는 반도체 장치.
  27. 제20항에 있어서, 상기 출력회로는 상기 신호를 출력하는 드라이버 트랜지스터를 포함하고, 상기 드라이버 트랜지스터의 온저항이 상기 출력저항인 것을 특징으로 하는 반도체 장치.
  28. 제27항에 있어서, 상기 드라이버 트랜지스터의 게이트에 제어전압을 공급하는 구동회로를 더 포함하고, 상기 구동회로는 상기 제어전압을 조정함으로써 상기 온저항을 제어하는 것을 특징으로 하는 반도체 장치.
  29. 제20항에 있어서, 상기 출력회로는 상기 신호를 출력하는 병렬로 접속된 복수의 드라이버 트랜지스터를 포함하고, 상기 복수의 드라이버 트랜지스터의 병렬 온저항이 상기 출력저항인 것을 특징으로 하는 반도체 장치.
  30. 제29항에 있어서, 상기 복수의 드라이버 트랜지스터의 게이트에 전압을 공급하는 구동회로를 더 포함하고, 상기 구동회로는 상기 복수의 드라이버 트랜지스터의 구동수를 조정함으로써 상기 온저항을 제어하는 것을 특징으로 하는 반도체 장치.
  31. 제21항에 있어서, 상기 내부회로에는 상기 제1 전압보다 높은 제3 전압과 상기 제2 전압보다 낮은 제4 전압이 전원전압으로서 공급되는 것을 특징으로 하는 반도체 장치.
  32. 제31항에 있어서, 상기 제1 전위와 상기 제2 전위의 전위차는 상기 제3 전위와 상기 제4 전위의 전위차의 약 1/3 이하인 것을 특징으로 하는 반도체 장치.
  33. 신호반사방지용 저항을 갖지 않는 선로를 거친 신호전송 시스템에 있어서,
    특성임피던스(Z0)를 갖는 선로와,
    약 Z0/2의 출력저항을 갖고, 제1 전위와 상기 제1 전위보다 낮은 제2 전위중 어느 하나의 신호를 상기 선로로 출력하는 출력회로와,
    상기 제1 전위보다 높은 제3 전위와 상기 제2 전위보다 낮은 제4 전위를 전원전압으로 하여 상기 출력회로를 거쳐서 상기 신호를 상기 선로로 출력하는 내부회로를 포함하는 것을 특징으로 하는 신호전송 시스템.
  34. 신호반사방지용 저항을 갖지 않는 특성임피던스(Z0)의 선로에 신호를 출력하는 반도체 장치에 있어서,
    약 Z0/2의 출력저항을 갖고, 제1 전위와 상기 제1 전위보다 낮은 제2 전위 중 어느 하나의 신호를 상기 선로로 출력하는 출력회로와,
    상기 제1 전위보다 높은 제3 전위와 상기 제2 전위보다 낮은 제4 전위를 전원전압으로 하여 상기 출력회로를 거쳐서 상기 신호를 상기 선로로 출력하는 내부회로를 포함하는 것을 특징으로 하는 반도체 장치.
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