KR100479444B1 - 메모리장치 - Google Patents

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KR100479444B1
KR100479444B1 KR10-2002-0053744A KR20020053744A KR100479444B1 KR 100479444 B1 KR100479444 B1 KR 100479444B1 KR 20020053744 A KR20020053744 A KR 20020053744A KR 100479444 B1 KR100479444 B1 KR 100479444B1
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후나바세이지
니시오요지
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엘피다 메모리 가부시키가이샤
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Abstract

모기판에 함께 설치된 제어기 및 복수의 메모리모듈들을 갖는 메모리장치에서, 신호반사에 의해 야기되는 파형 왜곡을 억제함으로써 고속동작이 수행된다. 제어기가 메모리모듈들의 메모리유닛들에 관하여 데이터의 기입/독출을 수행할 때 신호반사가 발생하므로, 능동종단기유닛들은 제어기 및 메모리유닛들 내에 구비된다. 이 능동종단기유닛들은 메모리유닛들 내의 데이터버스 및/또는 클록버스를 종단하기 위하여 이 버스들에 설치된다. 제어기 및 메모리모듈들에 마련된 능동종단기유닛들은 데이터가 수신될 때 비활성화 상태로 된다.

Description

메모리장치{Memory device}
본 발명은 메모리장치에 관한 것으로, 보다 상세하게는 동작속도를 증가시키는 회로구성을 갖는 메모리장치에 관한 것이다.
메모리장치가 고도로 집적되면서, 인터페이스들은 메모리장치가 저신호진폭으로 그리고 고속으로 동작하도록 발전되어 왔다. 이 목적에 대하여, SSTL(Stub Series Termination Logic)이 이러한 인터페이스들의 표준으로서 제안되어 왔다. 메모리장치의 한 형태인 DRAM의 동작속도를 증가시키기 위하여, DDR(Double Data Rate)법도 제안되어 왔다. DDR법에서, 각 클록의 상승구간과 하강구간에 동기하여 데이터를 입출력함으로써, 통신속도는 두 배가 될 수 있다.
이러한 형태의 메모리장치들은, 다중메모리모듈들이 모기판 상에 소정의 거리 또는 간격을 두고 병렬로 탑재된다. 이러한 구성에 따르면, 메모리모듈들이 모기판 상에 탑재되는 경우, 전기접촉들은 모듈들과 그에 대응하는 커넥터들 사이에 형성된다. 이를 위하여, 모기판에는 각 메모리모듈의 부착을 위한 슬롯들이 마련되고, 복수의 단자들이 각각의 슬롯들에 배열되어 대응하는 메모리모듈들에 전기접촉들이 형성된다. 또한, 다중메모리장치들 및 레지스터들과 같은 버퍼들은 메모리모듈들의 표면 및/또는 배면 상에 탑재되어 메모리모듈들의 끝단들에 형성된 단자들을 통하여 커넥터들에 접촉된다.
상기 메모리장치들 중에는, 칩셋(chip set)이라는 제어기가 모기판에 탑재되어 메모리모듈들의 메모리유닛들(memory units)을 제어한다. 이 메모리장치에 따르면, 데이터버스, 커맨드버스(command bus) 및 클록버스(이하의 설명에서, 이 버스들은 모두 간단히 "버스"라고 함)는 모기판 상에 배선된다. 이 버스들은, 각 메모리모듈들의 제어기와 메모리유닛 사이 및 제어기와 레지스터들 사이에 전기접속을 제공한다.
구성예에서, 상기의 버스들 중에서 데이터 및 클록버스들은 제어기로부터 직접 메모리모듈의 메모리유닛들까지 연장되는 한편, 커맨드버스는 커넥터들을 통하여 레지스터들까지 연장되어 레지스터들을 통하여 메모리모듈의 메모리유닛들에 접속된다.
또한, SSTL규격으로 형성된 메모리장치는, 메모리모듈들의 메모리유닛들로서 역할을 하는 DRAM들 및 커넥터들이 스터브들을 통하여 접속되는 구성을 채용한다.
상기 메모리장치에서, 클록버스에 부여된 클록주파수를 100㎒ 이상(예, 133㎒)으로 설정하는 것이 고려된다. 그러므로, DDR을 사용함으로써, 독출/기입 통신속도는 200㎒이상이 될 수 있다. 그러나, 최근에는, 200∼300㎒의 클록주파수로 동작하는 메모리모듈이 요구되고, 이 경우, 통신속도들은 400∼600㎒ 이상으로 상승한다.
이러한 요구에 부응하기 위하여, 임피던스부정합에 기인하는 신호반사 또는 신호왜곡을 감소시키는 메모리모듈의 스터브구조 및 배선구조가 제안되었다(일본특개평2000-068484호). 그러나, 본 발명자들에 의해 수행된 연구에 따르면, 이러한 형태들의 메모리장치의 고속동작을 방해하는 여러 요인들이 있다는 것을 알아냈으며, 스터브구조의 개선들 또는 메모리모듈구조의 개선들만으로는 만족스러운 동작속도증가를 제공되지 못한다는 것도 밝혀냈다.
예를 들면, 이하의 단점이 데이터버스에 관하여 발견된다. 모기판에 탑재된 제어기로부터 각 메모리모듈의 메모리유닛까지 데이터버스를 통하여 독출동작이 수행될 때, 제어기는 종단되지 않은 상태에 있다. 따라서, 제어기에서 신호반사가 발생한다. 또, 기입동작이 제어기에 의해 수행될 때, 제어기로부터 커넥터까지의 데이터버스의 길이에 따라서, 커넥터에서 신호반사가 발생한다는 것을 알았다. 메모리모듈들의 메모리유닛들로서 DRAM들이 접속되고 데이터배선이 각 DRAM들을 위하여 수행될 때, 신호반사가 관찰된다.
또, 데이터버스는 그 일단이 제어기에 접속되고 타단이 무반사종단기에 접속되고, 소정의 단자전위가 단자전원으로부터 무반사종단기에 인가된다. 그러나, 이 구성은 전원들의 수가 증가한다는 단점이 있다. 이것은 커맨드어드레스버스에도 적용될 수 있다.
클록버스에 대하여, 클록동작을 정확하게 수행하기 위하여, 상보적인 한 쌍의 클록들이 메모리모듈의 각 메모리유닛들에 공급되는 메모리장치가 제안되었다. 이 메모리장치에서, 제어기 및 각 메모리유닛들은 한 쌍의 클록버스들을 통하여 접속된다. 이 구성의 메모리유닛에서 발생하는 신호반사에 대해서는 고려되지 않았다.
그러므로, 본 발명의 목적은, 제어기와 데이터버스 사이에 발생하는 반사를 감소시켜 데이터가 고속으로 메모리유닛들로부터 독출될 수 있는 메모리장치를 제공하는 것이다.
본 발명의 다른 목적은, 신호버스에서의 신호반사를 감소시켜 빠르고 정확한 동작이 수행될 수 있는 메모리장치를 제공하는 것이다.
본 발명의 일 양태에 따르면, 메모리장치는, 버스에 전기적으로 접속되는 복수의 메모리유닛들; 및 메모리유닛들에 관하여 독출동작 및 기입동작을 제어하기 위하여 버스의 일단에 접속된 제어기를 포함하고, 독출동작 중에만 활성화 상태가 되는 능동종단회로가 제어기에 설치된다. 이 메모리장치에서, 메모리유닛들은 각 스터브들 및 커넥터들에 의해 버스에 접속된다. 또한, 복수의 메모리유닛들과 버스를 접속하는 커넥터 중에서 제어기와 가장 가까이에 근접한 위치에 있는 최근접 커넥터와 제어기 사이에, 복수의 메모리유닛들에서 수행되는 독출동작 중에 반사파를 방지하기 위한 반사방지수단이 마련되는 것이 바람직하다. 반사방지수단은, 최근접 커넥터와 제어기 사이에 존재하는 특성임피던스가 메모리유닛의 다른 특성임피던스보다 작은 회로일 수도 있고, 및/또는 반사방지수단은, 최근접 커넥터와 제어기를 접속하는 커패시터를 포함할 수도 있다.
또한, 본 발명의 메모리장치에 따르면, 버스의 일단은 제어기에 접속되는 한편, 종단기유닛이 타단에 접속되고, 소정의 전원단자과 기준전원단자 사이에 직렬로 접속된 한 쌍의 종단저항기들을 포함한다. 버스의 타단은 두개의 종단저항기들에 의해 공통으로 사용되는 접속점에 접속된다. 이 경우에, 버스는 데이터버스 또는 커맨드버스이다. 또한, 메모리유닛들은 능동종단기유닛에 의해 종단되고, 버스는 실드되는 것이 바람직하다. 메모리유닛들은 예를 들면 DRAM들이다.
본 발명의 다른 양태에 따르면, 메모리장치는, 상보클록들을 전송하는 클록제어기; 그 끝단들이 클록제어기에 접속되어 상보클록들을 전송하는 한 쌍의 클록버스들; 및 한 쌍의 클록버스에 전기적으로 접속되는 복수의 메모리유닛들을 포함하고, 종단저항기는 클록제어기의 반대측에 한 쌍의 클록버스들의 끝단들에 접속되고, 종단저항기를 개재하여, 한 쌍의 클록버스들은 차동결합에 의해 종단된다.
메모리유닛들은 한 쌍의 커넥터들을 개재하여 한 쌍의 클록버스들에 접속되고, 종단저항기에 가장 가까운 한 쌍의 커넥터들과 종단저항기 사이의 클록버스부분은 실질적으로 분포정수회로로서 취급되기에 충분한 길이를 갖는다.
본 발명에 따르면, 메모리장치는, 복수의 커넥터들을 통하여 복수의 메모리유닛들을 접속하는 데이터버스; 및 데이터버스를 통하여 메모리유닛들로 데이터전송을 수행하기 위하여 데이터버스의 일단에 접속되는 데이터버스제어기를 더 포함한다. 이 경우에, 데이터버스제어기는, 데이터가 메모리유닛들로부터 독출될 때 활성화 상태가 되고, 메모리유닛들에 데이터가 기입될 때는 비활성화 상태가 유지되는 능동종단기유닛을 구비한다. 직렬로 접속된 한 쌍의 저항기들로 구성된 종단저항기회로는, 데이터버스제어기의 반대측에서 데이터버스의 끝단에 접속된다. 데이터버스는 한 쌍의 레지스터들의 공통접속점에 접속되고, 데이터버스의 타단은 차동결합에 의해 종단된다.
본 발명의 부가 양태에 따르면, 메모리장치는, 데이터버스에 전기적으로 접속되는 복수의 메모리유닛들; 및 복수의 메모리유닛들에 관하여 독출동작 및 기입동작을 제어하기 위하여 데이터버스의 일단에 전기적으로 접속된 데이터버스제어기를 포함하고, 데이터버스제어기는 능동종단기유닛 및 능동종단기유닛을 제어하는 제어기를 구비하고, 각 메모리유닛들도 데이터버스를 종단하는 능동종단기유닛을 구비한다. 이 경우에, 커넥터들에 접속된 메모리모듈들에 설치된 메모리유닛들로부터 데이터가 독출될 때, 제어기는 데이터가 독출되는 메모리유닛의 능동종단기유닛만을 비활성화 상태로 하고 다른 메모리유닛들 및 데이터버스제어기의 능동종단기유닛은 활성화 상태로 한다.
또한, 데이터가 메모리유닛들에 기입될 때, 제어기는 데이터버스제어기의 능동종단기유닛을 비활성화 상태로 하고, 메모리유닛들의 능동종단기유닛들은 활성화 상태로 한다.
메모리장치는, 상보클록들을 전송하는 클록제어기; 그 끝단들이 클록제어기에 접속되어 상보클록들을 전송하는 한 쌍의 클록버스들; 및 한 쌍의 클록버스에 전기적으로 접속되는 복수의 메모리유닛들을 더 포함하고, 각 메모리유닛들은 한 쌍의 클록버스들을 종단하는 차동결합종단회로를 구비한다. 차동결합종단회로는 각 메모리유닛들 내에 결합될 수도 있고, 또는 각 메모리유닛들에 외부적으로 설치될 수도 있다.
본 발명의 또 다른 양태에 따르면, 메모리장치는, 상보클록들을 전송하는 클록제어기; 그 끝단들이 클록제어기에 접속되어 상보클록들을 전송하는 한 쌍의 클록버스들; 및 한 쌍의 클록버스에 전기적으로 접속되는 복수의 메모리유닛들을 포함하고, 메모리유닛들 각각은 한 쌍의 클록버스들을 종단하는 능동종단기유닛을 구비한다.
본 발명의 또 다른 양태에 따르면, 메모리장치는, 그 커넥터들 및 스터브들을 통하여 분지된 버스에 전기적으로 접속되는 복수의 메모리유닛들; 및 메모리유닛들에 관하여 독출동작 및 기입동작을 제어하기 위하여 버스의 일단에 접속된 제어기를 포함하고, 실질적으로 동일한 임피던스가 제어기와 메모리유닛들에 관하여 버스를 따라 얻어지도록, 제어기와 복수의 메모리유닛들 사이에 버스, 커넥터들, 저항기들 및 스터브들이 접속된다. 이 경우, 제어기와 복수의 메모리유닛들이 버스를 개재하여 스타결합에 의해 함께 결합되는 것이 바람직하다.
버스는 데이터버스 또는 커맨드버스이고, 제어기 및 메모리유닛들 각각은 버스뿐만 아니라, 상보클록들을 제공하는 한 쌍의 클록버스들에 의해서도 접속된다. 제어기 및 메모리유닛들 사이의 클록버스, 커넥터들 및 스터브들은, 실질적으로 동일한 임피던스가 제어기와 메모리유닛들에 관하여 클록버스를 따라 얻어지도록 접속된다. 제어기 및 메모리유닛들은 스타결합이 형성되도록 한 쌍의 클록버스들을 통하여 함께 결합된다.
제어기 및 메모리유닛들 사이의 클록버스, 커넥터들 및 스터브들은, 실질적으로 동일한 임피던스가 제어기와 메모리유닛들에 관하여 클록버스를 따라 얻어지도록 접속될 수도 있다. 이 경우, 제어기 및 메모리유닛들은 스타결합이 형성되도록 클록버스들을 통하여 함께 결합된다.
본 발명에 따르면, 메모리장치는, 복수의 메모리유닛을 접속하는 커맨드어드레스버스; 및 커맨드어드레스버스를 통하여 메모리유닛들로 데이터전송을 수행하기 위하여 커맨드어드레스버스의 일단에 접속된 버스제어기를 더 포함한다. 이 경우, 버스제어기는, 데이터가 메모리유닛들로부터 독출될 때 활성화 상태가 되고, 커맨드어드레스데이터가 메모리유닛에 기입될 때는 비활성화 상태가 유지되는 능동종단기유닛을 구비한다.
본 발명의 또 다른 양태에 따르면, 메모리장치는, 커맨드어드레스버스에 전기적으로 접속되는 복수의 메모리유닛들; 및 메모리유닛들에 관하여 독출동작 및 기입동작을 제어하기 위하여 커맨드어드레스버스의 일단에 접속된 버스제어기를 포함하고, 버스제어기는 능동종단기유닛 및 능동종단기유닛을 제어하는 제어기를 구비하고, 메모리유닛들 각각도 커맨드어드레스버스를 종단하는 능동종단기유닛을 구비한다. 이 경우에, 커넥터들에 접속된 메모리모듈들에 설치된 메모리유닛들로부터 데이터가 수신될 때, 제어기는 독출데이터의 메모리유닛의 능동종단기유닛만을 비활성화 상태로 하고 버스제어기 및 다른 메모리유닛들의 능동종단기유닛들은 활성화 상태로 한다. 또한, 커맨드어드레스데이터가 메모리유닛들에 기입될 때, 제어기는 데이터버스제어기의 능동종단기유닛을 비활성화 상태로 하고, 메모리유닛들의 능동종단기유닛들은 활성화 상태로 한다.
또한, 본 발명은 버스에 접속된 메모리유닛들이 각각의 슬롯에 설치되는 메모리장치에도 적용될 수 있다. 이 경우에, 데이터가 수신되는 메모리유닛의 능동종단기유닛이 비활성화 상태로 될 수 있고, 이 메모리유닛의 슬롯에 설치된 능동종단기유닛이 비활성화 될 수도 있다. 이 구성에 따라면, 신호가 데이터수신단에서 반사되더라도 신호진폭이 증가될 수 있다.
도 1을 참조하여, 본 발명의 제1실시예에 따른 메모리장치에 대하여 설명된다. 도 1의 메모리장치는, SSTL 및 제어기(11)에 따라서 동작되고 복수의 커넥터들(이 실시예에서는 커넥터들(12a 및 12b))은 모기판(미도시)에 탑재된다. 커넥터단자들이 배열되는 슬롯이 커넥터들(12a 및 12b)에 마련되고, 도 1에서 커넥터들(12a 및 12b)과 제어기(11)의 접속단자들은 모기판 상에 배선되거나 인쇄된 데이터버스(13)에 의해 접속된다. 실제로 복수의 데이터버스가 모기판 상에 배치되지만, 설명의 간략화를 위하여, 이 예에서는, 도 1에서 수평적으로 연장된 하나의 데이터버스(13)만이 보여진다. 데이터버스(13)의 일단은 제어기(11)에 접속되고, 타단은 나중에 설명될 종단기(15)에 접속된다. 커맨드어드레스버스는 데이터버스와 동일한 토폴로지를 갖지만, 간략화를 위하여, 데이터버스(13)만이 설명된다. 도시된 데이터버스(13)상의 원통형 및 원형 소자들은 각각 분포정수선로들(distributed constant paths) 및 비아홀들(via holes)을 나타낸다.
도 1의 메모리장치는, 복수의 DRAM들(16)을 구비하고, 이 DRAM들(16)은 메모리모듈의 탑재용 기판의 정면 및 배면 상에 배열되고 각각 메모리유닛들로서 역할을 한다. 구체적으로, 커넥터(12a)의 슬롯에 장착된 메모리모듈은 DRAM들(16f1 및 16r1)을 구비하고, 커넥터(12b)의 슬롯에 장착된 메모리모듈은 DRAM들(16f2 및 16r2)을 구비한다. DRAM들(16f1 및 16r1)은 비아홀에 의해 전기적으로 접속되고, DRAM들(16f2 및 16r2)도 동일하다.
메모리모듈 상의 DRAM들(16f1 및 16r1)과 DRAM들(16f2 및 16r2)은, 도 1에서 수직적으로 연장된 스터브들 및 저항기들(Rs1 및 Rs2)을 개재하여 커넥터들(12a 및 12b)에 부착된다. 이 예에서, 스터브들은 3㎜ 및 20㎜이고, 저항기들(Rs1 및 Rs2)은 각각 20Ω의 저항을 갖는다.
메모리장치의 데이터버스(13)는, 제어기(11)와 제어기(11)와 가장 가까운 커넥터(12) 사이에 연장된 제1데이터버스부분, 커넥터들(12a 및 12b) 사이에 연장된 제2테이터버스부분 및, 커넥터(12b)와 종단기 또는 종단회로(15) 사이에 연장된 제3데이터버스부분으로 구분될 수 있다. 이 예에서, 제1, 제2 및 제3데이터버스부분들의 길이들은 각각 100㎜, 10㎜ 및 5㎜이다.
본 발명자들에 의해 수행된 연구를 통하여, 이렇게 구성된 메모리장치에 대하여 데이터가 제어기(11)로부터의 독출커맨드에 따라 각 DRAM으로부터 독출될 때, 신호반사가 발생하고, 제어기(11)와 커넥터(12a) 사이의 임피던스부정합으로 인하여 신호 파형이 왜곡된다는 것이 밝혀졌다.
그러므로. 이 실시예에서, 능동종단기유닛, 즉, DRAM(16)으로부터 데이터를 독출하는 동작 중에만 활성화되는 능동종단회로(20)가 데이터버스(13)의 일단에 접속된 제어기(11) 내에 구비된다. 또, 커넥터들(12a 및 12b) 사이의 배선길이는 10㎜이고, 신호전송속도는 7㎰/㎜이고, 파형의 상승구간이 0.7㎱이 되게 한다. 이 경우에, 제어기(11)와 제어기(11)와 가장 가까운 커넥터(12) 사이에 인쇄되거나 배선된 제1데이터버스부분의 배선길이를 100㎜까지 연장함으로써, DRAM(16)으로부터 데이터를 독출하는 중에 발생하는 신호반사 및 신호 파형의 왜곡은 억제될 수 있다는 것을 밝혀냈다. 제1데이터버스부분이 길어지면, 이 데이터버스부분은 실질적으로 분포정수회로로서 취급될 수 있고, 제1데이터버스부분의 임피던스는 분포정수회로의 특성임피던스로서 취급될 수도 있다.
게다가, 약 7㎊의 용량을 갖는 임피던스 상보 또는 보정용 커패시터(Cc)가 제어기(11)와 커넥터(12a) 사이에 접속될 때, 신호 파형의 왜곡이 바람직하게 억제될 수 있다는 것이 밝혀졌다. 이 실시예에서, 임피던스상보커패시터(Cc)는 제어기(11)로부터 55㎜ 떨어진 위치에, 즉, 커넥터(12a)로부터 45㎜ 떨어진 위치에 접속된다.
이것은, 제1데이터버스부분의 특성임피던스가 다른 데이터버스부분들의 특성임피던스보다 작다는 것을 의미한다. 제어기(11)와 가장 가까운 커넥터(12a) 사이의 제1데이터버스부분의 특성임피던스가 다른 부분들의 특성임피던스보다 작을 때, 독출 파형 상에 나타나는 반사는 감소된다. 그 결과, 파형은 독출 파형으로 개선된다.
상기와 같이, 제어기(11)와 가장 가까운 커넥터(12a) 사이에 마련된 제1데이터버스부분의 배선길이는 증가되고, 임피던스특성은 감소된다. 이 구조에서, 데이터의 독출동작 중에 나타날 수 있는 반사파의 귀환은 지연되고, 반사파에 기인한 파형의 왜곡은 억제된다. 그러므로, 이 실시예에서, 반사억제수단은 제어기(11)와 가장 가까운 커넥터(12a) 사이의 배선에 의해 구성되고, 그 배선에는 조정된 배선길이 및 상보커패시터가 마련된다.
DRAM(16)은, 전원(VDDQ)으로부터 인가된 1.8V의 저전원전압(VDDQ)으로 동작한다. 이 경우에, 데이터버스(13)의 타단에 접속된 종단기(15)에도 DRAM(16)의 전원으로부터 전압(VDDQ)이 인가된다. 도 1에서, 종단기(15)는, 100Ω의 저항기들이 전원과 접지전위 사이에 직렬로 접속되도록 설계되고, 직렬저항들의 접합점에서의 0.9V 전압은 데이터버스(13)에 인가된다. 그러므로, 종단기(15)는 센터탭(center tap)형 종단기에 의해 구성된다. 센터탭형 종단기가 사용되면, DRAM(16)의 메모리소자의 전원은 종단기(15)의 전원으로도 사용될 수 있으므로, 여분의 전원이 필요 없다.
제어기(11)를 위하여 마련된 능동종단회로(20)는 도 1과 도 2를 참조하여 설명된다. 간단하게, 능동종단회로(20)는 DRAM(16)으로부터의 데이터독출동작 중에만 활성화되고, 데이터버스(13)를 종단한다. 도 2에서, 능동종단회로(20)는 제어유닛(201)에 접속되고, 독출제어신호(Rc) 또는 기입제어신호(Rc bar)를 능동종단회로(20)에 출력한다. 또한, 제어유닛(201)은 기입데이터를 데이터버스(13)에 출력하고 데이터버스(13)로부터 독출데이터를 수신한다. 또한, 제어유닛(201)은 커맨드어드레스선(202)에 의해 DRAM들(16f1, 16r1, 16f2 및 16r2)에 접속되고, 커맨드어드레스선(202)을 개재하여 기입커맨드 또는 독출커맨드를 DRAM들(16f1, 16r1, 16f2 및 16r2)에 출력하는 기능도 구비한다(도 2).
도 2의 능동종단회로(20)는, P채널MOS트랜지스터(205), 500Ω의 제1저항기(Ra1), 500Ω의 제2저항기(Ra2) 및 N채널MOS트랜지스터(206)로 구성된 직렬회로를 포함한다. 이 직렬회로는 전원(VDDQ)단자와 접지전위단자 사이에 접속된다. 도 2에서, P채널MOS트랜지스터(205)의 소스는 전원단자에 접속되고, N채널MOS트랜지스터(206)의 소스는 접지된다. 직렬로 접속된 제1저항기(Ra1)와 제2저항기(Ra2)는 MOS트랜지스터들(205 및 206)의 드레인들 사이에 접속된다. P채널MOS트랜지스터(205)의 게이트는 인버터(207)를 개재하여 제어유닛(201)에 접속되고, N채널MOS트랜지스터(206)의 게이트는 제어유닛(201)에 직접 접속된다.
이러한 구성에서, 제어유닛(201)으로부터 독출제어신호(Rc)를 수신할 때, MOS트랜지스터들(205 및 206)은 온 되고 능동종단회로(20)는 활성화되어 데이터버스(13)에 VDDQ/2의 전압을 인가한다. 그 결과, 데이터버스(13)는 능동종단회로(20)에 의해 종단되고, 독출커맨드에 따라 DRAM(16)으로부터 독출된 데이터는 제어유닛(201)에 전송된다. 다음에, 기입제어신호(Rc bar)가 제어유닛(201)으로부터 수신되면, MOS트랜지스터들(205 및 206)은 오프 되고 능동종단회로(20)는 비활성화, 즉 무효상태로 되어 데이터버스(13)의 일단을 개방한다. 이 상태에서, 제어유닛(201)으로부터 수신된 기입데이터는 기입커맨드에 따라 데이터버스(13)에 출력되고 적절한 DRAM(16)에 기입된다.
제어기(11)는, 데이터의 기입동작 중에 비활성화 되고 데이터의 독출동작 중에만 활성화되는 능동종단회로(20)를 포함하기 때문에, 활성화상태의 종단저항기의 값이 선택될 때 데이터독출 중에 데이터버스(13)와 제어기(11) 사이의 신호반사는 억제된다.
도 1의 예에 따르면, 반사는, 커넥터들(12a 및 12b)과 스터브들을 개재하여 접속되는 데이터버스(13)와 DRAM들(16f1, 16r1, 16f2 및 16r2) 사이에서도 억제될 수도 있기 때문에, 데이터는 반사의 영향 없이 빠르게 독출될 수 있다.
도 3을 참조하여, 클록버스들(31a 및 31b)을 포함하는 메모리장치가 설명된다. 도 3의 메모리장치는 차동클록을 채용하고, 클록버스들(31a 및 31b)은 차동신호배선구조를 포함한다. 도 3의 클록버스들(31a 및 31b)은, 도 1의 메모리장치에서의 데이터버스(13)와 공통으로 사용될 수 있도록 구성된다. 구체적으로, 도 3의 메모리장치는, 모기판에 배치된 제어기(11), 모기판상의 제어기(11)로부터 연장된 클록버스들(31a 및 31b)을 포함한다. 도 3의 제어기(11)는, 도 1의 능동종단회로(20)와 제어유닛(201)뿐만 아니라, 클록버스들(31a 및 31b)에 접속되어 상보클록들(WCLK 및 WCLKB)을 클록버스들(31a 및 31b)에 출력하는 클록발생기(208)를 포함한다.
통상 클록발생기가 상보클록들(WCLK 및 WCLKB)을 발생하는 클록발생기(208)로서 사용될 수 있기 때문에, 더 이상의 설명은 생략된다. 그리고, 상보클록들이 각 메모리모듈의 메모리유닛들(즉, DRAM들(16))에 전송되기 때문에, 클록의 상승구간 및 하강구간이 메모리유닛들에서 정확하게 검출될 수 있다.
도 3에 도시된 예에서, 제어기(11)에 의해 클록버스(31a)를 개재하여 송출된 클록(WCLK)은 커넥터(12c)와 스터브(33a)를 통하여 분기유닛(branching unit, 34a)에 전송되고, 분기유닛(34a)에 의해 메모리모듈의 표면과 배면에 각각 배치된 DRAM들(16f1 및 16r1)에 공급된다. 또, 클록버스(31b)를 개재하여 송출된 클록(WCLKB)은 커넥터(12d)와 스터브(33b)를 통하여 분기유닛(34b)에 전송되고, 메모리모둘의 표면과 배면에 배치된 DRAM들(16f1 및 16r1)에 공급된다.
유사하게, 상보클록들(WCLK 및 WCLKB)은 커넥터들(12e 및 12f)과 스터브들(33c 및 33d) 및 분기유닛들(34c 및 34d)을 통하여, DRAM들(16f2 및 16r2)에 전송된다. 커넥터들(12c 및 12d)은, 도 1에서 커넥터(12a)가 배치된 슬롯(슬롯1)에 마련되고, 커넥터들(12e 및 12f)은, 도 1에서 커넥터(12b)가 배치된 슬롯(슬롯2)에 마련된다.
도 3의 구성을 갖는 메모리장치는, 클록버스들(31a 및 31b)의 일단들은 제어기(11)에 각각 접속되고 타단들은 100Ω의 저항을 갖는 종단저항기(Rtt)에 의해 상호접속되는 차동결합종단회로를 갖는다. 클록버스들(31a 및 31b)의 끝단들이 차동결합종단회로에 의해 종단되면, 클록들(WCLK 및 WCLKB)의 차동성분들에 대하여 개선된 종단효과들이 제공될 수 있다. 또한, 이러한 구성의 종단회로에 대하여 전원이 필요 없기 때문에, 비용이 감소될 수 있다.
이 예에서, 종단저항기(Rtt)와 커넥터(12e 또는 12f) 사이의 거리는 25㎜로 정해지고, 종단저항기(Rtt) 앞의 커넥터(12c 또는 12d)와 커넥터(12e 또는 12f) 사이의 거리는 10㎜로 정해진다. 게다가, 제어기(11)와 커넥터(12c 또는 12d) 사이의 거리는 100㎜로 정해지고, 7㎊의 용량을 갖고 제어기(11)로부터 55㎜ 떨어져 위치된 임피던스상보용 커패시터(Cc)가 제어기의 근방위치에 마련된다. 종단저항기(Rtt)와 커넥터(12e 또는 12f) 사이의 거리가 연장되는 경우, 이들 사이의 클록버스부분은 분포정수회로로서 취급될 수 있고, AC 시, 즉 신호변화 시의 신호진폭은 증가될 수 있다. 앞의 설명에서와 같이, 임피던스상보용 커패시터(Cc)는, 제어기(11)와 DRAM 중 어느 하나가 수신단으로서 동작할 때 제어기(11) 또는 DRAM으로부터 떨어진 위치에 접속된다. 임피던스상보용 커패시터(Cc)가 수신단으로부터 떨어져 있기 때문에, 수신단으로부터의 반사가 감소될 수 있다.
도 3의 DRAM들과 커넥터들은 스터브들(33a, 33b, 33c 및 33d)에 의해 상호접속된다. 도 3에서, 이 스터브들(33a∼33d)의 각 길이는 23.5㎜이고, 20Ω의 스터브저항기들(Rs1, Rs1B, Rs2 및 Rs2B)이 스터브들(33a∼33d)에 대하여 커넥터들 가까이에 삽입되어 집중정수소자들로서 역할을 한다.
도시된 클록버스들(31a 및 31b)을 다른 데이터버스(13)로부터 실드(shield)함으로써 크로스토크노이즈(crosstalk noise)를 감소시킬 수 있다는 것도 확인되었다. 종단저항기(Rtt)와 직전의 커넥터와의 거리(종단저항기(Rtt)와 커넥터(12e 또는 12f) 사이의 거리)가 10∼25㎜ 범위 내에서 선택될 때, 신호변화시의 신호진폭은 증가될 수 있다.
또한, 8데이터버스들(13)에 대하여 한 쌍의 클록버스들(31a 및 31b), 즉 바이트 단위로 클록버스들(31a 및 31b)쌍이 마련될 수도 있다. 이 경우, 클록버스들이 보다 많은 데이터버스들에 대하여 마련되는 경우에 비하여 시간변화들이 감소될 수 있다. 구체적으로, 도 3의 클록버스구조가 8개의 도 1의 데이터버스들을 갖는 구조와 조합되면, 즉 클록버스들(31a 및 31b)이 바이트레인(byte lane) 단위로 마련되면, 시간여유가 상당히 증가될 수 있다. 또한, 클록버스들(31a 및 31b)이 다른 데이터버스들로부터 실드되면, 크로스토크노이즈는 더욱 감소될 수 있다.
상기와 같이, 도 1과 도 3의 DRAM들(16f1, 16r1, 16f2 및 16r2)이 메모리모듈탑재용 기판들의 표면과 배면 상에 메모리유닛들로서 설치되고, 이 기판들은 모기판 상에 형성된 슬롯들 내에 분리될 수 있게 삽입된다. 즉, 도 1 또는 도 3의 메모리장치는 복수의 슬롯들을 구비하고, 버스에 접속된 메모리유닛들이 슬롯들에 설치된다. 이 구성을 고려하면, 종단제어되는 2개의 메모리유닛들이 각 슬롯마다 마련될 수 있고, 이것은 다른 실시예들에 적용될 수도 있다.
도 4를 참조하여, 본 발명의 다른 실시예에 따른 메모리장치가 설명된다. 도 4에 도시된 메모리장치에서, 제어기(11)는, 도 2의 능동종단회로(20)와 제어유닛(201)과 각각 동일한 능동종단회로(20) 및 제어유닛(201)을 포함한다. 메모리장치는, 메모리유닛들로서 메모리모듈들의 표면과 배면에 설치된 DRAM들(16f1, 16r1, 16f2 및 16r2)을 구비한다. 이 메모리모듈들은 커넥터들(12a 및 12b)의 슬롯들(슬롯1 및 슬롯2)에 삽입된다. 또한, 도 1과 같이, DRAM들(16f1 및 16r1) 및 DRAM들(16f2 및 16r2)은, 커넥터들(12a 및 12b)의 스터브들 및 분기유닛들에 각각 전기적으로 접속된다.
DRAM들(16f1, 16r1, 16f2 및 16r2)은, 능동종단기유닛들(161∼164)에 의해 종단된다는 점에서 도 1의 DRAM들과는 다르다. 능동종단기유닛들(161∼164)은 각 DRAM들 내에 결합될 수도 있고 그 외부에 부착될 수도 있지만, 본 실시예에서는, 도 4의 능동종단기유닛들(161∼164)이 도시된 예의 DRAM들(16f1, 16r1, 16f2 및 16r2)의 입력버퍼들 앞에 접속된다고 가정한다.
하여튼, 도시된 능동종단기유닛들(161∼164)은, 데이터가 DRAM들(16f1, 16r1, 16f2 및 16r2)에 기입되고 데이터의 독출이 수행되지 않을 때 활성화되도록 구성된다. 이 능동종단기유닛들(161∼164)이 채용되면, 이들을 구동하는 전원은 DRAM들의 구동용 전원과 공통으로 사용될 수 있으므로, 종단기전원들이 모기판상의 각 능동종단기들에 대하여 배치되는 경우에 비하여 비용이 감소될 수 있다.
상술한 바와 같이, DRAM들(16f1 및 16r1)은 커넥터(12a)와 데이터버스(13)를 통하여 제어기(11)에 접속되고, DRAM들(16f2 및 16r2)은 커넥터(12b)와 데이터버스(13)를 통하여 제어기(11)에 접속된다. DRAM들(16f1, 16r1, 16f2 및 16r2)은 기입커맨드들과 독출커맨드들을 수송하는 커맨드버스, 여러 형태의 제어신호들을 수송하는 제어신호선, 커맨드어드레스레지스터 및 중계회로(relay circuit)를 통하여도 제어기(11)에 접속된다. 도면의 간략화를 위하여, 커맨드버스, 여러 형태의 제어신호들을 수송하는 제어신호선들, 커맨드어드레스레지스터 및 중계회로는 도 4에 도시되지 않는다.
이 구성에서, 데이터는 DRAM들(16f1, 16r1, 16f2 및 16r2) 중에 특정 DRAM(이 경우에는 DRAM(16f1))으로부터 독출될 때, 제어기(11)의 제어유닛(201)은 커맨드버스(미도시)를 통하여 특정 DRAM(16f1)에 독출커맨드를 발행한다. 이 때, 제어기(11)의 제어유닛(201)은 제어신호선을 통하여 종단제어신호를 전송하여 커넥터들(12a 및 12b)에 접속된 DRAM들(16f1, 16r1, 16f2 및 16r2)의 모든 능동종단기유닛들(161∼164)을 동작상태, 즉 활성화 상태에 있게 한다. 독출커맨드를 수신하는 특정 DRAM(16f1)이 이미 데이터를 독출한 상태이면, 출력인에이블신호가 내부적으로 발생된다. 그 다음, 출력인에이블신호가 내부적으로 발생된 특정 DRAM(16f1)에 대하여, 능동종단기유닛(161)은 비동작 상태, 즉 비활성 상태가 되고, 특정 DRAM(16f1)으로부터 데이터가 독출되는 동안 독출커맨드를 수신하지 않은 다른 DRAM들의 능동종단기유닛들(162, 163 및 164)은 동작상태가 유지된다.
특정 DRAM(16f1)으로부터 독출된 데이터가 데이터버스(13)를 통하여 제어기(11)에 전송된다. 도 1에서와 같이, 도 5의 능동종단회로(20)는 제어기(11)에 마련되고, 도 5를 참조하여 설명하면, 제어유닛(201)으로부터 수신된 독출제어신호를 따라, 능동종단회로(20)는 동작상태, 즉 활성화 상태가 되어 독출커맨드를 출력한다.
그 결과, 특정 DRAM(16f1)으로부터 독출된 데이터가, 커넥터(12a) 및 데이터버스(13)에 의해 반사되지 않고 도 1에서와 같이 제어기(11)에 출력된다.
한편, 데이터가 DRAM(16f1)에 기입될 때, 제어유닛(201)은 기입커맨드를 커맨드버스를 통하여 DRAM(16f1)에 출력하고, 데이터버스(13)에 접속된 DRAM들(16f1, 16r1, 16f2 및 16r2)에 종단제어신호를 출력한다. 이 경우, 기입제어신호는 제어기(11)의 능동종단회로(20)에 전송되고, 능동종단회로(20)는 비활성화 되어 개방된다.
종단제어신호를 수신할 때, 먼저, DRAM들(16f1, 16r1, 16f2 및 16r2)의 능동종단기유닛들(161∼164)은 독출동작 중에 활성화된다. 또 기입커맨드를 수신할 때, 특정 DRAM(16f1)이 기입인에이블상태로 되고, 내부적으로 출력인에이블신호를 발생한다. 기입동작 중에는, 다른 DRAM들의 능동종단기유닛들(162∼164)과 같이 DRAM(16f1)의 능동종단기유닛(161)이 활성화상태가 유지된다. 이 상태에서, 기입데이터가 제어기(11)의 제어유닛(201)에 의해 데이터버스(13)를 통하여 DRAM(16f1)에 기입된다. 이 때, DRAM(16f1)은 능동종단기유닛(161)에 의해 종단되고, 활성화 상태에서 종단저항기에 대하여 적정한 값이 설정되는 한, DRAM(16f1)에 의한 반사는 억제될 수 있다. 이와 같이, 데이터가 제어기(11)에 의해 DRAM(16f1)에 기입될 때, 제어기(11)의 능동종단회로(20)만이 비활성화 되고, DRAM(16f1)을 포함하여 데이터수신단에 배치된 DRAM들의 모든 능동종단기유닛들(161∼164)은 활성화된다.
독출 및 기입동작들이 포괄적으로 설명된다. 독출동작이 시작되면, 데이터가 독출되는 특정 DRAM(16)의 능동종단기유닛이 비활성화 되고, 다른 DRAM(16)의 능동종단기유닛 및 제어기(11)의 능동종단회로(20)는 활성화 상태가 유지된다. 기입동작이 시작되면, 제어기(11)의 능동종단회로(20)만이 비활성화 되고, 데이터수신단의 DRAM들(16)의 능동종단기유닛들(161∼164) 모두는 활성화 상태가 유지된다.
데이터송신단의 능동종단기유닛은 비활성화 상태(즉, 오프)이고, 데이터수신단의 능동종단기유닛은 활성화 상태(즉, 온)이므로, 반사가 적은 메모리장치를 실현할 수 있다. 또, 상기의 실시예에서는, 데이터수신단의 DRAM들의 모든 능동종단기유닛들이 기입동작 중에 온 된다고 가정하고 설명한 것이지만, 본 발명은 이 구조에 한정되지 않는다. 예를 들면, 데이터가 기입될 슬롯의 DRAM만이 오프 되고, 다른 슬롯들의 DRAM들의 능동종단기유닛들은 온 될 수도 있다. 이 경우, 신호는 데이터수신단에서 반사되지만, 이 신호는, 신호진폭이 증가하기 때문에 쉽게 포착될 수 있다.
도 5를 참조하면, 도 4의 DRAM들(16f1, 16r1, 16f2 및 16r2)의 능동종단기유닛들(161∼164)에 사용되는 회로예를 설명된다. 도 5에서, DRAM의 능동종단기유닛은, 종단기유닛(50), 데이터 기입 중에 동작되는 수신유닛(51), 데이터 독출 중에 동작되는 전송유닛(52) 및, 종단제어회로(54)를 구비한다. 데이터 기입 동작 중에는, 수신유닛(51)은 데이터버스(13)로부터 수신된 기입데이터를 DRAM의 메모리소자에 기입하고, 데이터 독출 동작 중에는, 전송유닛(52)은 메모리소자로부터 독출된 데이터를 데이터버스(13)에 출력한다.
종단제어회로(54)는, 제어신호와 함께 전송된 기입/독출제어신호(W/R)와 DRAM에서 발생된 출력인에이블신호(Eb)에 응하여 동작된다. 구체적으로, 제어기(11)의 제어유닛(201)으로부터 기입제어신호(W)를 수신하면, 종단제어회로(54)는 종단제어신호로서 종단기유닛(50)에 H레벨신호를 출력한다. 독출제어신호(R)가 수신되고, DRAM에서 출력인에이블신호(Eb)가 생성되면, 종단제어회로(54)는 종단제어신호로서 종단기유닛(50)에 L레벨신호를 출력한다. 그리고 독출제어신호(R)의 수신시라도 출력인에이블신호(Eb)가 발생되지 않으면, 종단제어회로(54)는 H레벨을 출력한다. 종단제어회로(54)는 간단한 논리회로에 의해 실현될 수 있으므로, 상세한 설명은 생략한다.
종단기유닛(50)은, P채널MOS트랜지스터(501) 및 N채널MOS트랜지스터(502)를 구비하고, P채널MOS트랜지스터(501)의 소스는 전원전압(VDDQ)을 공급하는 전원단자에 접속되고, N채널MOS트랜지스터(502)의 소스는 접지단자에 접속된다. 두개의 저항기들(503 및 504)이 MOS트랜지스터들(501 및 502)의 드레인들 사이에 접속되고, 데이터버스(13)는 저항기들(503 및 504)의 공통 접촉점에 접속된다. 또, 종단제어신호는 종단제어회로(54)에 의해 인버터(505)를 통하여 P채널MOS트랜지스터(501)의 게이트에 전송되고, N채널MOS트랜지스터(502)의 게이트에는 직접 전송된다.
이러한 구성에서, 종단제어회로(54)에 의해 종단제어신호로서 H레벨 신호가 전송될 때, MOS트랜지스터들(501 및 502)은 온 되어 종단기유닛(50)은 활성화된다. 이 상태에서, 전원전압(VDDQ)은 저항기들(503 및 504)에 의해 분압되고, 데이터버스(13)는 저항기들(503 및 504)의 분압비에 의해 결정된 전압으로 종단된다. 저항기들(503 및 504)이 동일한 저항값을 갖는다면, 데이터버스(13)는 DRAM의 내부에서 (VDDQ/2)의 전압으로 종단된다. 다음으로, 종단제어회로(54)에 의해 종단제어신호로서 L레벨 신호가 전송될 때, MOS트랜지스터들(501 및 502)은 오프 되어 종단기유닛(50)은 비활성화 된다. 그 다음, DRAM들이 상기 종단기유닛들을 사용함으로써 종단될 때, 동작은 도 4를 참조하여 언급된 방식으로 수행될 수 있다.
도 6에서, 도 4의 메모리장치의 데이터버스에 적절한 클록버스구조를 보여준다. 도 6의 메모리장치는 메모리유닛들로서 역할을 하는 DRAM들(16f1, 16r1, 16f2 및 16r2)에 대하여 차동결합종단저항기들(Rtt1 및 Rtt2)이 마련된다는 점에서 도 3의 메모리장치와 다르다. 차동결합종단저항기들(Rtt1 및 Rtt2)은 300Ω의 저항을 갖고, 상보클록들(WCLK 및 WCLKB)이 DRAM들에 전송되는 한 쌍의 클록버스들 사이에 접속된다. 각 DRAM들에 마련된 원들 및 직사각형들은 패키지들의 핀들 또는 패드들을 모식적으로 표현한 것이다.
더욱 구체적으로, 클록버스(31a)는 커넥터(12c 및 12e)와 스터브(33a 및 33d)를 통하여 접속되고, 클록버스(31b)는 커넥터(12d 및 12f)와 스터브(33b 및 33e)를 통하여 접속된다. 스터브(33a)는 분기유닛에 의해 분기되어 두 개의 분지들(branches)이 얻어지고, 이 분지들은 DRAM들(16f1 및 16r1)에 접속된다. 커넥터(12d)를 통하여 클록버스(31b)에 접속된 스터브(33b)는 분기유닛에 의해 분기되어 그 분지들은 DRAM들(16f1 및 16r1)에 접속된다. 이러한 배치의 사용은, 클록버스(31a)가 두개의 분지들로 분기되고, 이 분지들이 메모리모듈의 표면 및 배면들에 설치된 2개의 DRAM들(16f1 및 16r1)에 접속되고, 또 클록버스(31b)도 2개의 DRAM들(16f1 및 16r1)에 전기적으로 접속되는 것을 의미한다. 이 배치에 의해, 클록들(WCLK 및 WCLKB)은 DRAM들(16f1 및 16r1)에 전송된다.
유사하게, 클록버스(31a)는 스터브(33d) 및 커넥터(12e)에 접속된 분기유닛을 통하여 DRAM들(16f2 및 16r2)에 접속되는 한편, 클록버스(31b)도 스터브(33e) 및 분기유닛을 통하여 DRAM들(16f2 및 16r2)에 접속된다. 그러므로, 클록들(WCLK 및 WCLKB)은 DRAM들(16f1 및 16r1)에도 전송된다. 도 6의 예에서, DRAM들(16f1 및 16f2)에 유입되는 한 쌍의 클록버스들은, DRAM들(16f1 및 16f2)에 대하여 외부적으로 마련된 차동결합종단저항기들(Rtt1 및 Rtt2)에 의해 종단된다. 한편, 이 종단저항기들은, DRAM들(16f1 및 16f2)의 배면에 설치된 DRAM들(16r1 및 16r2)에 대하여는 마련되지 않는다. 그러나, DRAM들(16r1 및 16r2)도 종단저항기들에 의해 종단될 수도 있다. 이 예에서, DRAM들(16)의 차동결합종단저항기들(Rtt1 및 Rtt2)은 외부적으로 부착되었다. 그러나, 이 저항기들은 DRAM들(16)의 메모리소자와 결합될 수도 있다.
이 예에서와 같이, 종단저항기들(Rtt1 및 Rtt2)은 각 메모리모듈의 표면 또는 배면 중 어느 하나에 설치된 DRAM에 대하여만 마련된다. 이 종단저항기들(Rtt1 및 Rtt2)이 선택적으로 전환하여 기입/독출 동작들의 변화를 수행할 수 있다. 차동결합종단저항기들을 사용함으로써 종단기에 전원이 요구되지 않기 때문에, 메모리장치비용이 감소될 수 있고, 이 구성 및 도 4의 데이터버스구조가 함께 채용될 때, 얻어지는 효과는 증가될 것이다.
상기 설명은, DRAM들 근방의 클록버스들(31a 및 31b)의 끝단들이 차동결합종단저항기들에 의해 종단되는 구성에 대하여 도 6을 참조하여 설명한 것이다. 그러나, 도 7에서와 같이, 차동결합종단저항기들 대신에, 저항기들을 온 또는 오프 하는 MOS트랜지스터들의 스위칭을 사용하는 능동종단기유닛에 의해 클록버스들이 종단될 수도 있다. 또한, 도 7의 능동종단기유닛이 DRAM에 결합되는 것도 바람직하다. 도 7로부터 명백한 바와 같이, 나중에 설명될 저항선택신호 및 상보클록들(CLK 및 CLKB, 예: WCLK 및 WCLKB)이 능동종단기유닛에 전송된다. 이러한 구성으로, 능동종단기유닛의 종단저항은 저항선택신호에 따라 변화될 수 있다.
능동종단기유닛의 종단저항은, DRAM이 메모리모듈의 표면 또는 배면에만 설치될 때와 DRAM이 메모리모듈의 양면모두에 설치될 때 사이에서 변화되는 것이 바람직하다. 또한, 능동종단기유닛의 종단저항은 슬롯 또는 슬롯들에 부착된 메모리모듈의 수에 따라 변화하는 것이 바람직하다.
이 조건들을 고려하면, 도 7에서, H레벨신호 또는 L레벨신호는 메모리모듈에 의해서 능동종단기유닛의 종단제어회로에 저항선택신호로서 전송된다. 그 결과, 능동종단기유닛의 저항은 메모리모듈 또는 슬롯의 상태에 따라 변화한다. 저항제어신호의 수신시에, 종단제어회로는 해당 논리신호 "1" 또는 "0"을 한 쌍의 N채널MOS트랜지스터(61 및 62)의 게이트들에 출력한다. 저항기(Rtt1)의 일단은 N채널MOS트랜지스터(61)의 드레인 및 소스에 접속되고, 클록들(CLK 및 CLKB)은 타단에 전송된다.
이 구성으로, N채널MOS트랜지스터(61 및 62)는 선택적으로 온 또는 오프 될 때, 능동종단기유닛의 종단저항은 3단계들 중 하나로 변화될 수 있다. 그러므로, 도 7의 능동종단기유닛은 메모리모듈의 접속을 고려하여 종단저항을 변화시킬 수 있어 설계자유도는 증가될 수 있다.
도 8에서, 본 발명의 부가 실시예에 따른 메모리장치를 보여준다. 이 메모리장치는, 도 1에서와 같이, 모기판에 탑재된 제어기(11), 제어기(11)에 접속된 데이터버스(13) 및, 데이터버스(13)에 전기적으로 접속된 커넥터들(12a 및 12b)을 구비한다. 또 메모리모듈 상에 배치된 메모리유닛들인 DRAM들(16f1 및 16r1)이 스터브(17a)를 통하여 커넥터(12a)에 접속되고 DRAM들(16f2 및 16r2)이 스터브(17b)를 통하여 커넥터(12b)에 접속된다. 도 4의 경우와 같이, 능동종단기유닛이 DRAM들에 대하여 마련되고, 이 능동종단기유닛은 도 5의 회로와 동일한 구성을 갖는다.
도 2에서와 동일한 능동종단기유닛은 제어기(11)에 마련된다. 제어기(11)의 제어유닛(201)은 후술될 공정을 수행하여, 제어기(11)의 능동종단회로(20) 및 DRAM들(16f1, 16r1, 16f2 및 16r2)의 능동종단기유닛들에 대하여 종단제어동작을 수행한다.
도 8의 메모리장치에서, 제어기(11)와 커넥터(12a) 사이의 임피던스가, 커넥터(12a)로부터 DRAM들(16f1 및 16r1)까지의 임피던스와, 커넥터(12b)로부터 DRAM들(16f2 및 16r2)까지의 임피던스의 합과 같도록 임피던스가 조정된다. 그러므로, 저항기(Ra0)는 집중정수회로소자로서 데이터버스(13)에 접속되고, 저항기들(Rs1 및 Rs2)은 스터브들(17a 및 17b)에 접속된다. 이 예에서, Z0이 데이터버스(13)의 특성임피던스를 나타낼 때, 저항기들(Rs0, Rs1 및 Rs2)의 저항은 Z0/3으로 조정된다. 그 결과, 커넥터(12a)의 위치는 중성점이 된다. 이 때, 중성점으로부터 제어기(11)까지에 나타난 임피던스, DRAM들(16f1 및 16r1)까지의 임피던스 및 DRAM들(16f2 및 16r2)까지의 임피던스가 모두 서로 동일하다. 따라서, 제어기(11)와 DRAM들 사이에 반사는 방지된다. 즉, 메모리장치는, 제어기(11)와 DRAM들(16f1, 16r1, 16f2 및 16r2)이 스타결합(star connection)에 의해 서로 결합되도록 설계된다. 또, 단자(예: 제어기(11) 또는 각 DRAM(16))로부터 인도되는 스타결합의 각 선들의 임피던스가 데이터송신단과 정합되기 때문에, 데이터반사는 방지될 수 있다.
이것은, 제어기(11)와 DRAM들 사이의 데이터버스(13), 커넥터들, 저항기들 및 스터브들이 이하의 방식으로 접속된다는 것을 의미한다. 즉, 제어기(11)와 DRAM들에 접속된 데이터버스(13)의 분기 전의 지점 사이의 임피던스와, 데이터버스(13)의 분기점으로부터 그 분기점을 따라 분기점 뒤쪽을 바라볼 때의 임피던스가 실질적으로 같다. 도 8의 예를 일반화하면, 제어기(11) 및 DRAM들이, 동일한 특성임피던스(Z0)를 갖는 n개의 선들이 분기점에 대하여 각각 저항값 Z0/n을 갖는 저항을 통하여 접속된다. 이 구성으로, 임피던스정합이 명확하게 수행된다. 그러나, 저항기(Rs0)가 접속되지 않아도, 모기판과 메모리모듈의 배선의 특성임피던스를 조정함으로써 동일한 효과를 얻을 수 있다.
상기와 같이, 임피던스정합상태가 유지되는 동안, 데이타기입 및 독출을 위하여 이하의 종단동작이 수행된다. 먼저, 제어기(11)의 제어 하에서, 데이터가 커넥터(12a)에 접속된 DRAM(16f1 또는 16r1)으로부터 독출되는 경우에 대하여 설명한다. 이 과정에서, 데이터전송단의 슬롯을 위한 DRAM(16f1 또는 16r1)의 능동종단기유닛은 비활성화 상태로 되는 한편, 데이터수신단의 제어기(11)의 능동종단회로(20)는 활성화상태가 되고, DRAM들(16f2 및 16r2)의 능동종단기유닛들도 활성화 상태, 즉 동작상태가 된다.
제어기(11)의 능동종단회로(20)의 제어유닛(201)이 커넥터(12b)에 접속된 DRAM(16f2 또는 16r2)로부터 데이터를 독출할 때는, DRAM(16f2 또는 16r2)의 능동종단기유닛들은 비활성화 상태, 즉 비동작상태가 되고, 커넥터(12a)에 접속된 DRAM들(16f1 및 16r1)의 능동종단기유닛들은 동작상태가 된다. 이 때, 데이터수신단의 제어기(11)의 능동종단회로(20)도 활성화상태가 된다. 그리고 도 2를 참조하여 설명한 바와 같이, 제어기(11)의 능동종단회로(20)는, DRAM으로부터 데이터를 독출하는 동작 중에 동작상태로 된다.
데이터가 커넥터(12a)에 접속된 DRAM들(16f1 및 16r1)에 기입되는 경우에, DRAM들(16f1, 16r1, 16f2 및 16r2)의 능동종단기유닛들은 제어기(11)의 제어 하에서, 동작상태로 된다. 데이터가 커넥터(12b)에 접속된 DRAM들(16f2 및 16r2)에 기입하는 경우에도, DRAM들(16f1, 16r1, 16f2 및 16r2)의 능동종단기유닛들은 제어기(11)의 제어 하에서, 동작상태로 된다. 이 때, 데이터송신단의 제어기(11)의 능동종단회로(20)는 비활성화상태, 즉 개방상태가 된다.
상기 동작을 수행하는 제어기(11)의 능동종단회로(20) 및, DRAM들의 능동종단기유닛들은 도 2 및 도 5에서 보여준 회로들에 의해 성취될 수 있으므로 자세한 설명은 생략한다.
데이터송신단의 능동종단기유닛이 비활성화 상태가 되고, 데이터수신단의 모든 능동종단기유닛들은 활성화 상태가 되는 경우에 대하여 설명하였다. 그러나, 데이터송신단의 능동종단기유닛은 선택적으로 비활성화 상태가 되고, 데이터수신단의 복수의 능동종단기유닛들 중에 데이터를 수신하는 능동종단기유닛만이 비활성화 상태이고 나머지 능동종단기유닛들은 활성화 상태로 될 수도 있다. 이 경우, 데이터수신단의 DRAM은 다른 DRAM들의 능동종단기유닛들에 의해 종단된다.
이 동작이 구체적으로 설명된다. 데이터가 커넥터(12a)에 접속된 DRAM(16f1 또는 16r1)으로부터 독출되는 경우, DRAM(16f1 및 16r1)의 능동종단기유닛은 비활성화 상태로 되는 한편, DRAM들(16f2 및 16r2)의 능동종단기유닛들은 활성화 상태가 되고, 제어기(11)의 능동종단회로(20)도 활성화상태가 된다. 또, 데이터가 커넥터(12b)에 접속된DRAM들(16f2 및 16r2)로부터 독출되는 경우, DRAM들(16f2 및 16r2)의 능동종단기유닛들은 비활성화 상태가 되는 한편, 다른 DRAM들(16f1 및 16r1)의 능동종단기유닛들은 동작상태가 되고, 제어기(11)의 능동종단회로(20)도 활성화상태가 된다. 송신단의 능동종단기유닛이 선택적으로 비활성화 상태가 되고 데이터수신단의 제어기(11)의 능동종단회로가 활성화 상태가 되는 이 동작은 앞서 설명된 동작과 동일하다.
데이터가 커넥터(12a)에 접속된 DRAM(16f1 또는 16r1)에 기입되는 경우에, 제어기(11)는, 제어기(11)의 능동종단회로(20)를 활성화 상태로 하고, 데이터기입 대상인 DRAM(16f1 또는 16r1)의 능동종단기유닛만을 비활성화 상태로 하고, 다른 DRAM들(16f2 및 16r2)의 능동종단기유닛들을 비활성화 상태로 한다. 유사하게, 데이터가 DRAM(16f2 또는 16r2)에 기입되는 경우에, 제어기(11)는, DRAM(16f1 또는 16r2)의 능동종단기유닛을 비활성화 상태로 하고, 제어기(11)의 능동종단회로(20)를 비활성화 상태로 하고, DRAM들(16f1 및 16r1)의 능동종단기유닛들을 활성화 상태로 한다. 이 종단제어동작은 제어기(11)의 제어유닛(201)에 의해 수행된다. 이 동작을 사용함으로써, 임피던스정합이 취해진 상태에서 데이터가 송수신될 수 있다.
이 실시예에서, 데이터 수신단의 슬로에 대한 DRAM들의 능동종단기유닛들 중 하나만 기입동작 중에 비동작상태로 되고, 다른 능동종단기유닛들은 동작상태로 설정된다. 한편, 데이터 송신단의 제어기(11)의 능동종단회로(20)는 비동작상태로 설정된다. 이 방식으로, 임피던스정합이 수행될 수 있다. 그리고 이 경우에서, 데이터 수신단의 DRAM의 능동종단기유닛이 개방상태, 즉 비활성화 상태가 될 때와, 다른 DRAM들의 능동종단기유닛들이 동작상태, 즉 활성화 상태가 될 때에도, 임피던스정합은 성취될 수 있고 반사파는 방지될 수 있다.
도 9에서, 도 8에서 보여준 메모리장치의 데이터버스구조에 적합한 클록버스구조를 포함하는 메모리장치를 보여준다. 도 8의 데이터버스(13)와 동일하게, 메모리장치의 클록버스들(31a 및 31b)의 각각은 스타결합에 의해 결합된다. 즉, 클록버스(31a)에 대하여, 제어기(11)와 저항기(Rs0) 사이의 임피던스가 저항기(Rs0) 이하의 합성임피던스와 등가가 되도록 설정된다. 그러므로, 저항기(Rs0)는 클록버스들(31a 및 31b)에 삽입되고 저항기들(Rs1, Rs2, Rs3 및 Rs4)은 스터브들(33a, 33b, 33c 및 33d)에 삽입된다. 이 실시예에서, 저항기들(Rs1, Rs2, Rs3 및 Rs4)의 저항값은 Z0/3으로 설정된다. Rs0이 접속되지 않을 때에도 모기판과 메모리모듈들 상의 배선의 특성임피던스를 조정함으로써 동일한 효과가 얻어질 수 있다.
도 9의 메모리장치에서, 300Ω의 차동결합종단저항기들(Rtt1 및 Rtt2)이 클록버스들(31a 및 31b)의 종단들로서 DRAM들(16f1, 16r1, 16f2 및 16r2)에 접속된다. 이 차동결합종단저항기들(Rtt1 및 Rtt2)을 접속함으로써 클록변화들을 감소시킬 수 있고, 이러한 구성으로, 클록펄스의 반사 및 파형의 왜곡이 방지될 수 있다. 제어기(11) 근방의 클록버스들(31a 및 31b)의 종단들은 차동결합종단저항기에 의해 종단될 수도 있다.
이 실시예의 클록버스토폴로지가 도 8의 데이터버스(13)와 함께 사용되는 경우, 반사로 인한 효과는 데이터버스(13)와 클록버스들 모두에 대하여 감소될 수 있다.
데이터버스는 도 1, 4 및 8에서 보여준 실시예들에 주로 설명되었다. 그러나, 동일한 제어동작이 동일한 구성을 갖는 커맨드어드레스버스에 대하여도 수행될 수 있다. 더욱 구체적으로, 커맨드어드레스버스에 대하여 종단과정을 수행하기 위하여, 제어기는 버스를 종단하는 능동종단기유닛을 포함하는 커맨드어드레스버스에 접속된다. 커맨드어드레스가 메모리유닛에 전송될 때, 능동종단기유닛은 비활성화 또는 활성화 상태가 된다.
상술한 바와 같이, 본 발명에 따르면, 제어기 및 복수의 메모리모듈들이 모기판에 설치되고, 및 복수의 메모리유닛들이 각 메모리모듈들에 마련되고; 제어기 및 메모리유닛들은 데이터버스 및/또는 클록버스들에 의해 접속되고; 제어기와 메모리유닛들 사이의 반사 및 파형 왜곡이 억제될 수 있는 메모리장치가 제공된다.
도 1은 본 발명의 일 실시예에 따른 메모리장치를 보여주는 배선도;
도 2는 도 1의 메모리장치의 제어기에 사용되는 능동종단기유닛 또는 능동종단기유닛을 보여주는 도면;
도 3은 도 1의 메모리장치에 적용될 수 있는 클록버스의 토폴로지를 보여주는 도면;
도 4는 본 발명의 다른 실시예에 따른 메모리장치를 설명하기 위한 배선도;
도 5는 도 4의 메모리유닛으로서 보여진 DRAM에 사용되는 능동종단기유닛을 보여주는 회로도;
도 6은 도 4의 메모리장치에 사용될 수 있는 클록버스를 설명하기 위한 배선도;
도 7은 도 4의 메모리유닛으로서 보여진 DRAM을 위한 클록으로 사용될 수 있는 능동종단기유닛의 예를 보여주는 회로도;
도 8은 본 발명의 부가 실시예에 따른 메모리장치의 데이터버스에 관한 토폴로지를 보여주는 도면; 및
도 9는 도 8의 메모리장치에 적용될 수 있는 클록버스 토폴로지를 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
11 : 제어기
12a, 12b, 12c, 12d, 12e, 12f : 커넥터
13 : 데이터버스
15 : 종단기
16f1, 16r1, 16f2, 16r2 : DRAM
20 : 능동종단회로
201 : 제어유닛

Claims (53)

  1. 버스에 전기적으로 접속되는 복수의 메모리유닛들; 및
    상기 메모리유닛들에 관하여 독출동작 및 기입동작을 제어하기 위하여 상기 버스의 일단에 접속된 제어기를 포함하고,
    상기 제어기는 상기 버스의 일단에 접속되며 상기 독출동작 중에만 활성화 상태가 되는 능동종단회로를 포함하는 메모리장치.
  2. 제1항에 있어서, 상기 메모리유닛들은 스터브들 및 커넥터들을 통하여 상기 버스에 접속되는 메모리장치.
  3. 제2항에 있어서, 상기 복수의 메모리유닛들과 상기 버스를 접속하는 커넥터 중에서 제어기와 가장 가까이에 근접한 위치에 있는 최근접 커넥터와 상기 제어기 사이에는, 상기 복수의 메모리유닛들에서 수행되는 상기 독출동작 중에 반사파를 방지하기 위한 반사방지수단이 마련되는 메모리장치.
  4. 제3항에 있어서, 상기 반사방지수단은, 상기 최근접 커넥터와 상기 제어기 사이의 특성임피던스가 각 메모리유닛의 다른 결합특성임피던스보다 작은 회로에 의해 형성되는 메모리장치.
  5. 제4항에 있어서, 상기 회로는 상기 최근접 커넥터와 상기 제어기 사이에 접속된 커패시터를 포함하는 메모리장치.
  6. 제5항에 있어서, 상기 회로는 최근접 커넥터와 상기 제어기 사이의 특성임피던스에 적합한 버스배선길이를 갖는 메모리장치.
  7. 제1항에 있어서, 상기 버스는, 상기 제어기에 접속되는 일단 및 종단기유닛에 접속되는 타단을 구비하고,
    상기 종단기유닛은 공통접속점을 개재하여 소정의 전원단자과 기준전원단자 사이에 직렬로 접속된 한 쌍의 종단저항기들을 포함하고,
    상기 버스의 타단은 두개의 종단저항기들의 공통접속점에 결합되는 메모리장치.
  8. 제1항에 있어서, 상기 버스는 데이터버스 또는 커맨드버스 중 하나인 메모리장치.
  9. 제1항에 있어서, 상기 메모리유닛들은 능동종단기유닛에 의해 종단되는 메모리장치.
  10. 제1항에 있어서, 상기 버스가 실드되는 메모리장치.
  11. 제1항에 있어서, 상기 메모리유닛들은 DRAM들인 메모리장치.
  12. 상보클록들을 전송하는 클록제어기;
    그 끝단들이 상기 클록제어기에 접속되어 상기 상보클록들을 전송하는 한 쌍의 클록버스들; 및
    상기 한 쌍의 클록버스에 전기적으로 접속되는 복수의 메모리유닛들을 포함하고,
    상기 한 쌍의 클록버스들은, 그 일단들이 클록제어기에 접속되고, 반대측의 타단들이 종단저항기에 접속됨으로써, 상기 한 쌍의 클록버스들은 차동결합에 의해 종단되는 메모리장치.
  13. 제12항에 있어서, 상기 메모리유닛들은 한 쌍의 커넥터들을 개재하여 상기 한 쌍의 클록버스들에 접속되고,
    종단저항기에 가장 가까운 상기 한 쌍의 커넥터들과 상기 종단저항기 사이의 클록버스부분의 임피던스는 실질적으로 상기 분포정수회로의 특성임피던스로서 정해지는 메모리장치.
  14. 삭제
  15. 제13항에 있어서, 상기 제어기에 가장 가까운 한 쌍의 커넥터들과 상기 제어기 사이의 클록버스부분은 다른 커넥터들 사이의 클록버스부분보다 긴 메모리장치.
  16. 제15항에 있어서, 반사방지용 커패시터는 상기 제어기에 가장 가까운 상기 한 쌍의 커넥터들의 상기 클록버스부분에 접속되는 메모리장치.
  17. 제12항에 있어서, 복수의 커넥터들을 통하여 상기 복수의 메모리유닛들을 접속하는 데이터버스; 및
    상기 데이터버스를 통하여 상기 메모리유닛들로 데이터전송을 수행하기 위하여 상기 데이터버스의 일단에 접속되는 데이터버스제어기를 더 포함하는 메모리장치.
  18. 제17항에 있어서, 상기 데이터버스제어기는, 데이터가 상기 메모리유닛들로부터 독출될 때 활성화 상태가 되고, 상기 메모리유닛들에 데이터가 기입될 때는 비활성화 상태가 유지되는 능동종단기유닛을 구비하는 메모리장치.
  19. 제18항에 있어서, 종단저항기회로는, 서로 직렬로 접속된 한 쌍의 저항기들로 구성되고, 버스제어기에 접속된 끝단과 반대되는 상기 데이터버스의 타단에 접속되며,
    상기 데이터버스의 타단이 한 쌍의 레지스터들의 공통접속점에 접속되어 상기 데이터버스의 타단을 종단하는 메모리장치.
  20. 제19항에 있어서, 상기 데이터버스제어기와 데이터버스제어기에 가장 가까운 커넥터 사이에 접속되어 반사를 감소시키는 커패시터를 더 포함하는 메모리장치.
  21. 데이터버스에 전기적으로 접속되는 복수의 메모리유닛들; 및
    상기 복수의 메모리유닛들에 관하여 독출동작 및 기입동작을 제어하기 위하여 상기 데이터버스의 일단에 전기적으로 접속된 데이터버스제어기를 포함하고,
    상기 데이터버스제어기는 능동종단기유닛 및 상기 능동종단기유닛을 제어하는 제어기를 구비하고,
    상기 각 메모리유닛들도 상기 데이터버스를 종단하는 능동종단기유닛을 구비하는 메모리장치.
  22. 제21항에 있어서, 커넥터들에 접속된 메모리모듈들에 설치된 상기 메모리유닛들로부터 데이터가 독출될 때, 상기 제어기는 독출데이터의 메모리유닛의 능동종단기유닛만을 비활성화 상태로 하고 나머지 메모리유닛들의 능동종단기유닛들 및 상기 데이터버스제어기의 능동종단기유닛은 활성화 상태로 하는 메모리장치.
  23. 제22항에 있어서, 데이터가 상기 메모리유닛들에 기입될 때, 상기 제어기는 상기 데이터버스제어기의 능동종단기유닛을 비활성화 상태로 하고, 상기 메모리유닛들의 상기 능동종단기유닛들은 활성화 상태로 하는 메모리장치.
  24. 제22항에 있어서, 복수의 슬롯들이 데이터버스 상에 배치되어 메모리유닛들을 부착하고,
    데이터가 특정 슬롯에 부착된 메모리유닛에 기입될 때, 상기 제어기는 상기 데이터버스제어기의 상기 능동종단기유닛을 비활성화 상태로 하고, 상기 특정 슬롯의 상기 메모리유닛의 능동종단기유닛을 비활성화 상태로 하고, 나머지 메모리유닛들의 능동종단기유닛들은 활성화 상태로 유지하는 메모리장치.
  25. 상보클록들을 전송하는 클록제어기;
    그 끝단들이 상기 클록제어기에 접속되어 상기 상보클록들을 전송하는 한 쌍의 클록버스들; 및
    상기 한 쌍의 클록버스에 전기적으로 접속되는 복수의 메모리유닛들을 포함하고,
    상기 각 메모리유닛들은 상기 한 쌍의 클록버스들을 종단하는 차동결합종단회로를 구비하는 메모리장치.
  26. 제25항에 있어서, 상기 차동결합종단회로는 상기 각 메모리유닛들 내에 결합되는 메모리장치.
  27. 제25항에 있어서, 상기 차동결합종단회로는 상기 각 메모리유닛들에 외부적으로 부착되는 메모리장치.
  28. 제25항에 있어서, 상기 한 쌍의 클록버스들은 상기 메모리유닛들에 접속되는 분지들을 구비하고, 상기 차동결합종단회로는 상기 메모리유닛들의 클록버스들의 분지들 사이에 접속되는 메모리장치.
  29. 상보클록들을 전송하는 클록제어기;
    그 끝단들이 상기 클록제어기에 접속되어 상기 상보클록들을 전송하는 한 쌍의 클록버스들; 및
    상기 한 쌍의 클록버스에 전기적으로 접속되는 복수의 메모리유닛들을 포함하고,
    상기 메모리유닛들 각각은 상기 한 쌍의 클록버스들을 종단하는 능동종단기유닛을 구비하는 메모리장치.
  30. 제25항에 있어서, 상기 복수의 메모리유닛에 관하여 데이터기입 및 독출을 수행하는 데이터버스제어기; 및
    상기 데이터버스제어기와 상기 메모리유닛들을 접속하는 데이터버스를 더 포함하는 메모리장치.
  31. 제30항에 있어서, 상기 데이터버스제어기는, 데이터가 상기 메모리유닛들로부터 독출될 때 활성화 상태가 되고, 상기 메모리유닛들에 데이터가 기입될 때는 비활성화 상태가 유지되는 능동종단기유닛을 구비하는 메모리장치.
  32. 제31항에 있어서, 상기 메모리유닛들 각각은, 데이터독출 동안 비활성화 상태가 되고 데이터기입 동안 활성화 상태가 유지되는 능동종단기유닛을 구비하고,
    상기 데이터버스는 상기 능동종단기유닛에 의해 종단되는 메모리장치.
  33. 제31항에 있어서, 메모리유닛들을 위한 복수의 슬롯들이 버스에 마련되고,
    상기 메모리유닛은 데이터독출 동안 비활성화 되는 능동종단기유닛을 구비하고,
    데이터가 독출될 슬롯의 메모리유닛 내에 구비된 능동종단기유닛은, 다른 모든 메모리유닛들의 능동종단기유닛이 비활성화 상태인 동안에 활성화되며,
    상기 능동종단기유닛은 상기 데이터버스를 종단하는 메모리장치.
  34. 커넥터들 및 스터브들을 통하여 분기된 형상으로 버스에 전기적으로 접속되는 복수의 메모리유닛들; 및
    상기 메모리유닛들에 관하여 독출동작 및 기입동작을 제어하기 위하여 상기 버스의 일단에 접속된 제어기를 포함하고,
    실질적으로 동일한 임피던스가 상기 제어기와 상기 메모리유닛들에 관하여 상기 버스를 따라 얻어지도록, 상기 제어기와 상기 복수의 메모리유닛들 사이에 상기 버스, 커넥터들, 저항기들 및 스터브들이 접속되는 메모리장치.
  35. 제34항에 있어서, 상기 제어기와 상기 복수의 메모리유닛들이 상기 버스를 개재하여 스타결합에 의해 함께 결합되어, 양의 정수인 n에 대하여, 동일한 특성임피던스(Z0)의 n개의 선들이 Z0/n의 저항값을 갖는 저항기들을 통하여 각각 분기점들에서 접속되는 메모리장치.
  36. 제34항에 있어서, 상기 버스는 데이터버스 또는 커맨드버스 중 하나인 메모리장치.
  37. 제34항에 있어서, 상기 제어기 및 상기 메모리유닛들 각각은 상기 버스를 종단하는 능동종단기유닛을 구비하는 메모리장치.
  38. 제34항에 있어서, 상기 제어기 및 상기 메모리유닛들은 상보클록들을 제공하는 한 쌍의 클록버스들을 통하여 접속되는 메모리장치.
  39. 제34항에 있어서, 상기 제어기 및 상기 메모리유닛들은 클록버스를 통하여 접속되는 메모리장치.
  40. 제34항에 있어서, 상기 버스는 클록버스인 메모리장치.
  41. 제39항에 있어서, 상기 제어기 및 상기 메모리유닛들은 스타결합이 형성되도록 한 쌍의 클록버스들을 통하여 함께 결합되는 메모리장치.
  42. 제39항에 있어서, 상기 클록버스는 상기 메모리유닛 측에 접속된 종단저항기에 의해 종단되는 메모리장치.
  43. 상보클록들을 전송하는 클록제어기;
    끝단들이 상기 클록제어기에 접속되어 상기 상보클록들을 전송하는 한 쌍의 클록버스들; 및
    커넥터들 및 스터브들을 통하여 분기된 형상으로 상기 한 쌍의 클록버스들에 전기적으로 접속되는 복수의 메모리유닛들을 포함하며,
    각각의 클록버스에 관련된 복수의 메모리유닛들과 상기 클록제어기에 관하여 실질적으로 동일한 임피던스가 관련된 상기 클록버스를 따라 얻어지도록, 상기 클록제어기와 메모리유닛들 사이에는, 클록버스, 커넥터들, 저항기들 및 스터브들이 접속되는 메모리장치.
  44. 제43항에 있어서, 상기 제어기 및 상기 복수의 메모리유닛들은 상기 스타결합에 의해 상기 한 쌍의 클록버스들을 통하여 함께 결합되는 메모리장치.
  45. 제43항에 있어서, 상기 메모리유닛들 각각은 상기 한 쌍의 클록버스들을 종단하는 차동결합종단회로를 구비하는 메모리장치.
  46. 제12항에 있어서, 상기 복수의 메모리유닛을 접속하는 커맨드어드레스버스; 및
    상기 커맨드어드레스버스를 통하여 상기 메모리유닛들로 데이터전송을 수행하기 위하여 커맨드어드레스버스의 일단에 접속된 버스제어기를 더 포함하는 메모리장치.
  47. 제46항에 있어서, 상기 버스제어기는, 데이터가 상기 메모리유닛들로부터 독출될 때 활성화 상태가 되고, 커맨드어드레스데이터가 상기 메모리유닛에 보내 질 때는 비활성화 상태가 유지되는 능동종단기유닛을 구비하는 메모리장치.
  48. 커맨드어드레스버스에 전기적으로 접속되는 복수의 메모리유닛들; 및
    상기 메모리유닛들에 관하여 독출동작 및 기입동작을 제어하기 위하여 상기 커맨드어드레스버스의 일단에 접속된 버스제어기를 포함하고,
    상기 버스제어기는 능동종단기유닛 및, 상기 능동종단기유닛을 제어하는 제어기를 구비하고,
    상기 메모리유닛들 각각도 상기 커맨드어드레스버스를 종단하는 능동종단기유닛을 구비하는 메모리장치.
  49. 제48항에 있어서, 커넥터들에 접속된 메모리모듈들에 설치된 상기 메모리유닛들로부터 데이터가 수신될 때, 상기 제어기는 독출데이터의 메모리유닛의 능동종단기유닛만을 비활성화 상태로 하고 상기 버스제어기 및 다른 메모리유닛들의 능동종단기유닛들은 활성화 상태로 하는 메모리장치.
  50. 제48항에 있어서, 커맨드어드레스데이터가 상기 메모리유닛들에 기입될 때, 상기 제어기는 상기 데이터버스제어기의 능동종단기유닛을 비활성화 상태로 하고, 상기 메모리유닛들의 상기 능동종단기유닛들은 활성화 상태로 하는 메모리장치.
  51. 제48항에 있어서, 메모리유닛들이 설치되는 복수의 슬롯들이 있고,
    커맨드어드레스데이터가 특정 슬롯의 메모리유닛에 전송될 때, 상기 제어기는, 상기 데이터버스제어기의 상기 능동종단기유닛을 비활성화 상태로 하고, 상기 특정 슬롯의 상기 메모리유닛의 능동종단기유닛을 비활성화 상태로 하고, 다른 메모리유닛들의 능동종단기유닛들은 활성화 상태로 유지하는 메모리장치.
  52. 제48항에 있어서, 메모리유닛들이 설치되는 복수의 슬롯들이 있고,
    커맨드어드레스데이터가 특정 슬롯의 메모리유닛에 전송될 때, 상기 제어기는, 상기 데이터버스제어기의 상기 능동종단기유닛을 비활성화 상태로 하고, 상기 특정 슬롯의 커맨드어드레스레지스터의 능동종단기유닛을 비활성화 상태로 하고, 다른 커맨드어드레서레지스터들의 능동종단기유닛들은 활성화 상태로 유지하는 메모리장치.
  53. 제26항에 있어서, 상기 차동결합종단회로는, MOS트랜지스터 및 상기 MOS트랜지스터의 소스와 드레인에 각각 접속된 저항기를 포함하고, 활성화 상태인 동안에는 MOS트랜지스터가 온 되고, 비활성화 상태인 동안에는 MOS트랜지스터가 오프 되는 능동종단기유닛인 메모리장치.
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